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UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA
ELECTRÓNICA Y ELÉCTRICA

INFORME PREVIO N° 3

LABORATORIO : Microelectrónica.

PROFESOR : Ing. Rubén Alarcón Matutti.

TURNO : lunes 8-10pm

ALUMNOS CÓDIGO

LOPEZ LUJAN JULIO CESAR 02131025

HUANCA AYMA JESUS 08190014


UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
Facultad de Ingeniería Electrónica y Eléctrica

Ciudad Universitaria, 02
de junio del 2014

INFORME FINAL

Se implementará el prototipo demostrativo considerando un número de entradas o bits por


entrada adecuado, de forma que se corrobore el diseño general realizado en el informe previo.
Realizar el layout de la pregunta obligatoria (Nº 4).
De las preguntas (Nº 1, Nº 2, Nº 3), realizar el LAYOUT, como mínimo para DOS preguntas.

1. Diseñe un circuito divisor para números en binario natural: A(2n)/B(n bits). Para los
diseños considere las posibilidades:
Diseño sólo con circuitos combinacionales (sin reloj).
El divisor diseñado es un divisor completo, el cual consta de las siguientes etapas:
Restador, Cociente Q y residuo (r1, r0).
Vamos a diseñar el divisor 4bits/2bits con un circuito combinacional partiendo del
siguiente diagrama de bloques:
0 0

Bloque base

BLOQUE
BASE

El diagrama de bloques representa en el fondo el proceso de la división tal como la


conocemos.
El bloque base es un restador de 5 entradas y 3 salidas:
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El funcionamiento de este se describe a continuación:


Si entonces
Si no

Para

Para
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Para

Cada circuito implementado de DSCH sería:

Cociente Q

Residuo
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Residuo

El bloque principal quedaría de la siguiente manera:

El diseño general del divisor binario seria la agrupación de cuatro bloques principales:
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Simulación en DSCH

Se muestra la división de:


• B=11 y d=3 entonces Q= 3 y r= 2
• B=10 y d=3 entonces Q=3 y r=1
• B=8 y d=3 entonces Q=2 y r=2

Simulación en Microwind
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Se muestra la división de:


• B=7 y d=1 entonces Q=7 y r= 0
• B=6 y d=1 entonces Q=6 y r=0
• B=5 y d=2 entonces Q=2 y r=1
• B=4 y d=2 entonces Q=2 y r=0

Frecuencia máxima de operación: 98 MHz


2. Diseñe un circuito que permite clasificar sus entradas según su magnitud numérica, es
decir un circuito de ordenación (sorter) de 4 entradas cada entrada tiene 3 bits (0
hasta 7).

Planteamiento

Diseñaremos el sorteador de 4 números con 3 bits cada uno, en la salida saldrán dichos
números ordenados de mayor a menor. Plantearemos el problema con bloques:

A: 3bits El mayor
ORDEN
B: 3bits El 2do

Este es el bloque base, tiene por entrada dos grupos de 3 bits c/u en paralelo, llamémosle
A “A” y “B”, y por salidas otros 2 grupos de 3 bits que corresponden a “A” y “B”, 1ro
dependiendo, porque el bus de arriba pertenece al de mayor valor y al bus de abajo el
siguiente.
En base a un arreglo de estos bloques implementaremos el sorteador para 4 entradas (con
sus 3 bits c/u)
B 2do

C 3ro
D 4to
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Desarrollo

Diseñaremos el circuito del bloque base:

0
Buses de 3 1
bits El mayor
A: 3bits

B: 3bits 0

El 2do
1

Varios
MUX

A<B

Cuando “B” es mayor que “A” la salida del comparador estará en alto, para otros casos
estará en bajo. Diseñaremos el comparador.
Sabemos que este comparador de orden 0 (1 bit) tiene la siguiente expresión booleana:

Para orden 1 es:

Y así sucesivamente para el orden enésimo:

Pero necesitamos el orden 2

Implementamos en DSCH el circuito del comparador:


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Lo unimos al bloque base:

Y en base al bloque base hacemos el arreglo ya planeado líneas más arriba


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3. De los circuitos en las figuras ( del texto del curso):


5.29, 5.30, 5.31, 5.32, 5.34, 5.35, 5.36, 5.37
Escoger 01 circuito como mínimo. Entender y describir en su informe previo el
funcionamiento de los circuitos y hacer el correspondiente LAYOUT de UNO como
mínimo, simular y verificar su funcionamiento en Microwind con las consideraciones
necesarias que validen su layout.

FIGURA 5.29
Multiplicador en matriz
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Consiste en un procedimiento igual al que hacemos al multiplicar a mano, es un


multiplicador paralelo, el multiplicando y el multiplicador forman una serie de productos
parciales que se irán sumando hasta obtener el resultado final, el producto.
Como se observa en la figura la multiplicación está formada por la suma de tantas filas
como bits tenga el multiplicando(m) y cada fila tendrá tantos productos parciales como bits
tenga el multiplicador(n).

Respecto al retardo, en el peor de los casos, será el de la suma de m más la suma final de
los dos últimos productos parciales de n bits. Esto mejorará al cambiar la estructura RCA
de la última final por un sumador más rápido como un CLA.

Este diseño se basa en un bloque principal, que es el Full-Adder, a continuación


explicamos su implementación en DSCH.

BLOQUE FULL - ADDER

Sabemos que sus ecuaciones lógicas son:

S out = A ⊕ B ⊕Cin
Cout = AB + ( A ⊕ B )Cin

Para realizar la red general del multiplicador de 4x4 bits utilizamos la representación en
símbolo del bloque principal Full – Adder y es en base a este que armamos toda la red del
multiplicador.
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Diseño en Dsch del multiplicador en matriz de 4x4:

Se observa en la simulación el caso de 5x2 resultando en la salida 10, es correcto el


funcionamiento.
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Diagrama de tiempos en DSCH

Se muestra la multiplicación de:


• A=12 y B= 2 entonces P= 24
• A=8 y B=2 entonces P=16

Diagrama de tiempos en microwind


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Se muestra la multiplicación de: A=5 y B=7 entonces P=35


FIGURA 5.37
Pre-escalador modulo dual

La Fig. 5.37 muestra la implementación de un pre-escalador de modulo dual con dos


módulos de división: 64/65 y 128/129.
Consta de dos contadores:

• El primero está formado por tres biestables D (DFF) y puertas NAND. Se trata de un
contador síncrono que divide por 4 o 5 dependiendo de la señal de control MC.
• El segundo contador está formado por una cadena de cinco biestables T (construidos a
partir de biestables DFF con la salida Q realimentada a la entrada D) que realizan una
división fija por 32.

La señal SW se utiliza para seleccionar el modulo 128/129 o 64/65 y dentro de cada


modulo, la señal Mode selecciona una de las dos opciones N o N+1.

El contador síncrono funciona a la máxima frecuencia, la de entrada, mientras que el


contador asíncrono funciona con una frecuencia menor (4 o 5 veces más pequeña), por lo
que su diseño no es tan crítico.
En el caso del contador síncrono se ha optado por una implementación mediante lógica
TSPC modificada, contemplándose dos opciones: realizar la función NAND externamente
o integrar la función NAND en la estructura del biestable.
El contador asíncrono se realiza mediante biestables D TSPC normales basados en la lógica
explicada en el apartado anterior.
El circuito implementado con la primera opción, con las puertas lógicas NAND externas a
los biestables, llega a operar correctamente a una frecuencia máxima de 1,5 GHz, mientras
que la segunda opción basada en biestables LFF alcanza los 1,8 GHz.

Implementación en DSCH
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Diagrama de tiempos en DSCH

HSW ="0"
Clock = 166.67 GHz
Fout = 106 MHz

HSW ="1"
Clock = 166.67 GHz
Fout = 50 MHz

Diagrama de tiempos en Microwind


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4. Pregunta obligatoria:
Diseñar el circuito digital y hacer su LAYOUT, el cual se muestra y con la siguiente
especificación:
La entrada IN puede cambiar en cualquier instante, no se conoce su valor inicial ni se
puede predeterminar.
Cuando A=1 cada cambio de IN hace que T cambie de valor el cual se mantiene hasta
un nuevo cambio de IN.
Si cambia A=0 entonces el próximo cambio de IN hace que F cambie de valor que se
mantiene hasta un siguiente cambio de IN.
Al inicio asumir que A=0 y se tiene una entrada RESET para T=0, F=0

Procedimiento:

 Hacer la descripción VHDL y simular en Quartus

Descripción en VHDL
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Simulación en Quartus

 Obtener el diagrama de estados y el circuito equivalente FSM desde el Quartus.


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Como podemos apreciar en el circuito general se necesitan flip-flop´s tipo D

con una entrada de habilitación, los cuales no están disponibles en la librería

de DSCH, por lo que procedemos a crear nuestro propio flip-flop tipo D.

Como se aprecia en la figura este flip – flop D está constituido por un registro D
cuya entrada depende de los valores de salida del multiplexor, a su costado se
observa su símbolo resultante creado por nosotros en DSCH.

 El circuito equivalente FSM (flip flops y puertas lógicas) simular en DSCH.


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 Desde DSCH obtener el layout automático en Microwind y verificar su


funcionamiento.

5. Pregunta obligatoria:
Para los circuitos que se pide diseñar en las preguntas anteriores y que se ha
realizado su layout, evalúe la TESTABILIDAD del principal bloque constitutivo.
Considere el modelo STUCK-AT-0, STUCK-AT-1, o el modelo STUCK-OPEN,
STUCK-ON.
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Para evaluar la testabilidad del circuito SORTER u Ordenador, bastará realizar la


testabilidad de su bloque constitutivo.

Líneas Cantidad
INPUT 4
OUTPUT 1
NODOS INTERNOS 4
TOTAL 9

Ahora usaremos el método de fallos por bloqueo stuck at ‘0’ y stuck at ‘1’, para cada
nodo interno se calculará un vector de manera que tome el valor deseado y su valor se
propague hasta la salida para poder detectar posibles errores.
Ésto se realiza tanto para valores ‘1’(posible stuck at ‘0’) y para valor ‘0’ (posible stuck
at ‘1’).

Los resultados se muestran en las siguientes tablas:

Stuck at ‘0’ Stuck at ‘1’


Nodo Salida Salida
Vector de entrada Vector de entrada
correcta correcta
IN_1 IN_2 IN_3 IN_4 OUT IN_1 IN_2 IN_3 IN_4 OUT
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1 0 0 0 1 0 1 0 0 0

1 0 0 1 1 0 1 0 1 1
J
1 0 1 0 0 0 1 1 0 1

1 0 1 1 1 0 1 1 1 1

0 0 1 0 1 0 1 0 0 0

0 1 1 0 1 0 1 0 1 0
K
1 0 1 0 1 0 1 1 0 1

1 1 1 0 0 0 1 1 1 0

L 0 1 1 0 1 X X 0 1 0

1 0 1 0 1 X X 0 1 0

0 1 1 0 0 X X 0 1 X
M
1 0 1 0 1 X X 0 1 0

Agrupando los vectores iguales y resumiendo obtenemos la tabla de fallos detectados:

IN_1 IN_2 IN_3 IN_4


1 0 0 0
1 0 0 1
1 0 1 1
0 0 1 0
0 1 1 0
1 0 1 0
0 1 1 0
1 0 1 0
0 1 0 0
0 1 0 1
0 1 1 1