FLIP-FLOP

Generalidades

Siendo los Flip-Flop las unidades básicas de todos los sistemas secuenciales, existen cuatro
tipos: el RS, el JK, el T y el D. Y los últimos tres se implementan del primero —pudiéndose con
posterioridad con cualquiera de los resultados confeccionar quienquiera de los restantes.

Todos pueden ser de dos tipos, a saber: Flip-Flop activado por nivel (FF-AN) o bien Flip-Flop
maestro-esclavo (FF-ME). El primero recibe su nombre por actuar meramente con los "niveles"
de amplitud 0-1, en cambio el segundo son dos FF-AN combinados de tal manera que uno
"hace caso" al otro.

Un circuito flip-flop puede mantener un estado binario indefinidamente (Siempre y cuando se le

este suministrando potencia al circuito) hasta que se cambie por una señal de entrada para
cambiar estados. La principal diferencia entre varios tipos de flip-flops es el numero de entradas
que poseen y la manera en la cual las entradas afecten el estado binario.

Circuito básico de un flip-flop

Se menciono que un circuito flip-flop puede estar formado por dos compuertas NAND o dos
compuertas NOR. Estas construcciones se muestran en los diagramas lógicos de las figuras.
Cada circuito forma un flip-flop básico del cual se pueden construir uno mas complicado. La
conexión de acoplamiento intercruzado de la salida de una compuerta a la entrada de la otra
constituye un camino de retroalimentación. Por esta razón, los circuitos se clasifican como
circuitos secuenciales asincrónicos. Cada flip-flop tiene dos salidas, Q y Q´ y dos entradas S
(set) y R (reset). Este tipo de flip-flop se llama Flip-Flop RS acoplado directamente o
bloqueador SR (SR latch). Las letras R y S son las iniciales de los nombres en inglés de las
entradas (reset, set).

Circuito flip-flop básico con compuertas NOR

Para analizar la operación del circuito de la figura anterior se debe recordar que la salida de
una compuerta NOR es 0 si cualquier entrada es 1 y que la salida es 1 solamente cuando todas
las entradas sean 0. Como punto de partida asúmase que la entrada de puesta a uno (set) es 1
y que la entrada de puesta a 0 (reset) sea 0. Como la compuerta 2 tiene una entrada de 1, su
salida Q´ debe ser 0, lo cual coloca ambas entradas de la compuerta 1 a 0 para tener la salida
Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las salidas permanecerán
iguales ya que la salida Q permanece como 1, dejando una entrada de la compuerta 2 en 1.
Esto causa que la salida Q´ permanezca en 0 lo cual coloca ambas entradas de la compuerta
número 1 en 0 y así la salida Q es 1. De la misma manera es posible demostrar que un 1 en la
entrada de puesta a cero (reset) cambia la salida Q a 0 y Q´ a 1. Cuando la entrada de puesta
a cero cambia a 0, las salidas no cambian.

Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero ambas salidas Q y Q
´ van a 0. Esta condición viola el hecho de que las salidas Q y Q´ son complementos entre si.
En operación normal esta condición debe evitarse asegurándose que no se aplica un 1 a
ambas entradas simultáneamente.

Un flip-flop tiene dos entradas útiles. Cuando Q=1 y Q´=0 estará en el estado de puesta a uno
(o estado 1). Cuando Q=0 y Q´=1 estará en el estado de puesta a cero (o estado 0). Las
salidas Q y Q´ son complementos entre si y se les trata como salidas normales y de
complemento respectivamente. El estado binario de un flip-flop se toma como el valor de su
salida normal.

Bajo operación normal, ambas entradas permanecen en 0 a no ser que el estado del flip-flop
haya cambiado. La aplicación de un 1 momentáneo a la entrada de puesta a uno causará que
el flip-flop vaya a ese estado. La entrada de puesta en uno debe volver a cero antes que se
aplique un uno a la entrada de puesta a cero. Un 1 momentáneo aplicado a la entrada de
puesta a cero causará que el flip-flop vaya al estado de borrado (o puesta a cero). Cuando
ambas entradas son inicialmente cero y se aplica un 1 a la entrada de puesta a uno o se aplica
un 1 a la entrada de puesta a cero mientras que el flip-flop este borrado, quedaran las salidas
sin cambio. Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero, ambas
salidas irán a cero. Este estado es indefinido y se evita normalmente. Si ambas salidas van a 0,
el estado del flip-flop es indeterminado y depende de aquella entrada que permanezca por
mayor tiempo en 1 antes de hacer la transición a cero.

Circuito flip-flop básico con compuertas NAND

El circuito básico NAND de la figura anterior opera con ambas entradas normalmente en 1 a no
ser que el estado del flip-flop tenga que cambiarse. La aplicación de un 0 momentáneo a la
entrada de puesta a uno, causará que Q vaya a 1 y Q´ vaya a 0, llevando el flip-flop al estado
de puesta a uno. Después que la entrada de puesta a uno vuelva a 1, un 0 momentáneo en la
entrada de puesta a cero causará la transición al estado de borrado (clear). Cuando ambas
entradas vayan a 0, ambas salidas irán a 1; esta condición se evita en la operación normal de
un flip-flop.

Flip-Flop Activados por Nivel

 Flip-Flop RS

Tiene tres entradas, S (de inicio), R (reinicio o borrado) y C (para reloj). Tiene una salida Q, y a
veces también una salida complementada, la que se indica con un circulo en la otra terminal de
salida. Hay un pequeño triángulo en frente de la letra C, para designar una entrada dinámica. El
símbolo indicador dinámico denota el echo de que el flip-flop responde a una transición positiva
( de 0 a 1) de la señal de reloj.

Su unidad básica (con compuertas NAND o NOR) se dibuja a continuación que, como actúa
por "niveles" de amplitud (0-1) recibe el nombre de Flip-Flop RS activado por nivel (FF-RS-AN).
Cuando no se especifica este detalle es del tipo Flip-Flop RS maestro-esclavo (FF-RS-ME).
Sus ecuaciones y tabla de funcionamiento son

Q = S + q R*

RS=0
La operación del flip-flop es como sigue. Si no hay una señal en la entrada del reloj C, la salida
del circuito no puede cambiar independientemente de cuáles sean los valores de entrada de S
y R. Sólo cuando la señal de reloj cambia de 0 a 1 puede la salida afectarse de acuerdo con los
valores de la entrada S y R. Si S = 1 y R = 0 cuando C cambia de 0 a 1, la salida Q se inicia en
1. Si S = 0 y R = 1 cuando C cambia de 0 a 1 la salida Q se reinicia o borra en 0. Si tanto S
como R son 0 durante la transición de reloj, la salida no cambia. Cuando tanto S como R son
iguales a 1, la salida es impredecible y puede ser 0 o 1 dependiendo de los retrasos internos de
tiempo que ocurran dentro del circuito.

Flip-flop RS temporizado

El flip-flop básico por si solo es un circuito secuencial asincrónico. Agregando compuertas a las
entradas de circuito básico, puede hacerse que el flip-flop responda a los niveles de entrada
durante la ocurrencia del reloj. El flip-flop RS temporizado mostrado en la siguiente figura
consiste en un flip-flop básico NOR y dos compuertas NAND. Las salidas de las dos
compuertas AND permanecen en cero mientras el pulso del reloj (abreviado en inglés CP) sea
0, independientemente de los valores de entrada S y R se permite llegar al flip-flop básico. El
estado de puesta a uno se logra con S=1, R=0 y CP=1. Para cambiar el estado de puesta a
cero (o borrado) las entradas deben ser S=0, R=1 y CP=1. Con S=1 y R=1, la ocurrencia de los
pulsos de reloj causará que ambas salidas vayan momentáneamente a 0. Cuando quite el
pulso, el estado del flip-flop será indeterminado, es decir, podría resultar cualquier estado,
dependiendo de si la entrada de puesta a uno o la de puesta a cero del flip-flop básico,
permanezca el mayor tiempo, antes de la transición a 0 al final del pulso.

Flip-flop RS temporizado

El símbolo gráfico del flip-flop RS sincronizado se muestra en la figura anterior. Tiene tres
entradas: S, R y CP. La entrada CP no se describe dentro del recuadro debido a que se
reconoce fácilmente por un pequeño triángulo. El triángulo es un símbolo para el indicador
dinámico y denota el hecho que el flip-flop responde a una transición del reloj de entrada o
flanco de subida de una señal de un nivel bajo (o binario) a un nivel alto (1 binario). Las salidas
del flip-flop se marcan con Q y Q´ dentro del recuadro. Se le puede designar al flip-flop un
nombre de variable diferente aunque se escriba una Q dentro del recuadro. En este caso la
letra escogida para la variable del flip-flop se marca por fuera del recuadro y a lo largo de la
línea de salida. El estado del flip-flop se determina del valor de su salida normal Q. Si se desea
obtener el complemento de salida normal, no es necesario usar un inversor ya que el valor
complementado se obtiene directamente de la salida Q´.

La tabla característica del flip-flop se muestra en la figura antes presentada. Esta tabla resume
la operación del flip-flop en forma de tabulado. Q es el estado binario del flip-flop en un tiempo
dado (refiriéndose al estado presente), las columnas S y R dan los valores posibles de las
entradas y Q(t + 1) es el estado del flip-flop después de la ocurrencia de un pulso de reloj
(refiriéndose al siguiente estado).

La ecuación característica de un flip-flop se deduce del mapa de la figura antes mencionada.

Esta ecuación especifica el valor del siguiente estado como una función del presente estado y
de las entradas. La ecuación característica de una expresión algebraica para la información
binaria de la tabla característica. Los dos estados indeterminados se marcan con una X en el
mapa, ya que pueden resultar como 1 o como 0. Sin embargo la relación SR=0 debe incluirse
como parte de la ecuación característica para especificar que S y R no pueden ser iguales a 1
simultáneamente.

 Flip-Flop JK

Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la condición indeterminada

del tipo SR se define en el tipo JK. Las entradas J y K se comportan como las entradas S y R
para iniciar y reinicia el flip-flop, respectivamente. Cuando las entradas J y K son ambas iguales
a 1, una transición de reloj alterna las salidas del flip-flop a su estado complementario.
Su unidad básica se dibuja a continuación que, como actúa por "niveles" de amplitud (0-1)
recibe el nombre de Flip-Flop JK activado por nivel (FF-JK-AN). Cuando no se especifica este
detalle es del tipo Flip-Flop JK maestro-esclavo (FF-JK-ME). Su ecuación y tabla de
funcionamiento son

Q = J q* + K* q

Se da detalle de su confección lógica a partir del FF-RS-AN.

y si simplificamos por ejemplo usando Veich-Karnaugh

R=Kq

S = J q*

resulta el circuito
Flip-flop JK

Un flip-flop JK es un refinamiento del flip-flop RS ya que el estado independiente del termino

RS se define en el tipo JK. Las entradas J y K se comportan como las entradas R y S para
poner a uno o cero (set o reset) al flip-flop (nótese que en el flip-flop JK la entrada J se usa para
la entrada de puesta a uno y la letra K para la entrada de puesta a cero). Cuando ambas
entradas se aplican a J y K simultáneamente, el flip-flop cambia a su estado de complemento,
esto es, si Q=1 cambia a Q=0 y viceversa.

Un flip-flop sincronizado se muestra en la figura anterior. La salida Q se aplica con K y CP a

una compuerta AND de tal manera que el flip-flop se ponga a cero (clear) durante un pulso de
reloj solamente si Q fue 1 previamente. De manera similar la salida Q´ se aplica a J y CP a una
compuerta AND de tal manera que el flip-flop se ponga a uno con un pulso de reloj, solamente
si Q´ fue 1 previamente.

Flip-flop JK temporizado

Como se muestra en la tabla característica de la figura, el flip-flop JK se comporta como un flip-

flop RS excepto cuando J y K sean ambos 1. Cuando J y K sean 1, el pulso de reloj se
transmite a través de una compuerta AND solamente; aquella cuya entrada se conecta a la
salida del flip-flop la cual es al presente igual a 1. Así, si Q=1, la salida de la compuerta AND
superior se convertirá en 1 una vez que se aplique un pulso de reloj y el flip-flop se ponga a
cero. Si Q´=1 la salida de la compuerta AND se convierte en 1 y el flip-flop se pone a uno. En
cualquier caso, el estado de salida del flip-flop se complementa.

Las entradas en el símbolo gráfico para el flip-flop JK deben marcarse con una J (debajo de Q)
y K (debajo de Q´). La ecuación característica se da en la figura y se deduce del mapa de la
tabla característica.

Nótese que debido a la conexión de retroalimentación del flip-flop JK, la señal CP que
permanece en 1 (mientras que J=K=1) causará transiciones repetidas y continuas de las
salidas después que las salidas hayan sido completadas. Para evitar esta operación
indeseable, los pulsos de reloj deben de tener un tiempo de duración que es menor que la
demora de propagación a través del flip-flop. Esta es una restricción, ya que la operación del
circuito depende del ancho de los pulsos. Por esta razón los flip-flops JK nunca se construyen
como se muestra en la figura. La restricción del ancho del pulso puede ser eliminada con un
maestro esclavo o una construcción activada por flanco de la manera discutida en la siguiente
sección. El mismo razonamiento se aplica al flip-flop T presentado a continuación.

 Flip-Flop T

El flip-flop T se obtiene del tipo JK cuando las entradas J y K se conectan para proporcionar
una entrada única designada por T. El flip-flop T, por lo tanto, tiene sólo dos condiciones.
Cuando T = 0 ( J = K = 0) una transición de reloj no cambia el estado del flip-flop. Cuando T = 1
(J = K = 1) una transición de reloj complementa el estado del flip-flop.

Su unidad básica se dibuja a continuación que, como actúa por "niveles" de amplitud (0-1)
recibe el nombre de Flip-Flop T activado por nivel (FF-T-AN). Cuando no se especifica este
detalle es del tipo Flip-Flop T maestro-esclavo (FF-T-ME). Su ecuación y tabla de
funcionamiento son

Q=Tq

A partir del FF-RS-AN puede diseñarse este FF-T-AN siguiendo los pasos mostrados
anteriormente, pero no tiene sentido ya que al ser activado por nivel no tiene utilidad.

 Flip-Flop D

El flip-flop D (datos) es una ligera modificación del flip-flop SR. Un flip-flop SR se convierte a un
flip-flop D insertando un inversor entre S y R y asignando el símbolo D a la entrada única. La
entrada D se muestra durante la ocurrencia de uan transición de reloj de 0 a 1. Si D = 1, la
salida del flip-flop va al estado 1, pero si D = 0, la salida del flip-flop va a el estado 0.

Su unidad básica se dibuja a continuación que, como actúa por "niveles" de amplitud (0-1)
recibe el nombre de Flip-Flop D activado por nivel (FF-D-AN). Cuando no se especifica este
detalle es del tipo Flip-Flop D maestro-esclavo (FF-D-ME) comúnmente denominado también
Cerrojo —Latch. Su ecuación y tabla de funcionamiento son

Q=D

A partir del FF-RS-AN puede diseñarse este FF-D-AN siguiendo los pasos mostrados
anteriormente, pero no tiene sentido ya que al ser activado por nivel no tiene utilidad.
Flip-flop D

El flip-flop D mostrado en la figura anterior es una modificación del flip-flop RS sincronizado.

Las compuertas NAND 1 y 2 forman el flip-flop básico y las compuertas 3 y 4 las modifican para
conformar el flip-flop RS sincronizado. La entrada D va directamente a la entrada S y su
complemento se aplica a la entrada R a través de la compuerta 5. Mientras que el pulso de reloj
de entrada sea un 0, las compuertas 3 y 4 tienen un 1 en sus salidas, independientemente del
valor de las otras entradas. Esto esta de acuerdo a los requisitos de que las dos entradas del
flip-flop básico NAND permanezcan inicialmente en el nivel de 1. La entrada D se comprueba
durante la ocurrencia del pulso de reloj. Si es 1, la salida de la compuerta 3 va a 0, cambiando
el flip-flop al estado de puesta a uno (a no ser que ya este en ese estado). Si en 0, la salida de
la compuerta 4 va a 0, cambiando el flip-flop al estado de borrado.

Flip-flop D temporizado

El flip-flop tipo D recibe su nombre por la habilidad de transmitir "datos" a un flip-flop. Es

básicamente un flip-flop RS con un inversor en la entrada R. el inversor agregado reduce el
numero de entradas de dos a uno. Este tipo de flip-flop se llama algunas veces bloqueador D
con compuertas o flip-flop de bloqueo. La entrada CP se le da a menudo la designación
variable G (de gate) para indicar que esta entrada esta habilita el flip-flop de bloqueo para
hacer posible que los datos entren al mismo.

El símbolo para el flip-flop D sincronizado se muestra en la figura. La tabla característica se

lista en la parte (c) y la ecuación característica se lista en la parte (d). la ecuación característica
muestra que el siguiente estado del flip-flop es igual a la entrada D y es independiente del valor
del presente estado.

 Flip-Flop Maestro-Esclavo

Todos los cuatro FF-AN pueden implementarse siguiendo las órdenes de un FF-D-AN a su
entrada como muestra el dibujo esquemático. El FF-D hace de puerta (Cerrojo). Cada pulso en
el clock hará que la señal entre al sistema (como salida del FF-D-AN) y salga la misma a la
salida final respetando la tabla de verdad del FF esclavo. Así, si el esclavo es un FF-X-AN, todo
el conjunto se comporta como un FF-X-ME —aquí X puede ser un FF o bien también un
sistema secuencial complejo.
Accesorios de los Flip-Flop

Los Flip-Flop, normalmente y si no se especifica otro detalle, son siempre Maestro-Esclavo, y

suelen traer patas accesorias combinacionales. Nombramos las siguientes:

— Reset pone a cero Q

— Set pone a 1 a Q

— Clock

— Inhibición inhibe (no deja pasar) la entrada de señal

CONTADORES DE PULSOS

Generalidades

Son sistemas de FF en cascada y relacionados con redes combinacionales de tal manera que
cuentan, bajo un código binario cualquiera ya predeterminado (binario puro, BCD, Jhonson,
etc., u otro inventado por uno que necesite) los pulsos que ingresan al clock del sistema. Así, si
todos los relojes se conectan en paralelo o no, los contadores se denominan, respectivamente

— sincrónicos

— asincrónicos

y nosotros estudiaremos a los primeros.

La cantidad M de pulsos a contar (incluyendo el correspondiente reposo) está relacionada con

el número n de FF a utilizar mediante la fórmula

2n-1 < M  2n

Ejemplo de Diseño

Se pretende contar los pulsos de un código, por ejemplo binario natural hasta el número 5; o
sea que a partir del pulso 6 se reiniciará el conteo (autoborrado). En efecto, podemos elegir la
mínima cantidad de FF a usar (y que por tanto se usarán)

M=6

2n-1 < M  2n  n = 3
Adoptamos seguidamente el tipo de FF que dispongamos, por ejemplo el RS.

Ahora completamos las tablas de diseño

Simplificamos los resultados, por ejemplo por Veich-Karnaugh

R0 = q1*q2

S0 = q1q2

R1 = q1q2

S1 = q0*q1*q2

R2 = q2

S2 = q2*

y armamos finalmente con ella el circuito

DIVISORES DE FRECUENCIA

Generalidades

Pueden realizarse con contadores asincrónicos o sincrónicos.

Asincrónico
Seguidamente vemos un divisor de frecuencia asincrónico realizado con FF-T (recuérdese que
un FF puede ser fabricado a partir de cualquier otro FF) que poseen la propiedad de sacar un
pulso por cada dos de entrada. Por ello la división final es

sal = ent 2n

Sincrónico

Ejemplo de Diseño

Ahora bien, supongamos que no deseamos dividir por un número 2n sino por otro cualquiera.
Para ello nos valdremos del contador sincrónico. Cuando la cantidad de pulsos llega a la
cantidad M se diseñará al último FF de tal manera que cambie el estado detectando así con
ello la división. Siguiendo los pasos de diseño como recién se ha expuesto al diseñar un
contador cualquiera sincrónico, podemos lograr nuestro cometido.

Supongamos que nuestro dato sea dividir por 3. Adoptamos, por ejemplo FF-JK y entonces,
con el criterio anterior, lo diseñamos de la siguiente manera

M=3

2n-1 < M  2n  n = 2

MULTIPLICADORES DE FRECUENCIA

Generalidades

Pueden realizarse con un Lazo de Fijación de Fase (LFF) y un divisor por M que lo realimente
—M es la cuenta de pulsos del contador como se vio precedentemente. Estando enganchado y
mantenido el LFF, el OCV interno deberá mantener la ent multiplicada por M. Así entonces, la
frecuencia de salida será un múltiplo M del de la entrada

sal = OCV = M ent

Ejemplo de Diseño

Supongamos que se tiene una frecuencia de entrada que varía entre un máximo fentmax y un
mínimo fentmin y se la quiere multiplicar M veces

fentmax= ...

fentmin= ...

M = ...

El circuito siguiente muestra una implementación posible. Para diseñar al OCV debe recurrirse
al capítulo de multivibradores con los datos

fmax= ... > fentmax

fmin= ... < fentmin

La red R0C0 del filtro se la aconseja que sea experimental, aunque puede estimarse su
constante de tiempo de tal manera que filtre los pulsos detectados

0 = R0C0 = ... >> 2 Tentmax = 4 / fentmin

El rango de mantenimiento RM del lazo deberá resultar satisfactoriamente

RM [Hz] = M (fmax - fmin) = ... > fentmaxfentmin

COMPARADORES DIGITALES

Se compararán dos palabras digitales (bytes) A y B de m bits cada una de ellas según el
ordenamiento

A = Am ... A1 A0

B = Bm ... B1 B0

con m el bit de mayor peso

A > B  A B*

A  B  A + B*

A = B  (A  B)*

A  B  A* + B

A < B  A* B

En efecto, para determinar el caso de igualdad bastará comparar cada uno de los bits en forma
respectiva con compuertas O-Exclusiva

(A = B) = (Am  Bm)* ... (A1  B1)* (A0  B0)*

Para explicar el proceso de detección de la diferencia en exceso o déficit nos valdremos de un

ejemplo. Sea m = 2 y siendo A > B; entonces con sólo que el bit de mayor peso lo sea será
suficiente

A2 > B2

o bien

A2 = B2 y A1 > B1

A2 = B2 y A1 = B1 y A0 > B0

lo que nos permitirá armar la red

combinatoria siguiente

(A > B) = (A2 > B2) + (A2 = B2)

[ (A1 > B1) + (A1 = B1) (A0 > B0)


 A2B2* + (A2  B2)* [ A1B1* +

(A1  B1)* + A0B0* ]
y de la tabla

(A < B) = (A > B)* (A = B)* = [ (A > B) + (A = B) ]*

REGISTROS DE DESPLAZAMIENTOS

Son cadenas de FF-D en cascada alimentados sincrónicamente, de tal manera que por cada
pulso en clock la información digital se va desplazando de FF en FF sin sufrir alteración —
recuérdese que la tabla de verdad del FF-D así lo permite. Puede salirse del mismo de una
manera serie o paralelo.

MULTIPLEXOR Y DE-MULTIPLEXOR

Consiste en una llave digital y, por ende, puede ser selectora (multiplexor) o de-selectora (de-
multiplexor).

Su diagrama como multiplexor es dado en el dibujo que sigue, donde hemos llamado con q al
número de canales y p al número de entradas de selección —combinaciones que los
seleccionarán. Se cumplirá entonces que

2p=q
Diseño de Redes Combinacionales con Multiplexor

Es útil el diseño de esta manera y no en forma discreta porque se ahorran muchas compuertas
y complicaciones en las plaquetas diseñadas, pero claro deberá estar, que las mismas en su
densidad ya se encuentran igual dentro de la sofisticación integrada por el fabricante dentro del
multiplexor.

Supongamos como dato tener una función cualquiera F(A,B,C) (elegida al azar) como muestra
la tabla siguiente que diseñaremos.

Primeramente elegimos un multiplexor de la mayor cantidad de canales posibles pues esto

minimizará las compuertas adicionales. Supongamos que hemos obtenido uno de 2
selecciones (p = 2) que para este ejemplo bastará. Seguidamente armamos la tabla como
sigue y luego simplificamos su resultado por Veich-Karnaugh.
BIBLIOGRAFIA

http://galeon.hispavista.com/edigi/flipflop.htm

http://jlucas.home.cern.ch/jlucas/tff/flipflop/node1.html#SECTION00010000000000000000

http://det.bp.ehu.es/vhdl/pagina/express/simula.htm

http://mailweb.udlap.mx/~edjim/flip_flop.htm

http://www.monografias.com/trabajos3/bcd/bcd.shtml
CONTADORES DIGITALES
En casi todos los tipos de equipo digital se encuentran flip-flops programados o conectados
como contadores, usándose no solamente como contadores sino como equipo para dar la
secuencia de operación, división de frecuencias, así como para manipulación matemática.
En el sentido más elemental, los contadores son sistemas de memoria que
“recuerdan” cuántos pulsos de reloj han sido aplicados en la entrada. La secuencia en que esta
información se almacena depende de las condiciones de la aplicación y del criterio del
diseñador de equipo lógico. Muchos de los contadores más comunes se encuentran
disponibles en paquetes de circuitos integrados.

1.- CONTADORES ASINCRONOS (tipo rizado)

El contador tipo rizado es un contador básico comúnmente implementado
con circuitos integrados. De todos los contadores éste es el más sencillo en lógica y, por lo
tanto, el de diseño más fácil, sin embargo este contador está limitado por su velocidad de
operación.
Puesto que los flip-flops en el contador tipo rizado no están bajo el mando de un solo pulso de
reloj, este contador es asincrónico.

En la figura anterior se muestra un contador binario tipo rizado de 4 digitos.

Inicialmente todos los flip-flops están en el estado lógico 0 (QA = QB = QC = QD = 0). Se aplica
un pulso de reloj en la entrada de reloj del flip-flop A causando que QA cambie de 0 lógico a 1
lógico, el flip-flop B no cambia de estado, ya que es disparado por la transición negativa del
pulso, o sea, cuando la entrada de reloj cambie de 1 lógico a 0 lógico. Con la llegada del pulso
del reloj al flip-flop A, QA cambia de 1 a 0; este cambio de estado crea la transición negativa del
pulso necesaria para disparar el flip-flop B y, por lo tanto, QB cambia de 0 a 1. Antes de la
llegada del decimosexto pulso del reloj todos los flip-flops están en el estado 1, y el pulso
número 16 causa que QA, QB, QC y QD cambien a 0 lógico.

El contador binario de 4 dígitos repite el ciclo cada 2n (n = número de flipflops)

pulsos de reloj.
Este contador establece la secuencia en un sistema de números de base 16 y tiene 16 estados
discretos que van desde 0 hasta N-1. Los 16 estados binarios se muestran en la tabla
siguiente:
La frecuencia máxima del reloj para un contador es dada por:
 1/f <= N(Tp) + Ts
 N = número de etapas de flip-flops.
 Tp= tiempo de propagación de un flip-flop.
 Ts = tiempo de compuerta, ancho del pulso de la salida decodificada.

Suponiendo que cada flip-flop del contador mostrado en la figura tiene un pulso de propagación
de 50ns, se requieren entonces 200 ns, para que el contador
cambie de 1111 a 0000, y si la decodificación de un estado
requiere 100 ns, entonces:
1/f >= 4(50) + 100 = 300 ns
f <= 3.67 Mhz
El flip-flop A en el contador de la figura, cambia de estado
con cada pulso de reloj, por lo que divide entre 2 la
frecuencia del reloj de entrada. El flip-flop B cambia de
estado con cada dos pulsos de reloj, dividiendo la frecuencia
entre 4. Un contador de 4 etapas puede usarse para dividir
entre 16 ( 2n, N = número de flip-flops ), se pueden agregar
más etapas si se requiere dividir entre una potencia de 2
más alta.

Para dividir entre cualquier entero, se puede usar el

siguiente método:
Encontrar el número n de flip-flops requeridos :
2n-1 <= N <= 2n

Donde :
N = longitud del ciclo del contador. Si N no es una potencia de 2, usar la siguiente potencia
superior de 2.
2. Conectar todos los flip-flops como contador tipo rizado.
3. Encuentre el número binario N – 1.
4. Conecte todas las salidas de los flip-flops que son 1 en la cuenta N-1 como entradas en el
bloque NAND. También conecte el pulso de reloj al bloque NAND.
5. Conecte la salida del bloque NAND a las entradas de preenergizado (clear) de todos los flip-
flops para los cuales Q = 0 en la cuenta N-1.

El contador se restablece de la siguiente manera: En la transición positiva del pulso N de reloj,

todos los flip-flops tienen el valor de 1 lógico y en la parte final del mismo pulso o sea en la
parte de transición negativa, todos los flip-flops cuentan para el estado 0, es decir, que el
contador se restablece y empieza de nuevo el ciclo. Para N = 10:
  23 <= 10 <= 24. Entonces, se requieren 4 flip-flops.
 N = 10; 1010
 N – 1 = 9 : 1001
Conecte como se muestra en la Fig anterior.
Cada flip-flop en un contador, como el de la Figura, tiene un peso o valor decimal específico
asignado. El flip-flop A tiene un peso de 20 ( 1 ), cuando su salida está en 1 lógico. El flip-flop B
tiene un peso de 21 ( 2 ), C tiene un peso de 22 ( 4 ), y D tiene un peso de 23 ( 8 ). El número
almacenado en el contador en cualquier tiempo específico se puede determinar por la suma de
los pesos decimales de los flip-flops que tengan valor de 1 lógico.
Un contador que cuenta en forma binaria estándar y recicla cada 10 pulsos, es referido como
contador BCD 8-4-2-1 (binary- code decimal).
En muchos paquetes de contadores en circuitos integrados, las líneas de pre energizado
mostradas en la Figura, no existen; sólo se dispone de una línea de borrado común (reset).

2.-CONTADORES SINCRONICOS El contador

sincrónico elimina los retrasos acumulativos de los flip-flops que se
vieron en los contadores tipo rizado. Todos los flip-flops en el contador sincrónico están bajo el
control del mismo pulso de reloj. La velocidad de repetición está
limitada sólo por el retraso de uno de los flip-flops, más el retraso introducido por los bloques de
control. El diseño de contadores sincrónicos para cualquier base numérica diferente de alguna
potencia de 2 se dificulta más que los contadores tipo rizado, pero el diseño se simplifica
mediante el uso de la técnica de mapas de Karnaugh.
En la Figura 4, muestra un contador sincrónico de 4 dígitos binarios con cargo en paralelo. El
cargo en paralelo, también conocido como “ cargo adelantado” es el más rápido de los dos
métodos de control de flip-flops. De acuerdo con la tabla de estados, el flip-flop A se requiere
que cambie de estado con la ocurrencia de cada pulso de reloj, el flip-flop B cambia cuando QA
= 1; C cambia de estado cuando QA = Qn = 1, y D cambia de estado cuando QA = QB = QC =
1. El control del flipflop A se puede lograr mediante la conexión de JA y KA a un 1 lógico; el
control del flip-flop B se logra con la conexión de JB y KB a QA; el control del flip-flop C se logra
mediante la salida invertida de un bloque NAND de 2 entradas, cuyas entradas son QA y QB. El
flip-flop D se controla en la misma forma que C, excepto que las entradas del bloque NAND son
QA, QB y QC.
Se pueden diseñar contadores sincrónicos para conteo binario con una longitud de ciclo 2n una
vez que se ha visto el patrón de la lógica de control; para ciclos de longitud diferente de 2n, la
lógica de control algunas veces puede llegar a hacerse un tanto confusa y ésta es la razón por
la que las matrices de control ( mapas de Karnaugh ) tienen que dibujarse para cada uno de los
flip-flops. En la tabla se presentan las matrices de control
para el contador sincrónico de 4 dígitos binarios de la
Figura 4

Oscilador

Un oscilador es un sistema capaz de crear perturbaciones o

cambios periódicos o cuasiperiódicos en un medio, ya sea un
medio material (sonido) o un campo electromagnético (ondas
de radio, microondas, infrarrojo, luz visible, rayos X, rayos
gamma, rayos cósmicos).

En electrónica un oscilador es un circuito que es capaz de convertir la corriente continua en una corriente
que varía de forma periódica en el tiempo (corriente periódica); estas oscilaciones pueden ser senoidales,
cuadradas, triangulares, etc., dependiendo de la forma que tenga la onda producida. Un oscilador de onda
cuadrada suele denominarse multivibrador y por lo tanto, se les llama osciladores sólo a los que
funcionan en base al principio de oscilación natural que constituyen una bobina L (inductancia) y un
condensador C (Capacitancia), mientras que a los demás se le asignan nombres especiales.

Un oscilador electrónico es fundamentalmente un amplificador cuya señal de entrada se toma de su

propia salida a través de un circuito de realimentación. Se puede considerar que está compuesto por:

 Un circuito cuyo desfase depende de la frecuencia. Por ejemplo:

o Oscilante eléctrico (LC) o electromecánico (cuarzo).

o Retardador de fase RC o puente de Wien.

 Un elemento amplificador

 Un circuito de realimentación.

Oscilación eléctrica

Oscilador LC
Curvas del oscilador LC

A pesar de no ser un oscilador electrónico tal y como se ha definido antes, la primera oscilación a tener en
cuenta es la producida por un alternador, el cual, al estar compuesto por una espira que gira alrededor de
su eje longitudinal en el interior de un campo magnético, produce una corriente eléctrica inducida en los
terminales de la espiral. Esta corriente eléctrica, si el campo magnético es homogéneo, tiene forma
senoidal. Así, si la espira gira a 3000 rpm, la frecuencia de la corriente alterna inducida es de 50 Hz.

El circuito integrado oscilador más usado por principiantes, es el 555, también el 4069 y otros.

En un oscilador electrónico lo que se pretende es obtener un sistema de oscilación que sea estable y
periódico, manteniendo una frecuencia y una forma de onda constante. Para ello se aprovecha el proceso
natural de oscilación amortiguada que poseen los circuitos compuestos por elementos capacitivos o
inductivos. Estos elementos tienen la capacidad de almacenar carga eléctrica en su interior (cargarse
eléctricamente) y descargarse cuando la carga que los alimentaba ha desaparecido.

El ejemplo más simple de oscilador es el compuesto por una bobina, un condensador, una batería y un
conmutador. Inicialmente el conmutador se halla en su posición izquierda, de forma que el condensador C
se carga con la corriente que proporciona la batería V. Transcurrido cierto tiempo el conmutador se pasa a
la posición derecha. Como la bobina no posee ninguna carga y el condensador está totalmente cargado,
este último se descarga completamente hacia la bobina, una vez que el condensador se ha descargado
completamente es ahora la bobina la que se descarga sobre el condensador, no parándose hasta que la
carga en la bobina es cero y el condensador por lo tanto vuelve a estar cargado. Este proceso se repite
hasta que la energía almacenada por uno y otro se consume en forma de calor.

Este proceso puede representarse gráficamente empleando un eje cartesiano X-Y en el que el eje X
representa el tiempo y el eje Y el valor de la corriente eléctrica que circula por la bobina y las tensiones en
los bornes del condensador. Si se lo dibuja se puede apreciar como se produce un continuo intercambio
de energía entre el condensador y la bobina. La substracción de energía producida por la resistencia de la
bobina y el condensador (lo que provoca el calentamiento de los componentes) es lo que hace que este
proceso no sea infinito.

En la gráfica se puede apreciar cómo el defase de tensiones existente entre bornes de la bobina es
siempre de sentido opuesto a la existente en el condensador. Este defase es de 180º entre tensiones,
existiendo un defase de 90º entre la corriente que circula por la bobina y la tensión existente.

Esta señal se va amortiguando con el tiempo, hasta que acaba extinguiéndose transcurrido un periodo de
tiempo bastante corto. Un circuito electrónico que sea capaz de volver a cargar eléctricamente uno de los
componentes permitirá hacer un proceso de oscilación constante.

TRIAC

INTRODUCCION

El triac es un dispositivo semiconductor de tres terminales que se usa para controlar el flujo de corriente
promedio a una carga, con la particularidad de que conduce en ambos sentidos y puede ser bloqueado
por inversión de la tensión o al disminuir la corriente por debajo del valor de mantenimiento. El triac puede
ser disparado independientemente de la polarización de puerta, es decir, mediante una corriente de
puerta positiva o negativa.

DESCRIPCION GENERAL

Cuando el triac conduce, hay una trayectoria de flujo de corriente de muy baja resistencia de una terminal
a la otra, dependiendo la dirección de flujo de la polaridad del voltaje externo aplicado. Cuando el voltaje
es mas positivo en MT2, la corriente fluye de MT2 a MT1 en caso contrario fluye de MT1 a MT2. En
ambos casos el triac se comporta como un interruptor cerrado. Cuando el triac deja de conducir no puede
fluir corriente entre las terminales principales sin importar la polaridad del voltaje externo aplicado por
tanto actúa como un interruptor abierto.

Debe tenerse en cuenta que si se aplica una variación de tensión importante al triac
(dv/dt) aún sin conducción previa, el triac puede entrar en conducción directa.

CONSTRUCCION BASICA, SIMBOLO, DIAGRAMA EQUIVALENTE

FIG. 1 FIG. 2

La estructura contiene seis capas como se

indica en la FIG. 1, aunque funciona siempre
como un tiristor de cuatro capas. En sentido
MT2-MT1 conduce a través de P1N1P2N2 y en sentido MT1-MT2 a través de P2N1P1N4. La capa N3
facilita el disparo con intensidad de puerta negativa. La complicación de su estructura lo hace mas
delicado que un tiristor en cuanto a di/dt y dv/dt y capacidad para soportar sobre intensidades. Se fabrican
para intensidades de algunos amperios hasta unos 200 A eficaces y desde 400 a 1000 V de tensión de
pico repetitivo. Los triac son fabricados para funcionar a frecuencias bajas, los fabricados para trabajar a
frecuencias medias son denominados alternistores En la FIG. 2 se muestra el símbolo esquemático e
identificación de las terminales de un triac, la nomenclatura Ánodo 2 (A2) y Ánodo 1 (A1) pueden ser
reemplazados por Terminal Principal 2 (MT2) y Terminal Principal 1 (MT1) respectivamente.
El Triac actúa como dos rectificadores controlados de silicio (SCR) en paralelo Fig. 3 , este dispositivo es
equivalente a dos latchs

FIG. 3

CARACTERISTICA TENSION – CORRIENTE

FIG. 4

La FIG. 4 describe la característica tensión – corriente del Triac. Muestra la corriente a través del Triac
como una función de la tensión entre los ánodos MT2 y MT1.

El punto VBD ( tensión de ruptura) es el punto por el cual el dispositivo pasa de una resistencia alta a una
resistencia baja y la corriente, a través del Triac, crece con un pequeño cambio en la tensión entre los
ánodos.

El Triac permanece en estado ON hasta que la corriente disminuye por debajo de la corriente de
mantenimiento IH. Esto se realiza por medio de la disminución de la tensión de la fuente. Una vez que el
Triac entra en conducción, la compuerta no controla mas la conducción, por esta razón se acostumbra dar
un pulso de corriente corto y de esta manera se impide la disipación de energía sobrante en la compuerta.

El mismo proceso ocurre con respecto al tercer cuadrante, cuando la tensión en el ánodo MT2 es
negativa con respecto al ánodo MT1 y obtenemos la característica invertida. Por esto es un componente
simétrico en cuanto a conducción y estado de bloqueo se refiere, pues la característica en el cuadrante I
de la curva es igual

a la del III

METODOS DE DISPARO

Como hemos dicho, el Triac posee dos ánodos denominados ( MT1 y MT2) y una compuerta G.

La polaridad de la compuerta G y la polaridad del ánodo 2, se miden con respecto al ánodo 1.

El triac puede ser disparado en cualquiera de los dos cuadrantes I y III mediante la aplicación entre los
terminales de compuerta G y MT1 de un impulso positivo o negativo. Esto le da una facilidad de empleo
grande y simplifica mucho el circuito de disparo. Veamos cuáles son los fenómenos internos que tienen
lugar en los cuatro modos posibles de disparo.

1 – El primer modo del primer cuadrante designado por I (+), es aquel en que la tensión del ánodo MT2 y
la tensión de la compuerta son positivas con respecto al ánodo MT1 y este es el modo mas común
(Intensidad de compuerta entrante).

La corriente de compuerta circula internamente hasta MT1, en parte por la union P2N2 y en parte a través
de la zona P2. Se produce la natural inyección de electrones de N2 a P2, que es favorecida en el área
próxima a la compuerta por la caida de tensión que produce en P2 la circulación lateral de corriente de
compuerta. Esta caída de tensión se simboliza en la figura por signos + y - .

Parte de los electrones inyectados alcanzan por difusión la unión P2N1 que bloquea el potencial exterior y
son acelerados por ella iniciándose la conducción.

2 – El Segundo modo, del tercer cuadrante, y designado por III(-) es aquel en que la tensión del ánodo
MT2 y la tensión de la compuerta son negativos con respecto al ánodo MT1 (Intensidad de compuerta
saliente).

Se dispara por el procedimiento de puerta remota, conduciendo las capas P2N1P1N4.

La capa N3 inyecta electrones en P2 que hacen más conductora la unión P2N1. La tensión positiva de T1
polariza el área próxima de la unión P2N1 más positivamente que la próxima a la puerta. Esta
polarización inyecta huecos de P2 a N1 que alcanzan en parte la unión N1P1 y la hacen pasar a
conducción.

3 – El tercer modo del cuarto cuadrante, y designado por I(-) es aquel en que la tensión del ánodo MT2 es
positiva con respecto al ánodo MT1 y la tensión de disparo de la compuerta es negativa con respecto al
ánodo MT1( Intensidad de compuerta saliente).

El disparo es similar al de los tiristores de puerta de unión. Inicialmente conduce la estructura auxiliar
P1N1P2N3 y luego la principal P1N1P2N2.

El disparo de la primera se produce como en un tiristor normal actuando T1 de puerta y P de cátodo. Toda
la estructura auxiliar se pone a la tensión positiva de T2 y polariza fuertemente la unión P2N2 que inyecta
electrones hacia el área de potencial positivo. La unión P2N1 de la estructura principal, que soporta la
tensión exterior, es invadida por electrones en la vecindad de la estructura auxiliar, entrando en
conducción.

4 – El cuarto modo del Segundo cuadrante y designado por III(+) es aquel en que la tensión del ánodo T2
es negativa con respecto al ánodo MT1, y la tensión de disparo de la compuerta es positiva con respecto
al ánodo MT1(Intensidad de compuerta entrante).

El disparo tiene lugar por el procedimiento llamado de puerta remota. Entra en conducción la estructura
P2N1P1N4.

La inyección de N2 a P2 es igual a la descrita en el modo I(+). Los que alcanzan por difusión la unión
P2N1 son absorbido por su potencial de unión, haciéndose más conductora. El potencial positivo de
puerta polariza más positivamente el área de unión P2N1 próxima a ella que la próxima a T1,
provocándose una inyección de huecos desde P2 a N1 que alcanza en parte la unión N1P1 encargada de
bloquear la tensión exterior y se produce la entrada en conducción.

El estado I(+), seguido de III(-) es aquel en que la corriente de compuerta necesaria para el disparo es
mínima. En el resto de los estados es necesaria una corriente de disparo mayor. El modo III(+) es el de
disparo más difícil y debe evitarse su empleo en lo posible.

En general, la corriente de encendido de la compuerta, dada por el fabricante, asegura el disparo en todos
los estados.
FORMAS DE ONDA DE LOS TRIACS

La relación en el circuito entre la fuente de voltaje, el triac y la carga se representa en la FIG.7. La

corriente promedio entregada a la carga puede variarse alterando la cantidad de tiempo por ciclo que el
triac permanece en el estado encendido. Si permanece una parte pequeña del tiempo en el estado
encendido, el flujo de corriente promedio a través de muchos ciclos será pequeño, en cambio si
permanece durante una parte grande del ciclo de tiempo encendido, la corriente promedio será alta.

Un triac no esta limitado a 180 de conducción por ciclo. Con un arreglo adecuado del disparador, puede
conducir durante el total de los 360 del ciclo. Por tanto proporciona control de corriente de onda completa,
en lugar del control de media onda que se logra con un SCR.

Para ver el gráfico seleccione la opción "Descargar" del menú superior

FIG.7

Las formas de onda de los triacs son muy parecidas a las formas de onda de los SCR, a excepción de
que pueden dispararse durante el semiciclo negativo. En la FIG.8 se muestran las formas de onda tanto
para el voltaje de carga como para el voltaje del triac ( a través de los terminales principales) para dos
condiciones diferentes.
En la FIG.8 (a), las formas de onda muestran apagado el triac durante los primeros 30 de cada semiciclo,
durante estos 30 el triac se comporta como un interruptor abierto, durante este tiempo el voltaje completo
de línea se cae a través de las terminales principales del triac, sin aplicar ningún voltaje a la carga. Por
tanto no hay flujo de corriente a través del triac y la carga.

La parte del semiciclo durante la cual existe seta situación se llama ángulo de retardo de disparo.

Después de transcurrido los 30 , el triac dispara y se vuelve como un interruptor cerrado y comienza a
conducir corriente a la carga, esto lo realiza durante el resto del semiciclo. La parte del semiciclo durante
la cual el triac esta encendido se llama ángulo de conducción.

La FIG.8 (b) muestran las mismas formas de ondas pero con ángulo de retardo de disparo mayor.