Modulación QPSK

El proceso de modulación phase –shilt keying o modulación de desplazamiento en fase (PSK)

puede considerar como un caso especial de modulación e fase (PM).la modulación PSK se muestra
en la FIGURA N°1

Figura n°1

En la figura n°1 la señal de la portadora es na onda sinusoidal con amplitud de frecuencia fija la
señal moduladora es la información binaria. Si la información de entrada es n bajo (0), la señal
portadora se mantiene su fase. Si la información de la entrada es un alto (1) , la portadora invierte
su fase por 180°. Señales senoidales en donde existen en corrimiento relativo de fase de 180°
entre ellas se le conoce como señales antipolares en este tipo de desplazamiento de fase se
conoce como PSK (BPSK) o inversión de fase (PRK).

Así como el BPSK, este esquema de modulación se caracteriza por el hecho de que la información
está contenida en la fase de la onda transmitida .En particular en PSK cuaternaria (QPSK ), la fase
de la portadora toma solamente uno de los cuatro valores espaciadas equitativamente , tales
como 0°, 90°, 180°, y 270°. Cada valor posible de la fase corresponde a un par único de bits
llamado a un dibit. Por ejemplo, se puede escoger el juego de valores de fases para representar
los códigos fray de di bits : 00, 01, 11 y 10. Las formas de onda típica de la modulación QPSK están
mostradas en la FIGURA N°2

Figura n°2 modulación QPSK

No tese que el juego de la fase de PSK y QPSK mencionado es na posible opción. Los otros posibles
corrimientos de fase de las señales PSK y QPSK se muestran en la tabla siguiente

La Figura n°3 muestra n sistema de comunicación PSK/QPSK. El modulador modula la señal

portadora como la información de entrada y produce una señal modulada PSK o QPSK. La señal
modulada es transmitida atreves de un medio de transmisión, tal como el aire y fibra óptica, a la
entrada del demodulador. El demodulador recibe la señal PSK o QPSK transmitida y luego
reconstruye el dato de información original.

Figura n°3 diagrama de bloques del sistema PSK/QPSK

La figura n°4 muestra los bloques funcionales de un modulador PSK/QPSK. El generador de señal
portadora provee una portadora (onda sinusoidal) a la red de conmutación de fase y una onda
cuadrada a un circuito de temporización. La red de conmutación de fase provee cuatro salidas (0°,
90°, 180°, y 270°) a las entradas del selector de datos. La salida X del selector de datos está
determinada por las entradas de selección Ay B. existen cuatro casos:

1. Si BA=00(Q1=Q0=low), X=X0, la señal con corrimiento de fase 0°.

2. Si BA=11(Q1=Q0=high), X=X3, la señal con corrimiento de fase 1800°.
3. Si BA=01(Q1=low, Q0=high ), X=X1, la señal con corrimiento de fase 90°.
4. Si BA=10(Q1=high, Q0=low), X=X2, la señal con corrimiento de fase 270°.
 Figura n°4 diagrama de bloques de modulador PSK/QPSK

El circuito de temporizador recibe la onda cuadrada (fc) de la salida del generador de señal de
portadora y produce dos salidas : fe a la entrada de control de carga y la señal 2fc (doble de la
frecuencia portadora) a la entrada de reloj de registro de control, así como el generador de ciclo
de sincronización. Esta dos señales de fc y 2fc y la velocidad de transmisión (medio en bits por
segundo , bps) de la información digital de entrada son usadas para determinar si el modulador
opera en modo PSK binario O QPSK binario. Existen tres casos posibles.

a. Velocidad de transmisión = fc y no genera ciclo de sincronización

en esta caso , la velocidad de transmisión es igual a la frecuencia portadora fc y la
frecuencia de reloj es el doble de la frecuencia portadora 2fc. Un bit del juego dato digital
es cargado en el registro de control dos veces. Las salidas 00-01 del registro de control son
por consiguiente iguales, 00 o 11. La salida X del selector de datos es la señal XO o X3.
Este sistema opera en modo PSK.
b. Velocidad de transmisión = 2fc y no se genera ciclo de sincronización
en este caso, la velocidad de transmisión y la frecuencia de reloj son iguales al doble de la
frecuencia portadora , 2fc. Dos bits de juego de datos son cargados en el registro de
control cada ciclo de portadora. Las salidas del registro de control 00-01 pueden estar en
00, 01, 11 O 01. Este sistema por consiguiente opera en modo QPSK.
c. Velocidad de transmisión = fc o 2fc, se genera ciclo de sincronización
Si se requiere un ciclo de sincronización, el circuito de control de ciclo de sincronización
producirá una señal de control para controlar el dato de salida del registro de corrimiento
de control, y el luego se presenta una señal de ciclo de sincronización a la salida del
modulador. En este experimento se usa el formato de ciclo de sincronización mostrado en
la figura n°5. Esta señal de ciclo de sincronización de diferente de las señales moduladas
PSK/QPSK mostradas en las figuras n°1 y n°2

Figura n°5

Ciclo de sincronización
Existen muchos métodos y circuitos usados para reconstruir la información (señal moduladora) de
la señal modulada PSK/QPSK. En un demodulador PSK/QPSK típico, se requiere un circuito PLL para
reconstruir la señal de reloj usado en el modulador.

Figura n°6 diagrama de bloques del demodulador PSK/QPSK

La figura n°6 muestra el diagrama de bloques del demodulador PKS/QPSK. La señal de entrada
PSK/QPSK es amplificar por el amplificador 1 y luego rectificado por el rectificador de onda
completa. El pulso del rectificador sirve de entrada al detector de fase en el PLL. Esta señal se usa
para reconstruir la señal de reloj.

La Figura n°7 muestra el dato de salida del demodulador que es recuperado de la señal PSK/QPSK
recibida. De la Figura n°6, varias frecuencias de reloj son producidas por el PLL y el contador de
división por N. Estas señales de reloj son usadas para reconstruir el dato de información y para
convertir la señal de sincronizador al dato de ciclo de sincronización

Figura n°7 datos de salida del demodulador

Descripcion del circuito partico

1. Modulador PSK/QPSK:

La figura n°8 muestra el diagrama esquemático del modulador PSK/QPSK. El generador de

las normas de onda de precisión chip ICL8038 sirve como el generador de portadora que
produce ondas sinusoidales por cuadras. La frecuencia del generador de portadora está
determinada por las resistencias de temporizador externas R2-R3 y el condensador C2 y es
aproximadamente 7.1KHz. Los pines 7 y 8 están interconectados para que el generador
opere en modo VCO. La señal sinusoidal generada está conectada a las entradas de la red
de conmutación de fase que consta de dos amplificadores no inversores (U2a y U2b) y dos
amplificadores inversores (U2b y U2c). Esta red de corrimiento de fase provee cuatro
corrimientos de fase 0°, 90°, 180°, y 270°. Ala entradas de datos XO, X1, X2 y X3 del
selector de datos (U3), respectivamente. La salida del selector de datos está determinada
por el estado de las entradas de selección A y B. Una vez que se selecciona la salida, la
señal modulada PSK/QPKS es amplificada por el amplificador no inversor U8. El
potenciómetro VR5 se usa para controlar la amplitud de salida modulada PSK/QPSK.

La onda cuadrada presente en el pin 9 U1 está conectada a la entrada del circuito de

temporización para generar una señal con una frecuencia 2fc doble de la frecuencia
portadora por la red de duplicación de frecuencia constituido por U4b, U4c, y U5a y
componentes asociados R21, R22, C6, C7. La señal 2fc está conectada a alas entradas de
reloj del registro de corrimiento U7 y el contador binario de 4- bit U6a. las señales de
salida del contador en 00 está conectada a los inversores U4f y U4d al pin 1 de U7 (entrada
de carga). La frecuencia de esta señales fe. La señal modulada (información digital)está
conectada a la entrada DATA (pin2) del registro del corrimiento de control U7. Las salidas
00-010 del registro de corrimiento y la señal en TP6 pasan a través de una compuerta
XOR, y luego conectado a las entradas de selección Ay B del selector de datos.

Los contadores binarios U6a y U6b se usan para determinar la generación de un ciclo de
sincronización. La frecuencia de reloj del contador binario U6a es 2fc. La salida 01 de u8a
está conectada ala entrada de reloj de u6b, tal que la frecuencia de reloj es fc/2 y la
frecuencia de 03 en U6b es fc/32. El ciclo de sincronización se genera solamente por la
mitad de la duración de 1<; 1 señal de salida 03 o sea fc/16
Figura n°8 modulo KL-94006
2. Demodulación PSK/QPSK

La figura n°9 muestra el diagrama esquemático demodulación PSK/QPSK. El amplificador

U1d recibe y amplifica la señal modulada PSK/QPSK para compensar las pérdidas y
mejorar la distorsión causada en la línea de transmisión. El rectificador de onda completa,
constituido por amplificadores operacionales U1 c-U1 b y los diodos D1-D4, transforma la
señal PSK/QPSK recibida a una señal con ciclos positivos, la cual posteriormente a la
entrada del detector de fase en el PLL(U2). La señal VCO out (32fc) sirve como el
generador de los pulsos de reloj para el contador de división por N. El contador produce
dos frecuencias 4fc y 2fc en las salidas 02 y 03 respectivamente.

La señal PSK/QPSK amplificada en la terminal de salida de U1d está conectada a la entrada

de amplificador U1a. U1a convierte la señal de PSK/QPSK a una señal de pulsos digital
como se muestra en la figura n°7. Esta señal digital TP5 pasa atreves de unos inversores
para levantar la señal U3e y U3f luego conectador a las entradas J y K* de U4.

El detector de ciclo de sincronización contiene un registro de 4 etapas (U4) y una

compuerta NANO de cuatro entradas (U5b). la frecuencia de reloj del registro es 2fc. El
pulso de reinicio generado por la red (R21, C9, U3d) se usa para reiniciar las salidas del
registro Q0-Q3. El dato digital en TP5 esta conectador a las entradas J y K*. Cuando se
recibe 1:1n ciclo de sincronización las salidas del registro Q3-Q0 es 0011, y las salidas
(TP13) de la compuerta NANO de 4 entradas U5b presenta un bajo para indicar la
detección de un ciclo de sincronización. Durante TP13en bajo, la salida de la compuerta
NANP U8c está en alto, por lo consiguiente la salida del demodulador esta inhibido. Para
los otros juegos de salida Q0-Q3, TP13 está en alto.

El dato digital en TP5 se envía también a la entrada DATA del registro de corrimiento U7.la
frecuencia del reloj de U7 y IJ6b y 4fc mientras que la velocidad de transmisión del dato de
entra digital es igual de fe o 2fc. Las frecuencias de salidas Q1 y Q2 del contador (u6b) son
fe y fc/2, respectivamente. la salida 01 está conectada a la entrada de carga del registro
U9 y a la terminal RX CLK OUT. El contador es reiniciado ya sea cuando se detecta un ciclo
de sincronización (TP=0, CR=1 ) o cuando la salida de Q2 está en alto (Q2=1, CR=1). La
salida de dato de modulado en las salidas de Q2-Q3 de U7 esta controlados por las lógica
de control (compuertas nano U8a, b, e, d). Si no se detecta el ciclo de sincronización
(TP13=1), el dato de modulado puede enviarse a la terminal DATA OUT. Si se detecta el
ciclo de sincronización (TP13=0), el dato es bloqueado por la lógica de control
Figura n°9 modulo KL-94007
Funciones de modulador y el demodulador
 Mediación y ajuste del KL-94006.
 Medición y ajuste del KL-94007.
 Medición de 2fc(KL-94006).
 Medición del ciclo de sincronización.
 Medición del registro de corrimiento de control.
 Medición de la señal modulada PSK/QPSK.
 Medición del detector del ciclo de sincronización (modulo KL-94007).
 Medición del rectificador de onda completa.
 Medición de 32fc, 4fc y 2fc.
 Medición del registro de corrimiento.
 Medición de la salida del demodulador .