Sie sind auf Seite 1von 27

See discussions, stats, and author profiles for this publication at: https://www.researchgate.

net/publication/323186329

IMPLEMENTASI PERANGKAT DIGITAL SIGNAL PROCESSING UNTUK SISTEM


KOMUNIKASI CAHAYA TAMPAK

Article · February 2018

CITATIONS READS

6 420

6 authors, including:

Syifaul Fuada Angga Pradana


Universitas Pendidikan Indonesia Bandung Institute of Technology
147 PUBLICATIONS   522 CITATIONS    14 PUBLICATIONS   103 CITATIONS   

SEE PROFILE SEE PROFILE

Erwin Setiawan Trio Adiono


Bandung Institute of Technology Bandung Institute of Technology
14 PUBLICATIONS   17 CITATIONS    224 PUBLICATIONS   842 CITATIONS   

SEE PROFILE SEE PROFILE

Some of the authors of this publication are also working on these related projects:

Software Defined Radio Based RF Monitoring System View project

Visible Light Communication Devices and Systems View project

All content following this page was uploaded by Syifaul Fuada on 15 February 2018.

The user has requested enhancement of the downloaded file.


JETri, Vol. 15, No. 2, Februari 2018, Hlm. 101 - 126, P-ISSN 1412-0372, E-ISSN 2541-089X

IMPLEMENTASI PERANGKAT DIGITAL SIGNAL


PROCESSING UNTUK SISTEM KOMUNIKASI
CAHAYA TAMPAK

Syifaul Fuada, Anggga Pratama Putra, Yulian Aska, Angga Pradana, Erwin
Setiawan, dan Trio Adiono
University Center of Excellence on Microelectronics, Institut Teknologi Bandung
IC Design Laboratory, Gd. PAU Lt. IV, Kampus ITB, Jln. Tamansari No. 126,
Kota Bandung (40132), Jawa Barat, Indonesia
E-mail: syifaulfuada@pme.itb.ac.id

ABSTRACT
In order to realize a high-speed visible light communication (VLC) system, digital signal
processing (DSP) device is required, including the main processing unit, DAC, and ADC.
This paper discusses the interface design of the DSP processing unit to 10-bit DAC and 12-
bit ADC for VLC applications. The Systems in DAC and ADC modules have been designed
with a SoC-based approach by using processing unit based on FPGA Xilinx Zynq xc7z010-
1CLG400C on the Avnet MicroZed board. The design of hardware-level-design (H/W SoC)
is done by utilizing IP blocks from Xilinx using Vivado 2014.2. While the software-level-
design (S/W SoC) is done by using Xilinx SDK 2014.2. The DSP receiver has been tested in
several scenarios, the DAC module is able to convert 10-bit digital signals into analog
signals in sinusoid form and can adjust its output frequencies, while the ADC module is
capable of processing the analog signals into 12-bit digital signals with two's complement
format.

Keywords: ADC, DAC, DSP, System on-Chip, Visible Light Communications.

ABSTRAK
Untuk mewujudkan sistem komunikasi cahaya tampak dengan kecepatan tinggi, diperlukan
perangkat DSP yang memadai, mencakup unit pemroses utama, DAC, dan ADC. Pada
makalah ini dirancang interface dari pemroses utama terhadap DAC 10-bit dan ADC 12-bit
untuk aplikasi sistem VLC. Sistem pada modul DAC dan ADC, dirancang dengan
pendekatan System-on-Chip (SoC) dengan menggunakan unit pemroses berbasis FPGA
Xilinx Zynq xc7z010-1CLG400C pada board Avnet MicroZed. Perancangan H/W SoC
dilakukan dengan memanfaatkan blok-blok IP dari Xilinx menggunakan Vivado 2014.2.
Sementara pada S/W SoC dirancang dengan menggunakan Xilinx SDK 2014.2. Penerima
DSP telah diuji dengan beberapa skenario, modul DAC mampu mengkonversi sinyal digital
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

10-bit menjadi analog dalam bentuk sinusiodal dan dapat diatur frekuensi outputnya,
sedangkan modul ADC mampu mengolah sinyal analog menjadi sinyal digital 12-bit dengan
format bilangan komplemen dua.

Kata kunci: ADC, DAC, DSP, Sistem on-Chip, Komunikasi Cahaya Tampak.

1. PENDAHULUAN
Visible light Communication (VLC) merupakan salah satu jenis komunikasi
nirkabel optik dengan medium cahaya tampak (380 nm – 780 nm) yang tidak
berlisensi sehingga bebas dipergunakan [1] dan secara teori memiliki bandwidth
sepuluh ribu kali lebih lebar dari pada frekuensi radio (RF) [2]. Dibandingkan
dengan teknologi short-range wireless communication berbasis RF, yakni Near Field
Communication (NFC) dan Bluetooth Low Energy (BLE), VLC memiliki
keunggulan dalam hal: (a) penyediaan bandwidth (secara teoretis); (b) regulasi
pemakaian pita komunikasi; (c) kecepatan transmisi data; (d) ketersediaan
infrasturktur; dan (e) tidak rentan terhadap interferensi elektromagnetik [3-4],
sehingga disinyalir VLC menjadi alternatif komunikasi yang layak
diimplementasikan secara massal di masa depan.
Implementasi VLC dapat dilakukan dengan menggunakan light emitting diode
(LED) sebagai perangkat antenna [5]. LED memiliki keunggulan dibandingkan
artificial lamp (lampu buatan) lainnya seperti incandescent dan fluorescent, yakni
memiliki life-time yang lebih lama, konsumsi daya yang lebih rendah [6], harga lebih
terjangkau, serta memungkinkan untuk dikontrol tingkat iluminasinya pada frekuensi
tinggi karena mampu dilakukan switch dari kondisi menyala (on) ke kondisi padam
(off) secara simultan dalam kecepatan yang tinggi (~MHz) [7-8].
Pada penelitian sebelumnya, telah dilakukan demonstrasi streaming sistem VLC
dengan konten multimedia berupa sinyal audio yang dibangkitkan oleh perangkat
personal computer (PC) melalui line-audio out. Namun pada sistem tersebut tidak
dipergunakan peran digital signal processing (DSP), artinya sinyal analog tersebut
tidak diproses atau dimodulasi pada bagian transmitter dan pada bagian receiver
tetapi secara langsung dihubungkan ke perangkat client (dalam hal ini adalah

102
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

loudspeaker). Pada sistem VLC, penggunaan perangkat DSP diperlukan untuk


meminimalisasi eror atau mengkondisikan agar bit-error rate (BER) bernilai
minimal dengan tetap mempertahankan nilai signal-to-noise ratio (SNR) yang tinggi.
Sinyal informasi yang diterima oleh receiver akan lebih akurat meskipun jarak kanal
optik ataupun sudut orientasi penerimaan divariasikan. Informasi yang
dimodulasikan ini juga mempercepat sistem multiplexing pada VLC, misalnya:
orthogonal frequency-division multiplexing [9] beserta algoritma error control
coding, misalnya Viterbi [10-11].
Telah dilakukan pula demonstrasi streaming berupa konten text dari PC ke PC
via cahaya tampak dengan modulasi yang berbeda. Berdasarkan evaluasi, sistem
komunikasi data downlink secara real-time tersebut mempunyai bit-rate sebesar 3,3
kbps untuk modulasi 1-PWM [12-13], 6,2 kbps untuk modulasi 2-PWM [14],
kemudian 13,4 kbps untuk modulasi BPSK [15] dan 26,8 kbps untuk modulasi
QPSK [16]. Keterbatasan transfer data tersebut menjadikan sistem VLC yang telah
direalisasikan hanya dapat mengirimkan data-data ukuran kecil. Salah satu sumber
permasalahannya adalah terletak pada pemakaian modul DSP yang menggunakan
general microcontroller. Untuk optimasi bit-rate (sampai Mbps), sangat diperlukan
perangkat DSP, dalam hal ini adalah development board FPGA dan modul eksternal
untuk digital-to-analog converter (DAC) dan analog-to-digital converter (ADC).
Tujuan dari proyek ini adalah untuk meningkatkan fungsionalitas sitem VLC
sebelumnya yang mana integrasi FPGA dengan DAC-ADC ini nantinya akan
diimplementasikan pada bermacam-macam aplikasi dengan kecepatan tinggi, salah
satunya adalah keperluan browsing internet via cahaya tampak/Li-Fi.
Makalah ini merupakan engineering design yang mewujudkan sistem VLC
dengan kecepatan tinggi yang berfokus pada desain, implementasi dan pengujian
perangkat DSP. Pembahasan meliputi perancangan hardware-level-design (H/W) –
software-level- design (S/W) system-on-chip (SoC) pada modul FPGA dan unjuk
kerja modul DAC dan ADC eksternal dengan beberapa skenario.

103
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

2. KAJIAN PUSTAKA
2.1. Aplikasi VLC
Ditinjau dari tujuan komunikasi, aplikasi VLC dapat dibagi menjadi dua macam.
Aplikasi pertama adalah high-speed data-rates, yakni transmisi data dengan
kecepatan mencapai puluhan Mbps. Tipikal aplikasi ini sesuai untuk streaming
konten multimedia dengan kualitas yang tinggi, misalnya 720px video. Karakteristik
dari komunikasi jenis ini adalah dengan LED dan photodetector diatur pada posisi
tetap (fixed), menggunakan modul transmitter, misalnya: Bias-tee [17-19] dan
photodiode khusus, dilakukan dengan jarak kanal optik yang dekat, serta
menggunakan filter atau konsentrator [20]. Aplikasi kedua adalah low-speed data-
rates, yang dipergunakan untuk menerima dan mengirim data dengan kecepatan
dibawah 10 kbps. Karakteristik dari komunikasi jenis ini adalah pengaturan posisi
LED yang fixed dan photodetector yang dapat dimobilisasi (movable receiver), dapat
dilakukan dengan jarak kanal diatas 3 meter tanpa lensa pemfokus dan filter, serta
menggunakan komponen terjangkau (low-cost photodetector). Komunikasi ini tepat
diaplikasikan untuk sistem smart billing and shopping pada area pasar swalayan [21],
patient monitoring system pada area rumah sakit [22], dan phone-to-phone
communication [23]. Makalah ini difokuskan pada perancangan perangkat DSP
untuk aplikasi sistem VLC dengan kecepatan tinggi..

2.2. Struktur Dasar Sistem VLC


Gambar 1 merupakan tipikal penerapan sistem VLC yang terdiri atas blok digital
dan analog. Prinsip kerja dari sistem VLC secara mendasar adalah seperti prinsip
sistem komunikasi wireless pada umumnya, yakni bermula dari sinyal informasi
sebagai data input yang termodulasi pada bagian blok digital diproses oleh blok
analog untuk dikonversi dari sinyal listrik menjadi sinyal optik. Medium perambatan
sinyal informasi adalah cahaya tampak yang menjalar pada ruang bebas. Penentuan
logika high atau low dilakukan dengan pengaturan tingkat iluminasi LED pada
bagian transmitter.

104
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

Selanjutnya, photodetector yang dalam hal ini dapat digunakan photodiode,


phototransistor, sensor gambar, ataupun light dependent resistor (LDR), menerima
daya optik (optical power) yang linier terhadap tingkat iluminasi dari LED. Semakin
tinggi tingkat ilumninasi LED, maka daya optik juga akan semakin besar bahkan
akan tercapai saturasi [24]. Blok analog pada sisi receiver akan mengkonversi daya
optik tersebut menjadi arus listrik kembali untuk diproses pada blok digital.

Gambar 1 Struktur Dasar Perangkat Sistem VLC dengan Blok Digital dan Analog [4]

3. METODE PENELITIAN
3.1 Spesifikasi Sistem Keseluruhan VLC
Gambar 2 adalah sistem VLC pada proyek ini dan merupakan penjabaran dari
prinsip kerja pada Gambar 1. Bagian transmitter terdiri atas PC-A (Computer-A),
FPGA transmitter, modul DAC, rangkaian LED driver (Analog Front-End
Transmitter) dan LED. Bagian receiver terdiri atas photodiode, rangkaian Analog
Front-End (AFE) receiver, modul ADC, FPGA receiver, dan PC-B (Computer-B).
Prinsip kerjanya adalah data dikirimkan oleh PC-A dengan perantara SoC yang
tertanam pada board FPGA yang berfungsi untuk memproses sinyal input menjadi
data termodulasi. Data yang sudah di-encode tersebut kemudian diubah menjadi
sinyal analog melalui modul DAC dan diproses oleh rangkaian LED driver.
Selanjutnya, LED mengemisikan data dalam bentuk cahaya dan diterima oleh

105
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

photodiode. Blok Trans-impedance amplifier (TIA) berfungsi untuk mengkonversi


photocurrent atau PD menjadi tegangan [25]. Namun sinyal yang diterima tersebut
masih lemah dan perlu dikuatkan oleh pre-amplifier. Receiver tidak hanya menerima
sinyal informasi tetapi juga noise yang berasal dari ambient light ataupun
interference lamp [26] sehingga perlu ditapis oleh rangkaian DC-offset remover dan
analog filter [27]. Selama merambat diruang bebas, cahaya akan mengalami fading
atau pelemahan, sehingga diperlukan rangkaian automatic gain controller (AGC)
untuk mempertahankan sinyal output yang berubah-ubah karena variasi jarak kanal
optik dan sudut tertentu [28-29]. Tahap berikutnya, output dari blok AFE receiver
disampling menjadi data digital melalui ADC [30].
Akhirnya, data-data ditampilkan oleh PC-B, dimana pada prinsipnya data
terkirim harus sama dengan data yang diterima. Fokus pembahasan pada makalah ini
terletak pada bagian DSP, yakni ditunjukkan pada blok warna kuning.

Gambar 2 Diagram Blok Sistem VLC

3.2 Pemakaian Development Board


Berdasarkan diagram blok pada Gambar 2, perangkat DSP terdiri dari empat
modul, yakni (1) FPGA transmitter (modul Zybo® dari Digilent.Inc); (2) modul
DAC yaitu THS5651EVM dari Analog Devices.Inc. Board ini memiliki spesifikasi

106
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

input data digital dengan 10-bit dan beroperasi pada rentang suplai analog 4,5 VDC
– 5,5 VDC dan sample rate sebesar 100 MSPS [31-32] sehingga sangat layak dipakai
untuk sistem high-speed VLC; (3) modul ADC yang mana digunakan produk AQ-
Lite dari PT. FUSI Global Teknologi & Pusat Unggulan IPTEK Mikroelektronika
ITB. Board ini memiliki spesifikasi input data digital dengan 12-bit dan kemampuan
frekuensi sampling sampai 50 MHz atau 50 kali lebih cepat dibandingkan ADC
internal dari modul FPGA ZYBO; dan (4) modul FPGA receiver yaitu Microzed®
dari AVNET.Inc.

3.3 Perancangan DAC


Modul DAC akan mengeluarkan beberapa bentuk sinyal (sine, square, sawtooth,
triangle, ataupun random) tergantung dari kebutuhan desainer. Dalam proyek ini akan
dilakukan uji fungsionalitas DAC dengan membangkitkan beberapa bentuk sinyal
tersebut. Namun untuk keperluan analisa, DAC di-set untuk menghasilkan sinyal
dalam bentuk sinusoidal yang output frequency-nya dapat diatur melalui pengubahan
sampling frequency DAC dan clock frequency dari data digital yang dikeluarkan.
Kedua frekuensi ini diatur pada desain register-transfer level (RTL) pada board FPGA
yang disajikan pada Gambar 3. RTL hardware design diselesaikan pada Xilinx
environment.
Sinyal clock dihasilkan oleh IP ZYNQ7 Processing System yang kemudian
dilewatkan ke blok IP Clock Divider yang terdiri atas beberapa modul pembagi dengan
besar divider berupa kelipatan dua mulai dari 20 sampai 215. Pemilihan divider tersebut
dilakukan oleh user melalui input dengan menggunakan 4 buah switch pada modul
FPGA ZYBO dimana setiap switch merepresentasikan logika ‘1’ ketika hidup (on)
dan logika ‘0’ ketika padam (off).
Sinyal clock keluaran dari modul IP sel_16 adalah suatu multiplexer untuk
memilih clock untuk menggerakkan modul IP berikutnya. IP sel_16 memiliki fungsi
ganda, yakni digunakan untuk mengontrol frekuensi pengeluaran data sampel digital
dari sinyal sinusoidal dan sebagai output clock signal yang akan digunakan sebagai

107
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

clock sampling input pada modul DAC. Modul IP berikutnya adalah modul
DAC_10bit_IP. Modul ini memiliki 6 output, yaitu satu pin ‘dac_out’ yang
mengeluarkan data sampel sinyal sinusoidal digital dan 5 buah clock yang masing-
masing merupakan hasil pembagian sinyal clock untuk menggerakkan modul IP
DAC 10bit IP ini. Sinyal clock ini yang akan digunakan untuk input sinyal clock
sampling dari modul DAC.

Gambar 3 RTL Board FPGA ZYBO untuk Interface ke Board DAC

3.4 Perancangan H/W SoC untuk ADC


Secara garis besar, rancangan dari interface ADC ditunjukkan pada Gambar 4.
Alur kerja dari sistem tersebut adalah sebagai berikut: (1) Data 12-bit yang masuk
melalui kaki input diberi padding 20-bit bernilai ‘0’ sehingga menjadi data 32 bit; (2)
Data input 32-bit hasil sampling ADC tersebut akan dilakukan sampling kembali

108
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

menggunakan register; (3) Data output register disimpan terlebih dahulu didalam
double buffer yang mana buffer diimplementasikan menggunakan First Input First
Output (FIFO). FIFO pada tahap pertama berfungsi sebagai read buffer, sedangkan
FIFO pada tahap kedua berfungsi sebagai write buffer; (4) Data keluaran FIFO
kemudian disimpan pada memori DMA Destination Address Register (DDR) melalui
Direct Memory Access (DMA). Status transaksi pengisian data pada memori (eror
dan transfer complete) kemudian diinformasikan melalui interrupt ke blok IP
ZYNQ7 Processing System. Pada diagram sistem yang ditunjukkan pada Gambar 4,
memori DDR merupakan bagian dari ZYNQ7 Processing System IP; dan (5) Data
pada memori DDR kemudian diakses melalui application software untuk di
tampilkan pada konsol Xilinx SDK.

Gambar 4 Blok Diagram H/W SoC untuk Interface ADC

3.5 Perancangan S/W SoC untuk ADC


Pada S/W SoC, dilakukan pengaturan interrupt dan alokasi Buffer Descriptor
(BD). Interrupt digunakan untuk memberikan informasi pada processing system
apabila terjadi eror atau transaksi pengiriman data sudah selesai. BD berfungsi untuk
memecah data yang diterima menjadi beberapa data packet untuk dialokasikan ke-
region alamat yang berbeda pada memori.
BD memiliki struktur data berupa linked list, sehingga BD berbentuk ring yang
akan berhenti memproses ketika kondisi berikut: (BD terakhir = BD yang
dispesifikasikan pada register Tail Ptr pada hardware). BD terakhir tersebut

109
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

kemudian akan me-link ke alamat BD pertama. BD digunakan secara bergantian oleh


hardware dan software.
Pada tingkat software, proses yang dilakukan berupa buffer setup, alokasi buffer,
flag check dan buffer de-allocation. Sedangkan pada hardware, BD yang sudah
diproses pada software, digunakan untuk menyangga (buffering) data yang masuk.
Adapun skema transaksi BD antara software dan hardware diilustrasikan pada
Gambar 5.

Gambar 5 Transaksi BD antara S/W SoC dan H/W SoC

Diagram alir program utama (main application software) yang dirancang


diperlihatkan pada Gambar 6, sedangkan diagram alir dari masing-masing blok pada
main program (selain inisialisasi DMA) diperlihatkan pada Gambar 7(a) untuk
pengaturan penerima dan Gambar 7(b) untuk pengaturan interrupt. Pada
implementasinya, fungsi ini memanggil fungsi lainnya, yaitu Rx Interrupt Handler
yang diperlihatkan pada Gambar 8(a) yang juga memanggil fungsi Rx Callback yang
diperlihatkan pada Gambar 8(b). Gambar 9 merupakan flowchart untuk fungsi check
data.

Gambar 6 Flowchart dari Main Function

110
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

(a) (b)
Gambar 7 Flowchart dari fungsi: (a) Rx Setup; (b) Interrupt Setup

(a) (b)
Gambar 8 Flowchart dari fungsi: (a) RxInterruptHandler; (b) RxCallback

Gambar 9 Flowchart dari fungsi check data

111
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

3.6 Prosedur Evaluasi


Unjuk kerja dari modul DAC dan ADC dilakukan secara terpisah atau stand
alone, Gambar 10(a) merupakan setup untuk pengujian performansi DSP transmitter
dan Gambar 10(b) untuk DSP receiver.

(a)

(b)
Gambar 10 Setup Pengujian Fungsionalitas: (a) DSP transmitter; (b) DSP receiver

Pada blok DSP transmitter, mula-mula dataset pada PC sebagai data input dan
diproses oleh ZYBO untuk mengeluarkan representasi biner 10-bit dari sampel data.
Board DAC akan mengkonversi menjadi sinyal analog. Unjuk kerja DSP transmitter
didemonstrasikan secara fungsional yang mencakup tiga hal, yakni: (1)
pembangkitan macam-macam bentuk sinyal output dari modul DAC; (2) observasi
tentang pengaruh pengubahan clock data dan sampling clock terhadap frekuensi
output dalam bentuk sinyal sinusoida seperti yang dinyatakan pada Subbab 3.3; dan
(3) pembangkitan sinyal random dari MATLAB®.
Pengujian fungsional sistem DSP receiver dilakukan dengan memberikan sinyal
sinusoida dari signal generator (GW-INSTEK GFG-8255A) dan pada output ADC
dihubungkan ke PC untuk diplot pada MATLAB dan Microsoft Excell mengenai

112
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

data-data yang telah dibacanya. Terdapat lima skenario uji, yaitu dengan data input
menggunakan (1) Look-up Table dari Sine Wave 16-bit tanpa two’s complement
decoder; (2) Look Up Table dari Sine Wave 16-bit dengan two’s complement
decoder; (3) Sampling clock pada register sama dengan sampling clock ADC; (4)
Sampling clock pada register lebih besar dari sampling clock ADC; dan (5) sinyal
input yang diberi DC-offset hingga amplitudo dari sinyal input melebihi tegangan
referensi ADC, dalam hal ini Vref maksimum dari ADC AQLite adalah 3,3 VDC.

4. HASIL DAN PEMBAHASAN


4.1 Pengujian DAC
Sebagaimana telah dipaparkan pada Subbab 3.6, unjuk kerja fungsional dari
modul DSP transmitter ditunjukkan pada Gambar 11. Dapat diamati bahwa modul
DAC dapat membangkitkan beberapa bentuk sinyal sebagai input untuk LED driver
dengan amplitudo maksimum dari -1 Vpp sampai 1 Vpp atau 2 Vpp.

(a) (b)

(c) (d)
Gambar 11 Sinyal output dari Modul DAC THS561EVM pada Osiloskop RIGOL
DS4032: (a) Gigi Gergaji; (b) Segitiga; (c) Kotak Tidak Sempurna; dan (d)
Sinusoidal.
Tabel 1 merupakan data hasil dari pengaruh pengubahan clock data sampel
sinyal digital dan sampling clock modul DAC terhadap frekuensi output yang
dihasilkan oleh modul DAC. Data ini dapat dijadikan referensi ketika blok digital

113
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

diintegrasikan dengan blok analog dalam sistem VLC. Ketika modul AFE hanya
mampu memproses sinyal sinusoidal maksimum 25 kHz, maka konfigurasi clock
data harus 25 MHz dan sampling clock sebesar 12,5 MHz. Nilai frekuensi output
yang dibangkitkan oleh modul DAC linier terhadap clock data dan sampling clock.

Tabel 1 Konfigurasi Clock Data Sampel Digital dan Sampling Clock DAC untuk
Frekuensi Sinyal Analog yang Dihasilkan

Clock Data Sampling Clock pada DAC Frekuensi Sinyal Sinus


50 MHz 25 MHz 1 MHz
25 MHz 12,5 MHz 500 kHz
12,5 MHz 6,25 MHz 250 kHz
6,25 MHz 3,125 MHz 125 kHz
3,125 MHz 1,5 MHz 62,5 kHz
1,5 MHz 750 kHz 31,25 kHz
750 kHz 375 kHz 15 kHz
375 kHz 187,5 kHz 7,5 kHz
187,5 kHz 93,5 kHz 3,75 kHz
93,5 kHz 46,75 kHz 1,8 kHz
46,75 kHz 23 kHz 900 Hz
23 kHz 11,5 kHz 450 Hz
11,5 kHz 5,75 kHz 225 Hz
5,75 kHz 2,87 kHz 112,5 Hz
2,87 kHz 1,43 kHz 56 Hz
1,43 kHz 0,7 kHz 28 Hz

Source code untuk pembangkitan sinyal random menggunakan MATLAB


t = [ 0 : 1 : 200 ]; % Time Samples f1 =
500; % Input Signal Frequency 1 f2 =
800; % Input Signal Frequency 2 fs =
50000; % Sampling Frequency

x = round((((sin(2*pi*f1/fs*t) +
sin(2*pi*f2/fs*t))+1.9857)/3.8622)*1023); % Generate Sine
Wave

hold on;

plot(t*1/fs*1000,x); % Plot Sine Wave G =


dec2bin(x,10); %convert to binary

114
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

Gambar 12(a) adalah sinyal random yang disimulasikan menggunakan


MATLAB, sedangkan Gambar(b) merupakan output dari modul DAC yang sesuai
dengan hasil simulasi. Pengujian ini bertujuan untuk mengetahui performa modul
DAC dalam mengkondisikan multilevel amplitude seperti karakteristik sinyal
OFDM. Berdasarkan hasil pengujian, dapat disimpulkan bahwa unjuk kerja DAC
sesuai dengan ekspektasi.

(a) (b)
Gambar 12 (a) Simulasi Sinyal Random Menggunakan MATLAB; (b) Sinyal Output
dari Modul DAC dengan Amplitude 0,8 Vpp

4.2 Pengujian ADC


Pengujian mengacu pada setup eksperimen yang telah direncanakan pada
Subbab 3.6 yang mana terdapat lima skenario. Gambar 13 merupakan hasil pengujian
skenario pertama, yakni memberikan sinyal input sinusoidal 16-bit tanpa two’s
complement decoder, sumbu y merupakan nilai bit dalam desimal sedangkan sumbu
x merupakan banyaknya sampel. Pada pengujian ini terlihat bahwa efek dari bit
overflow membuat sinyal yang terbaca seperti pada Gambar 13. Sinyal yang menjadi
input memiliki ukuran 16-bit, oleh karena itu representasi integer dari amplitudo
sinyal adalah 65535. Pada saat sinyal ADC yang menjadi input, data yang masuk
adalah sebesar 12-bit dengan level maksimum representasi integer sebesar 212 =
4096. Kemudian, ketika 2’s complement decoder dimasukkan kedalam program
(skenario pengujian kedua), maka sinyal hasil bacaan program berbentuk sinusoidal

115
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

sesuai dengan sinyal input yang dimaksudkan seperti yang ditunjukkan pada Gambar
14.
Pada skenario ketiga, sistem diberi input sinyal sinusoidal yang berasal dari
signal generator yang kemudian dilakukan sampling oleh ADC (Finput) sebesar 10
MHz. Sinyal hasil sampling dari ADC kemudian dilakukan sampling kembali oleh
register (Fsampling) dengan frekuensi sampling sama dengan sampling ADC, yakni
10 MHz. Sinyal hasil bacaan ADC (Gambar 15) terlihat telah berbentuk sinusoidal.
Akan tetapi terdapat beberapa eror di beberapa titik sampling.

Gambar 13 Pengujian “sine 16-bit without 2’s complement decoder” dengan


Sampel Sebanyak 500

Gambar 14 Hasil pengujian sine 16-bit dengan complement decoder

116
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

Ketika sampling register lebih banyak daripada sampling ADC (Finput >
Fsampling), maka bentuk sinyal yang dibaca terlihat seperti pada Gambar 15
(skenario keempat). Hal ini dikarenakan untuk satu input bacaan ADC yang sama,
maka sinyal tersebut disampling beberapa kali yang dalam kasus ini sebesar 5 kali
(karena sampling register sama dengan 5 kali sampling ADC). Meskipun demikian,
tetap terdapat eror di beberapa titik sampling.

Gambar 15 Clock Sampling Sebesar 10 MHz yang Telah Diperbesar (zoom out)

Gambar 16 Clock sampling ADC 10 MHz dengan register 50 MHz (zoom out)

117
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

Pada software Vivado 2014.2, terdeteksi suatu anomali dimana sinyal keluaran
FCLK tidak dapat mengeluarkan nilai selain 50 MHz, meskipun pengaturan pada IP
ZYNQ7 Processing System sudah diatur sedemikian rupa untuk mengeluarkan nilai
selain 50 MHz. Hal ini dapat diatasi dengan menambahkan kembali clock divider
pada sinyal keluaran FCLK.
Pengujian pada skenario kelima adalah ketika sinyal input diberikan tegangan
DC-offset sehingga amplitudo sinyal input melebihi tegangan referensi dari modul
ADC (3,3 VDC). Pada pengujian, sinyal input diberi tegangan dengan level tegangan
dari -1 VDC sampai >3,3 VDC. Idealnya sinyal berada pada region positif dari
bacaan ADC, dengan ground berada di sekitar ~2100 bit level. Akan tetapi karena
pengaruh algoritma 2’s complement decoder, maka bentuk sinyal seperti terlihat pada
Gambar 17. Sinyal hanya akan berada di area positif ketika sinyal hasil keluaran
algoritma decoder 2’s complement dinegasikan atau diinversi.

Gambar 17 Pengaruh Inversi

4.3 Efek Pemakaian Filter Digital pada Sinyal Input


Untuk menghilangkan eror pada beberapa titik sampling, salah satu solusinya
adalah mereduksi noise sinyal tersebut. Eksperimen dimulai dari pengambilan
sampel dengan sinusoidal input yang sama dengan level tegangan dari -2,5 VDC
sampai dengan +2,5 VDC sebanyak 4 kali, kemudian dilihat komponen frekuensi

118
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

dari sinyal yang disampling. Dari hasil eksperimen yang dilakukan (Gambar 18),
dapat ditarik kesimpulan bahwa keempat sinyal menunjukkan respon frekuensi yang
sama. Terdapat noise pada sinyal yaitu beberapa titik noise di mana yang paling
signifikan adalah pada frekuensi 0 Hz sampai 0,5 Hz, sehingga diperlukan sebuah
filter digital.

Noise Noise

(a) (b)

Noise Noise

(c) (d)

Gambar 18 Grafik Frekuensi Terhadap Amplitudo

Pada eksperimen ini, dirancang Band Pass Filter (BPF) yang akan meredam
komponen pada frekuensi noise dominan dan melewatkan frekuensi informasi
dengan noise minimum. Perancangan dilakukan pada toolbox yang disediakan di

119
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

MATLAB seperti yang disajikan pada Gambar 19. Adapun spesifikasi desain filter
juga ditunjukkan pada Gambar 19 dengan 512 order.
Koefisien filter digital yang didapat kemudian dilakukan convolution dengan
sinyal input hasil sampling dengan menggunakan MATLAB. Sinyal input sebelum
dilakukan convolution ditunjukkan pada Gambar 20(a) yang dilakukan zoom out
sebesar 10 kali pada bagian titik eror. Sedangkan Gambar 20(b) merupakan sinyal
setelah dilakukan convolution dengan BPF yang telah didesain. Sinyal hasil
convolution menggunakan BPF memiliki redaman atau atenuasi yang terlalu besar
jika dibandingkan dengan sinyal input. Selain itu juga terdapat atenuasi yang tidak
seragam pada bagian awal dan akhir sinyal. Namun, hasil dari eksperimen ini
menyimpulkan bahwa sinyal eror dapat direduksi dengan baik sehingga dapat
dijadikan alternatif untuk noise filtering.

Gambar 19 GUI pada MATLAB untuk Mendesain Filter Digital

120
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

(a) (b)
Gambar 20 (a) Sinyal Input Sebelum Dilakukan Convolution dan Ditapis;
(b) Sinyal Output

5. KESIMPULAN
1. Desain, implementasi, dan evaluasi perangkat DSP untuk sistem VLC kecepatan
tinggi telah dilakukan dengan beberapa skenario. Pada DSP transmitter, modul
DAC dapat menghasilkan kinerja yang baik dalam membangkitkan beberapa
bentuk sinyal dan dapat divariasikan frekuensi keluarannya melalui pengaturan
Fsampling dan Finput. Pada DSP receiver, dengan berbagai skenario uji coba
dapat disimpulkan bahwa modul ADC mampu mengolah sinyal input dalam
bentuk analog menjadi sinyal digital dengan baik ketika pengaturan Fsampling >
5 kali Finput. Algoritma Two’s (2’s) complement digunakan ketika sinyal input
modul ADC terdapat komponen negatif (-V) Pada perancangan tahap
berikutnya, akan diintegrasikan modul DSP transmitter dan DSP receiver
sehingga sinyal input modul ADC diperoleh dari modul DAC dan selanjunya
dihubungkan dengan blok analog.
2. Eksperimen tentang pengaruh filter digital untuk mengkompensasi noise sinyal
input pada beberapa titik sampel telah dilakukan dan membuktikan bahwa noise
dapat direduksi dengan baik. Namun redaman sinyal sangat besar, sehingga
diperlukan desain BPF yang sesuai agar didapat respon frekuensi dengan
atenuasi yang sesuai untuk komponen frekuensi dominan. Improvisasi BPF

121
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

tersebut akan diimplementasikan menjadi sebuah IP pada H/W SoC untuk sistem
VLC kecepatan tinggi.

UCAPAN TERIMA KASIH


Penelitian ini dibiayai oleh dana Hibah Penelitian dari KEMRISTEKDIKTI
melalui skema Kerjasama Luar Negeri (KLN) kolaborasi dengan Pukyong National
University-Korea Selatan, judul proyek penelitian “Machine to machine
communication (M2M) based on visible light communication (VLC)” (No. Kontrak:
009/SP2H/LT/DRPM/IV/2017). Kelanjutan penelitian ini dapat diakses di [33-35].

DAFTAR PUSTAKA
[1] R. Hou, Y. Chen, J. Wu, dan H. Zhang. “A Brief Survey of Optical Wireless
Communication,” dalam Proc. of the 13th Australasian Symp. on Parallel
and Distributed Computing (AusPDC 2015), Januari 2015, hlm. 41-50.
[2] S. Wu, H. Wang, dan C-H. Youn. “Visible Light Communications for 5G
Wireless Networking Systems: from Fixed to Mobile Communications.”
IEEE Network, hlm. 41-45, Desember 2014.
[3] G.C. García, I.L. Ruiz dan M. Ángel. “State of the Art, Trends and Future of
Bluetooth Low Energy, Near Field Communication and Visible Light
Communication in the Development of Smart Cities.” MDPI Sensors J., Vol.
16, hlm. 1-38, 2016. DOI:10.3390/s16111968.
[4] S. Fuada. “Design and Implementation of Analog Front-End Transceiver
Module for Visible Light Communication System.” M.T. thesis, Dept. Elect.
Eng., School of Electrical Engineering and Informatics, Institut Teknologi
Bandung, Bandung, Indonesia, 2017.
[5] M. Ismail, M.Z. Shakir, K.A. Qaraqe dan E. Serpedin. “Radio Frequency and
Visible Light Communication Internetworking.” Green Heterogeneous
Wireless Networks, First Edition hlm.120, John Wiley&Sons Publisher, 2016.

122
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

[6] W. Rui, et. al. “Indoor Optical Wireless Communication System Utilizing
White LED Lights,” dalam Proc. of the 15th Asia-Pacific Conf. on
Communications (APCC), 2009, hlm. 617-621.
[7] H.D. Trung dan D.T. Tuan. “Designing of an Indoor Visible Light
Communication Transceiver for Data Transmission using White LED.”
Research and Development on Information & Communications Technology,
Volume E-3, No. 9 (13), hlm. 2-9, 2013.
[8] S. Fuada, A.P. Putra, Y. Aska, dan T. Adiono. “Trans-impedance Amplifier
(TIA) Design for Visible Light Communication (VLC) using Commercially
Available OP-AMP,” dalam Proc. of the 3rd Int. Conf. on Information Tech.
Computer, and Electrical Engineering (ICITACEE), Oktober 2016, hlm. 31-
35. DOI: 10.1109/ICITACEE.2016.7892405.
[9] T. Adiono, S. Fuada, dan S. Harimurti. “Bandwidth Budget Analysis for
Visible Light Communication Systems Utilizing Commercially Available
Components,” dalam Proc. of the 10th Int. Conf. on Electrical and
Electronics Engineering (ELECO) Desember 2017, hlm. 1375-1380.
[10] T. Adiono, Yulian Y. Aska, A.A. Purwita, S. Fuada, dan A.P. Putra.
“Modeling OFDM system with Viterbi Decoder Based Visible Light
Communication,” dalam Proc. of the Int. Conf. on Electronic, Information
and Communication (ICEIC), Phuket, Thailand, Januari 2017.
[11] T. Adiono, Y. Aska, S. Fuada, A.A. Purwita. “Design of an OFDM System
for VLC with a Viterbi Decoder.” IEIE Transactions on Smart Processing
and Computing (SPC), Vol. 6(6), hlm. 455-465, Desember 2017. DOI:
10.5573/IEIESPC.2017.6.6.455.
[12] A. Pradana, S. Fuada, dan T. Adiono. “Desain dan Implementasi Sistem
Visible Light Communication berbasis Pulse Width Modulation,”
Unpublished.

123
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

[13] T. Adiono, S. Fuada, dan A. Pradana. “Desain dan Realisasi Sistem


Komunikasi Cahaya Tampak untuk Streaming Teks berbasis PWM,” J.
Setrum, Vol.6(2), hlm. 270-279, Desember 2017.
[14] T. Adiono, A. Pradana, dan S. Fuada. “Rancang Bangun Komunikasi Cahaya
Tampak dengan Modulasi 2-PWM berbasis Mikrokontroller,” Unpublished.
[15] T. Adiono, A. Pradana, dan S. Fuada. “A Low-complexity of VLC System
using BPSK,” Int. J. of Recent Contrubutions from Engineering, Science & IT
(iJES), Vol.6(1), Februari 2018.
[16] T. Adiono, A. Pradana, dan S. Fuada. “Visible Light Communications
System using Quadrature Phase-Shift Keying,” Unpublished.
[17] S. Fuada, dan T. Adiono. “Rancang Bangun Layer Fisik Visible Light
Communication Pada Sistem Transmisi Audio.” J. INFOTEL, Vol. 9(3), hlm.
352-360, Agustus 2017. DOI: 10.20895/infotel.v9i3.288.
[18] S. Fuada, T. Adiono, A. P. Putra, dan Y. Aska. “A Low-cost Analog Front-
End (AFE) Transmitter Designs for OFDM Visible Light Communications,”
dalam Proc. of the IEEE Int. Symposium on Electronics and Smart Devices
(ISESD), Oktober 2016, hlm. 371-375. DOI: 10.1109/ISESD.2016.7886750.
[19] S. Fuada, T. Adiono, A.P. Putra, dan Y. Aska. “LED Driver Design for
Indoor Lighting and Low-rate Data Transmission Purpose.” Optik-Int. J. for
Light and Electron Optics, 2017, DOI: 10.1016/j.ijleo.2017. 11.180.
[20] S. Fuada, A.P. Putra, Y. Aska dan T. Adiono. “A First Approach to Design
Mobility Function and Noise Filter in VLC System Utilizing Low-cost
Analog Circuits.” Int. J. of Recent Contributions from Engineering, Science,
and IT (iJES), Vol. 5(2), hlm. 14 – 30, 2017. DOI: 10.3991/ijes.v5i2.6700.
[21] C. Ezhilazhagan, A.R. Burhanuddin, dan F. Charles. “Automatic Product
Detection and Smart Billing for Shopping using Li-Fi.” dalam Proc. of the
IEEE Int. Conf. on Recent Trends in Electronics Information Comm. Tech.,
Januari 2017, hlm. 1723- 1726.

124
Syifaul Fuada dkk. “Perangkat Digital Signal Processing …”

[22] W. A. Cahyadi, et. al. “Patient monitoring using visible light uplink data
transmission,” dalam Proc. of 2015 Int. Symp. on Intelligent Signal
Processing and Communication Systems (ISPACS), November 2015, hlm.
431–434.
[23] R. Boubezari et. al. “Novel Detection Technique for Smartphone to
Smartphone Visible Light Communications,” dalam Proc. of the 2016 10th
Int. Symp. on Communication Systems, Networks and Digital Signal
Processing (CSNDSP), September 2016.
[24] S. Fuada, A.P. Putra, dan T. Adiono. “Analysis of Received Power
Characteristics of Commercial Photodiodes in Indoor LoS Channel Visible
Light Communication.” Int. J. of Advanced Computer Science and
Applications (IJACSA), Vol. 8(7), hlm. 164-172, Juli 2017. DOI:
10.14569/IJACSA.2017.080722.
[25] S. Fuada, A.P. Putra, Y. Aska, dan T. Adiono. “Trans-impedance Amplifier
(TIA) Design for Visible Light Communication (VLC) using Commercially
Available OP-AMP,” dalam Proc. of the 3rd Int. Conf. on Information Tech.
Computer, and Electrical Engineering (ICITACEE), Oktober 2016, hlm. 31-
35. DOI: 10.1109/ICITACEE.2016.7892405.
[26] T. Adiono dan S. Fuada. “Investigation of Optical Interference Noise
Characteristics in Visible Light Communication System,” dalam Proc. of the
2017 Int. Symp. on Nonlinear Theory and Its Applications (NOLTA),
Desember 2017, hlm. 612-615.
[27] T. Adiono dan S. Fuada. “Optical Interference Noise Filtering over Visible
Light Communication System Utilizing Analog High-Pass Filter Circuit,”
dalam Proc. of the 2017 Int. Symp. on Nonlinear Theory and Its Applications
(NOLTA), Desember 2017, hlm. 616-619.

125
JETri, Vol. 15, No. 2, Februari 2018, P-ISSN 1412-0372, E-ISSN 2541-089X

[28] T. Adiono, S. Fuada dan R.A. Saputro. “Automatic Gain Control Circuit for
Mobility Visible Light Communication System using LM13700,” dalam
Proc. of IEEE Int. Symposium on Electronics and Smart Devices (2017),
Yogyakarta, Indonesia, Oktober 2017.
[29] T. Adiono, A. Pradana, dan S. Fuada. “Employing LM13700 as AGC for
Mobile Visible Light Communication System” Unpublished.
[30] A. P. Putra, S. Fuada, Y. Aska, dan T. Adiono. “System-on-Chip Architecture
for High-Speed Data Acquisition in Visible Light Communication System,”
dalam Proc. of the IEEE Int. Symposium on Electronics and Smart Devices
(ISESD), Maret 2017, hlm. 63-67. DOI: 10.1109/ISESD.2016.7886693.
[31] Datasheet THS5651 10-BIT, 100 MSPS, CommsDAC Digital-to- Analog
Converters.
[32] User Guide THS56X1EVM for the THS5641A/51A/61A/71A 8-, 10-,12-,
AND 14-Bit CommsDAC™ Digital-to-Analog Converters.
[33] T. Adiono, S. Fuada, R.A. Saputro, dan M. Luthfi “Internet Access over
Visible Light,” Unpublished.
[34] T. Adiono, S. Fuada, dan R.A. Saputro. “Rapid Development of System-on-
Chip (SoC) for Network-Enabled Visible Light Communications,” Int. J. of
Recent Contrubutions from Engineering, Science & IT (iJES), Vol.6(1),
Februari 2018.
[35] T. Adiono. S. Fuada, M. Luthfi, dan R.A. Saputro. “MAC Layer Design for
Network-Enabled Visible Light Communication Systems Compliant with
IEEE 802.15.7,” EAI Endorsed Transactions on Energy Web and Information
Technology, Vol.4(14), 2017. DOI: 10.4108/eai.4-10-2017.153163.

126

View publication stats