DISEÑO DE SISTEMAS DIGITALES

DEBER 1

15 DE JULIO DE 2019
CESAR TOALA CHANCAY
Arquitectura de Hardware 1 Computador

CLOCK USB-Blaster JTAG-UART DE10

Standard

FPGA HPS
ON CHIP
Procesador Procesador SYSTEM ID MEMORY
NIOS II NIOS II

AVALON SWITCH FABRIC

Interval SDRAM VGA Ethernet GPIO USB MicroSD

TIMER Controller Controller Controller Controller Controller Controller

MicroSD 2 GB
SDRAM Puerto VGA
* PWM motor 1 HUB USB Fat 16
Puerto Ethernet * PWM motor 2
512 MB ( 16 bits) * PWM motor 3
* PWM motor 4
* PWM motor 5
* Cámara 1
* PWM motor 6
* PWM motor 7 * Cámara 2
Monitor * PWM motor 8 * Cámara 3
* Sensores de etapa * Cámara 4
Arquitectura de Hardware 2 Computador

OCM Programmable Logic

INTERCONNECTEC to Memory
CLOCK 256K SRAM Interconnect ZEDBOARD

PROCESSING SYSTEM APU

CORTEX A9
ARTIX-7 ARTIX-7
FPGA FPGA

CENTRAL INTERCONNECT

Interval MEMORY MIO

TIMER INTERFACES

VGA Ethernet GPIO USB MicroSD

Controller Controller Controller Controller Controller

DDR3L 2GB Puerto VGA

* PWM motor 1 HUB USB MicroSD 2 GB
Puerto Ethernet * PWM motor 2
SDRAM 256K Fat 16
( 16 bits) * PWM motor 3
* PWM motor 4
* PWM motor 5
* Cámara 1
* PWM motor 6
* PWM motor 7 * Cámara 2
Monitor * PWM motor 8 * Cámara 3
* Sensores de etapa * Cámara 4
Descripción de bloques:
NIOS II

El procesador Nios ® II, el procesador más versátil del mundo, según Gartner Research, es el
procesador blando más utilizado en la industria de FPGA. El procesador Nios II brinda una
flexibilidad sin precedentes para sus necesidades de procesamiento de aplicaciones sensibles a
los costos, en tiempo real, críticas para la seguridad (DO-254) y ASIC. El procesador Nios II es
compatible con todas las familias Intel® FPGA y SoC.

SYSTEM ID

La arquitectura de Nios II describe una arquitectura de conjunto de instrucciones (ISA). El ISA a

su vez necesita un conjunto de unidades funcionales que implementen las instrucciones.

SDRAM

El núcleo del controlador SDRAM con Avalon® interfaz proporciona un Avalon Memory-Mapped
(Avalon-MM) interfaz para SDRAM fuera de chip. El controlador SDRAM permite a los
diseñadores crear sistemas personalizados en un Altera® dispositivo que se conecta fácilmente
a los chips SDRAM.

JTAG UART

El núcleo JTAG UART con Avalon® interfaz implementa un método para comunicar caracteres en
serie transmisiones entre una PC host y un sistema Qsys en un Altera® FPGA. En muchos diseños,
el JTAG UART Core elimina la necesidad de una conexión serial RS-232 separada a una PC host
para E / S de caracteres. El núcleo proporciona una interfaz Avalon que oculta las complejidades
de la interfaz JTAG del software integrado programadores. Periféricos principales (como un
Nios® II procesador) se comunican con el núcleo leyendo y escribir control y registros de datos.

INTERVAL TIMER

El núcleo Interval Timer con interfaz Avalon® es un temporizador de intervalo para sistemas de
procesador basados en Avalon®, como un sistema de procesador Nios® II. El núcleo proporciona
las siguientes características:

 Contadores de 32 bits y 64 bits.

 Controles para iniciar, detener y restablecer el temporizador.
 Dos modos de conteo: cuenta regresiva una vez y cuenta regresiva continua.
 Registro del período de cuenta regresiva.
 Opción para habilitar o deshabilitar la solicitud de interrupción (IRQ) cuando el
temporizador llega a cero.
 Función de temporizador de vigilancia opcional que restablece el sistema si el
cronómetro llega a cero.

GPIO

El núcleo Intel® FPGA GPIO IP admite las funciones de E / S de propósito general (GPIO) y
componentes. Puede usar GPIO en aplicaciones generales que no son específicas de
transceptores, interfaces de memoria o LVDS.

El núcleo Intel FPGA GPIO IP está disponible para Intel Arria® 10 e Intel Cyclone® 10 GX
VGA

VGA Core controla las señales requeridas por el convertidor de digital a analógico (DAC) VGA en
Altera Tarjetas DE2 / DE1, que a su vez emiten señales a un monitor compatible con VGA. El VGA
Core soporta tantos pixeles como entradas de caracteres. Simplifica enormemente la
comunicación con el VGA DAC.

VGA Core genera las señales de temporización requeridas para la pantalla VGA, incluyendo
horizontal y señales de sincronización vertical. La información de temporización generada por el
núcleo VGA produce una resolución de pantalla de 640 × 480 píxeles a una velocidad de
actualización de 60 fotogramas por segundo. Para generar la información de temporización
correctamente, se debe proporcionar un reloj de 25 MHz al pin VGA_CLK en la placa.

Internamente, el núcleo VGA debe funcionar a 50 MHz, que es la configuración predeterminada

en SOPC Builder

AVALON SWITCH FABRIC

Nios II usa Avalon Switch Fabric como interfaz para sus periféricos integrados.

Comparado con un bus tradicional en un sistema basado en procesador, que permite que solo
un maestro de bus acceda al bus a la vez, Avalon Switch Fabric, utiliza un esquema de arbitraje
del lado del esclavo, permite que varios maestros operen simultáneamente.

ON CHIP MEMORY

El núcleo de memoria FIFO en el chip es un componente configurable utilizado para almacenar

datos y proporcionar control de flujo en un sistema SOPC Builder. El FIFO puede operar con un
solo reloj o con relojes separados para los puertos de entrada y salida.

El FIFO en chip. El núcleo de memoria no es compatible con ráfaga de lectura o escritura.

USB CONTROLLER

El HPS proporciona dos controladores USB 2.0 de alta velocidad en movimiento (OTG) de
Synopsys DesignWare. los
Las señales del controlador USB no se pueden enrutar al FPGA como las de otros periféricos;
en cambio son enrutado a la E / S dedicada.
Cada uno de los controladores USB ofrece las siguientes características:
• Cumple con las siguientes especificaciones:
• USB OTG Revisión 1.3
• USB OTG Revisión 2.0
• Suplemento de host integrado a la especificación USB Revision 2.0
• Admite modos de operación configurables por software entre OTG 1.3 y OTG 2.0
• Soporta todas las velocidades de USB 2.0:
• Alta velocidad (HS, 480-Mbps)
• Velocidad máxima (FS, 12-Mbps)
• Baja velocidad (LS, 1.5-Mbps)

MicroSD Card Socket

La placa es compatible con la interfaz de la tarjeta Micro SD con x4 líneas de datos. No solo sirve
como un almacenamiento externo para el HPS, pero también una opción de arranque alternativa
para la placa DE10-Standard.
ETHERNET CONTROLLER

Los dos EMAC se basan en Synopsys DesignWare 3504-0 Universal 10/100/1000 Ethernet MAC
y ofrece las siguientes características:
• Soporta 10, 100 y 1000 Mbps estándar
• Controlador DMA integrado
• Admite las interfaces PHY mediante los pines de E / S de HPS:
• Interfaz independiente de medios de gigabit reducido (RGMII)
• Admite las interfaces PHY utilizando la lógica del adaptador para enrutar señales a
los pines de E / S FPGA:
• Interfaz independiente de medios (MII)
• Interfaz independiente de medios Gigabit (GMII)
• Interfaz independiente de medios de gigabit reducido (RGMII)
• Interfaz independiente de medios gigabit serie (SGMII) admitida a través del tejido
GMII a FPGA con lógica de conversión externa adicional

Resumen:
Para la realización del proyecto, es necesario tener en cuenta que será necesario el uso de dos
microprocesadores, además de una unidad de Hard Processor, la cual nos permita la adquisición
de imagen HD de las cuatro cámaras, mediante la interfaz de USB, que soporte la transferencia
de datos. Las unidades de FPGA serán las encargadas de poseer un modulo PID lógico, que
permita el control de cada motor y mediante una salida de PWM controlar la velocidad y error
de retroalimentación. Que posteriormente un circuito de control de fuerza gobernará el motor.
El monitoreo de numero de botellas producidas será mediante reconocimiento visual, para el
cual solo bastará un bloque lógico de reconocimiento visual en tiempo real, este requerimiento
se logrará mediante la ayuda de una de las cámaras de la etapa de producción.

El uso de energía y tiempo de encendido de las maquinas, será llevado a cabo mediante bloques
lógicos, ya que mediante el control de PWM, se podrá calcular el tiempo de encendido de cada
motor, así como el consumo de energía a plena carga. A diferencia de la temperatura se
utilizarán sensores de temperatura que cense la FPGA mediante GPIO, para evitar el aumento
excesivo de temperatura por trabajo. Cabe recalcar que todos los datos que ingresen a la tarjeta
serán guardados en una base de datos en nube, los cuales serán enviados mediante Ethernet a
la nube para posterior almacenamiento en el servidor de la empresa.

La memoria SDRam a utilizar será de 512MB que permita el fácil almacenamiento temporal de
los datos e imágenes para el enviO mediante ethernet. La frecuencia de Reloj del sistema será
de 50MHz mientras que, para la visualización de VGA, será de 25MHz, las memorias SDRam
100MHz, el soporte para USB será configurado en modo Full Speed a 12Mps y la transferencia
de ethernet configurada a 100 Mbps.
Presupuesto 1:

Presupuesto 1
Cantidad Producto Costo
1 Tarjeta de desarrollo DE-10 Standard 350
4 Cámara HD USB 480
8 Control de fuerza motor trifásico 1600
8 Sensores de temperatura 40
5 Monitores VGA 32" 1100
1 Creación e implementación del sistema 8000
Total 11570
Presupuesto 2:

Presupuesto 2
Cantidad Producto Costo
1 ZedBoard - Zynq SoC based, C-grade 475
4 Cámara HD USB 480
8 Control de fuerza motor trifásico 1600
8 Sensores de temperatura 40
5 Monitores VGA 32" 1100
1 Creación e implementación del sistema 8000
Total 11695

Bibliografía

[1] INTEL, «Cyclone V Hard Processor System,» San Jose, CA, 2018.

[2] Xilinq, «Zynq-7000 SoC Data Sheet: Overview,» 2018.