EleDigLabEleDig CDI

ELETRÔNICA DIGITAL E LABORATÓRIO
DE ELETRÔNICA DIGITAL
CURSOS DE GRADUAÇÃO – EAD
Eletrônica Digital e Laboratório de Eletrônica Digital – Prof. Moisés Fernando Vincenso
Meu nome é Paulo Barbosa de Mattos Junior. Sou graduado em Engenharia Elétrica e Telecomunica-
ções pelo Inatel, e possuo MBA em Gestão da Manutenção e Produção pelo IAT/Fatep. Tenho vivência acadê-
mica em cursos técnicos e de Graduação em Engenharia Elétrica, Mecatrônica, Mecânica e Produção. Além
disso, construí sólida trajetória profissional na área Industrial e Eletroeletrônica, em empresas multinacionais e
nacionais de grande porte do segmento alimentício, eletroeletrônico e de equipamentos industriais. Possuo,
também, ampla experiência em gestão da manutenção, formação de pessoas e certificações ISO 9001 e ISO
14001. Coordenei o Pilar de Manutenção Planejada ao Prêmio Categoria A em TPM pelo JIPM – Japan Institute
of Plant Maintenance– em 2008. Tenho experiência na elaboração de planejamento estratégico com foco em
resultados, garantindo o cumprimento do budget e dos indicadores de desempenho da manutenção. Será um
grande prazer compartilhar informações e participar da sua formação.
E-mail: paulojunior@claretiano.edu.br
Paulo Barbosa de Mattos Junior
ELETRÔNICA DIGITAL E LABORATÓRIO

DE ELETRÔNICA DIGITAL
Batatais
Claretiano
2017
© Ação Educacional Claretiana, 2016 – Batatais (SP)
Trabalho realizado pelo Claretiano – Centro Universitário
Cursos: Graduação
Disciplina: Eletrônica Digital e Laboratório de Eletrônica Digital
Versão: fev./2017
(Original do Autor)
Reitor: Prof. Dr. Pe. Sérgio Ibanor Piva

Vice-Reitor: Prof. Ms. Pe. José Paulo Gatti
Pró-Reitor Administrativo: Pe. Luiz Claudemir Botteon
Pró-Reitor de Extensão e Ação Comunitária: Prof. Ms. Pe. José Paulo Gatti
Pró-Reitor Acadêmico: Prof. Ms. Luís Cláudio de Almeida
Coordenador Geral de EaD: Prof. Ms. Evandro Luís Ribeiro

Coordenador de Material Didático Mediacional: J. Alves
Corpo Técnico Editorial do Material Didático Mediacional
Preparação Revisão
Aline de Fátima Guedes Eduardo Henrique Marinheiro
Camila Maria Nardi Matos Filipi Andrade de Deus Silveira
Carolina de Andrade Baviera Rafael Antonio Morotti
Cátia Aparecida Ribeiro Rodrigo Ferreira Daverni
Dandara Louise Vieira Matavelli Talita Cristina Bartolomeu
Elaine Aparecida de Lima Moraes Vanessa Vergani Machado
Josiane Marchiori Martins
Projeto gráfico, diagramação e capa
Lidiane Maria Magalini
Bruno do Carmo Bulgarelli
Luciana A. Mani Adami
Joice Cristina Micai
Luciana dos Santos Sançana de Melo
Lúcia Maria de Sousa Ferrão
Patrícia Alves Veronez Montera
Luis Antônio Guimarães Toloi
Raquel Baptista Meneses Frata
Raphael Fantacini de Oliveira
Simone Rodrigues de Oliveira
Tamires Botta Murakami
Videoaula
Marilene Baviera
Renan de Omote Cardoso
Todos os direitos reservados. É proibida a reprodução, a transmissão total ou parcial por qualquer forma e/ou qualquer meio (eletrônico ou mecânico, incluindo fotocópia,
gravação e distribuição na web), ou o arquivamento em qualquer sistema de banco de dados sem a permissão por escrito do autor e da Ação Educacional Claretiana.
Claretiano - Centro Universitário

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Batatais/SP – CEP 14.300-000
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Fone: (16) 3660-1777 – Fax: (16) 3660-1780 – 0800 941 0006
www.claretianobt.com.br
SUMÁRIO
CONTEÚDO INTRODUTÓRIO
1. INTRODUÇÃO ........................................................................................................................................................ 10
2. GLOSSÁRIO DE CONCEITOS ................................................................................................................................... 11
4. REFERÊNCIAS BIBLIOGRÁFICAS ............................................................................................................................. 15
UNIDADE 1 - SISTEMAS DE NUMERAÇÃO, CÓDIGOS E CIRCUITOS LÓGICOS

1. INTRODUÇÃO ........................................................................................................................................................ 18
2. CONTEÚDO BÁSICO DE REFERÊNCIA .................................................................................................................... 18
2. 1. CONVERSÃO DE BINÁRIO PARA DECIMAL .................................................................................................... 18
2. 2. CONVERSÃO DE DECIMAL PARA BINÁRIO .................................................................................................... 19
2. 3. SISTEMA DE NUMERAÇÃO HEXADECIMAL. .................................................................................................. 21
2. 4. CÓDIGO BCD (DECIMAL CODIFICADO EM BINÁRIO) .................................................................................... 23
2. 5. CÓDIGO GRAY .............................................................................................................................................. 24
2. 6. BYTES, NIBBLES E PALAVRAS ........................................................................................................................ 25
2. 7. CÓDIGO ALFANUMÉRICO ............................................................................................................................. 26
2. 8. CONSTANTES E VARIÁVEIS BOOLEANAS ...................................................................................................... 26
2.9. TABELA-VERDADE ......................................................................................................................................... 27
2. 10. OPERAÇÃO OR (OU) E A PORTA OR ............................................................................................................ 27
2. 11. OPERAÇÃO AND (E) E A PORTA AND .......................................................................................................... 30
2.12. OPERAÇÃO NOT (NÃO) OU INVERSOR. ....................................................................................................... 32
2. 13. IMPLEMENTADO CIRCUITOS A PARTIR DE EXPRESSÕES BOOLEANAS ....................................................... 33
2. 14. PORTAS NOR E PORTAS NAND ................................................................................................................... 34
2. 15. TEOREMAS BOOLEANOS ............................................................................................................................ 38
2.16. TEOREMAS DE DE MORGAN ....................................................................................................................... 40
2. 17. UNIVERSALIDADE DAS PORTAS NAND E NOR ............................................................................................ 41
2. 18. SIMBOLOGIA ALTERNATIVA PARA PORTAS LÓGICAS ................................................................................. 41
3. CONTEÚDO DIGITAL INTEGRADOR. ...................................................................................................................... 43
3. 2. PORTAS NOR E PORTAS NAND ..................................................................................................................... 43
4. QUESTÕES AUTOAVALIATIVAS ............................................................................................................................. 43
5. CONSIDERAÇÕES ................................................................................................................................................... 47
6. E-REFERÊNCIAS ..................................................................................................................................................... 47
UNIDADE 2 - CIRCUITOS LÓGICOS COMBINACIONAIS

1. INTRODUÇÃO ........................................................................................................................................................ 49
2. 1. FORMA DE SOMA DE PRODUTOS................................................................................................................. 49
2.2. SIMPLIFICAÇÃO DE CIRCUITOS LÓGICOS ...................................................................................................... 49
2. 3. SIMPLIFICAÇÃO ALGÉBRICA ......................................................................................................................... 50
2. 4. PROJETANDO CIRCUITOS LÓGICOS COMBINACIONAIS ................................................................................ 52
2. 5. MÉTODO DO MAPA DE KARNAUGH ............................................................................................................. 55
2. 6. CIRCUITOS EXCLUSIVE-OR E EXCLUSIVE-NOR .............................................................................................. 64
2. 7. CIRCUITOS PARA HABILITAR/DESABILITAR .................................................................................................. 67
2. 8. CARACTERÍSTICAS BÁSICAS DOS CIS DIGITAIS .............................................................................................. 68
3. CONTEÚDO DIGITAL INTEGRADOR ....................................................................................................................... 72
3. 1. MAPA DE KARNAUGH .................................................................................................................................. 72
3. 2. CIRCUITOS EXCLUSIVE-OR E EXCLUSIVE-NOR .............................................................................................. 73
4. QUESTÕES AUTOAVALIATIVAS ............................................................................................................................. 73
5. CONSIDERAÇÕES ................................................................................................................................................... 75
6. E-REFERÊNCIAS ..................................................................................................................................................... 75
UNIDADE 3 - FLIP-FLOPS, REGISTRADORES E CONTADORES
1. INTRODUÇÃO ........................................................................................................................................................ 78
2. 1. LATCH COM PORTAS NAND.......................................................................................................................... 78
2.2. SINAIS DE CLOCK E FLIP-FLOPS COM CLOCK ................................................................................................. 84
2. 3. ENTRADAS ASSÍNCRONAS ............................................................................................................................ 93
2.4. SINCRONIZAÇÃO DE FLIP-FLOPS ................................................................................................................... 94
2.5. ARMAZENAMENTO E TRANSFERÊNCIA DE DADOS ....................................................................................... 96
2.6. TRANSFERÊNCIA SERIAL DE DADOS: REGISTRADORES DE DESLOCAMENTO ................................................ 98
2.7. DIVISÃO DE FREQUENCIA E CONTAGEM ..................................................................................................... 101
2.8. DISPOSITIVOS SCHMITT-TRIGGER ............................................................................................................... 103
2.9. MULTIVIBRADOR MONOESTÁVEL ............................................................................................................... 104
2.10. CONTADORES ASSÍNCRONOS.................................................................................................................... 106
2.11. CONTADORES SÍNCRONOS (PARALELOS) .................................................................................................. 108
2.12. CONTADORES SÍNCRONOS DECRESCENTES E CRESCENTES/DECRESCENTES ............................................ 109
3. CONTEÚDO DIGITAL INTEGRADOR ................................................................................................................ 112
3.1. FLIP-FLOPS ................................................................................................................................................... 112
3.2. REGISTRADORES .......................................................................................................................................... 112
3.3. CONTADORES .............................................................................................................................................. 112
4. QUESTÕES AUTOAVALIATIVAS ........................................................................................................................... 113
5. CONSIDERAÇÕES ................................................................................................................................................. 116
6. E-REFERÊNCIAS ................................................................................................................................................... 116
7. REFERÊNCIAS BIBLIOGRÁFICAS ........................................................................................................................... 116
UNIDADE 4 - DISPOSITIVOS DE MEMÓRIA

1. INTRODUÇÃO ...................................................................................................................................................... 119
2. CONTEÚDO BÁSICO DE REFERÊNCIA .................................................................................................................. 119
2. 1. TERMINOLOGIA DE MEMÓRIAS ................................................................................................................. 119
2.2. PRINCÍPIOS DE OPERAÇÃO DA MEMÓRIA .................................................................................................. 121
2.3. CONEXÕES CPU-MEMÓRIA ......................................................................................................................... 124
2.4. MEMÓRIA APENAS DE LEITURA .................................................................................................................. 125
2.5. ARQUITETURA DA ROM .............................................................................................................................. 127
2.6. TEMPORIZAÇAO DA ROM ........................................................................................................................... 129
2.7. TIPOS DE ROMS ........................................................................................................................................... 130
2.9. APLICAÇÃO DAS ROMS ................................................................................................................................ 137
2.10. RAM SEMICONDUTORA ............................................................................................................................ 137
2.11. ARQUITETURA DA RAM ............................................................................................................................. 138
2.12. RAM ESTÁTICA (SRAM) ............................................................................................................................. 139
2.13. RAM DINÂMICA (DRAM) ........................................................................................................................... 144
3. CONTEÚDO DIGITAL INTEGRADOR ..................................................................................................................... 152
4. QUESTÕES AUTOAVALIATIVAS ........................................................................................................................... 153
5. CONSIDERAÇÕES ................................................................................................................................................. 155
6. REFERÊNCIAS BIBLIOGRÁFICAS ........................................................................................................................... 155
Conteúdo
Sistemas de numeração e códigos. Portas lógicas e suas operações. Circuitos lógicos combinacionais. Flip Flops e suas
aplicações. Contadores síncronos e assíncronos. Registradores de deslocamento. Dispositivos de memória e aplicações.
Bibliografia Básica
BOYLESTAD, R. L.; NASHELSLY, L. Dispositivos eletrônicos e teoria de circuitos. 6. ed. Rio de Janeiro: Prentice Hall do Brasil, 1996-1998.
MALVINO, A. P. Eletrônica digital: princípios e aplicações – Lógica Combinacional. São Paulo: McGraw-Hill, c1988. 2 v.
TOCCI, R. J. Sistemas digitais: princípios e aplicações. 5. ed. Rio de Janeiro: Prentice Hall do Brasil, 1994.
Bibliografia Complementar
BURIAN JR., Y.; LYRA, A. C. C. Circuitos elétricos. São Paulo: Prentice Hall, 2006.
IDOETA, I. V. Elementos de Eletrônica Digital. 13. ed São Paulo: Érica, 1988.
KAUFMAN, M. Eletrônica básica. São Paulo: McGraw-Hill do Brasil, 1984.
SEDRA, A. S.; SMITH, K. C. Microeletrônica. São Paulo: Pearson Prentice Hall, 2007.
TURNER, L. W. Eletrônica aplicada. São Paulo: Hemus, 2004.
© Eletrônica Digital e Laboratório de Eletrônica Digital | 8

É importante saber: ______________________________________________________________

Esta obra está dividida, para fins didáticos, em duas partes:
Conteúdo Básico de Referência (CBR): é o referencial teórico e prático que deverá ser assimilado para aquisição das
competências, habilidades e atitudes necessárias à prática profissional. Portanto, no CBR, estão condensados os princi-
pais conceitos, os princípios, os postulados, as teses, as regras, os procedimentos e o fundamento ontológico (o que é?) e
etiológico (qual sua origem?) referentes a um campo de saber.
Conteúdo Digital Integrador (CDI): são conteúdos preexistentes, previamente selecionados nas Bibliotecas Virtuais
Universitárias conveniadas ou disponibilizados em sites acadêmicos confiáveis. São chamados “Conteúdos Digitais Inte-
gradores” porque são imprescindíveis para o aprofundamento do Conteúdo Básico de Referência. Juntos, não apenas
privilegiam a convergência de mídias (vídeos complementares) e a leitura de "navegação" (hipertexto), como também
garantem a abrangência, a densidade e a profundidade dos temas estudados. Portanto, são conteúdos de estudo obriga-
tórios, para efeito de avaliação.
_______________________________________________________________________________

1. INTRODUÇÃO
Prezado aluno, seja bem-vindo!
Iniciaremos o estudo de Eletrônica Digital e Laboratório de Eletrônica Digital, por meio do qual
você obterá as informações necessárias para o embasamento teórico da sua futura profissão e para
as atividades que virão.
Iniciaremos pelos conceitos dos sistemas de numeração e códigos, em que veremos as conver-
sões entre os sistemas de numeração, códigos (BCD, Gray e alfanuméricos), bem como suas rela-
ções. Em seguida, trataremos dos circuitos lógicos combinacionais, começando pelas constantes e
variáveis booleanas, tabela-verdade, portas lógicas, teoremas, símbolos lógicos e projeto de circui-
tos lógicos combinacionais.
Em seguida, discutiremos Circuitos Flip Flops e suas aplicações para armazenamento, transfe-
rência, divisão e contagem. Em seguida, trataremos de circuitos contadores e registradores assín-
cronos e síncronos crescentes e decrescentes. Por último, estudaremos os dispositivos de memó-
rias, com suas terminologias, operações e conexões e os diferentes tipos de memórias e suas aplica-
ções.
Procurou-se elaborar um conteúdo de forma prática e aplicada, capaz de proporcionar fun-
damentos para o posicionamento técnico de um futuro engenheiro, cujo trabalho deverá levar em
consideração as muitas variáveis que interagem no contexto industrial. As grandezas estão descritas
ao longo do texto com suas abreviaturas utilizadas no SI (Sistema Métrico Internacional), que englo-
ba as sete unidades básicas de medidas: comprimento (m), massa (kg), tempo (s), corrente elétrica
(A), temperatura termodinâmica (K), intensidade luminosa (cd) e quantidade de matéria (mol), entre
outras.
Sistemas de numeração, códigos e circuitos lógicos

Na Unidade 1, iniciaremos formando uma base sólida de formação e conceitos com os siste-
mas de numeração, códigos com suas conversões, tabela-verdade, portas lógicas suas aplicações e
simbologias, além dos teoremas booleanos e de De Morgan.
Circuitos lógicos combinacionais

Na Unidade 2, apresentaremos os circuitos lógicos combinacionais, simplificação de circuitos,
mapa de Karnaugh, circuitos EXCLUSIVE (OR/NOR), circuitos para habilitar/desabilitar e dispositivos
lógicos programáveis.
Flip Flops, contadores e registradores

Na Unidade 3, apresentaremos os circuitos Flip Flops e dispositivos correlatos, utilizando pul-
sos digitais e clock. Veremos também etapas assíncronas e símbolos; temporizadores, armazena-
mento, transferência de dados e dispositivos disparadores Schmitt-trigger.
Além disso, trataremos de contadores e registradores assíncronos e síncronos, crescentes e
decrescentes, entradas/saídas paralela e serial e os registradores de deslocamento.

Dispositivos de memórias
Na Unidade 4, apresentamos os dispositivos de memórias, suas terminologias, estruturas e
princípios de operação, arquitetura e tecnologia das memórias e suas aplicações.
2. GLOSSÁRIO DE CONCEITOS
O Glossário de Conceitos, é uma consulta rápida, possibilita um bom domínio dos termos téc-
nico-científicos usados na área de conhecimento dos temas abordados.
1) Acionado: termo usado para descrever o estado de um sinal lógico; sinônimo de ativo.
2) Aquisição de dados: processo pelo qual um computador adquire dados analógicos
digitalizados.
3) ARCHITECTURE: palavra-chave em VHDL usada para iniciar uma seção de código que
define a operação de um bloco de circuito (ENTITY).
4) Autoteste ao energizar: programa armazenado na ROM que é executado pela CPU
durante a inicialização do sistema para testar a RAM e/ou porções da ROM no
computador.
5) Backplane: conexão elétrica comum a todos os segmentos de um LCD.
6) Barramento: conjunto de fios que transportam bits de informações relacionados.
7) Bit: dígito do sistema binário.
8) BIT: em VHDL, o tipo de objeto de dados que representa um único dígito binário (bit).
9) BIT_VECTOR: em VHDL, o tipo de objeto de dados representando uma matriz de bits.
10) Bit de paridade: bit que é adicionado a cada palavra de código, de modo que o número
total de 1s que está sendo transmitido seja sempre par (ou sempre ímpar).
11) Bit de sinal: bit que é adicionado à posição mais à esquerda do número binário, que
indica se o número representa uma quantidade negativa ou positiva.
12) Bit Mais Significativo (MSB): bit mais à esquerda (de maior peso) de um número
binário.
13) Bit Menos Significativo (LSB): bit mais à direita (de menor peso) de um número
binário.
14) Borda de descida: quando o sinal de clock passa de 1 para 0.
15) Borda de subida: quando o sinal de clock passa de 0 para 1.
16) Byte: grupo de oito bits.
17) Cache: um sistema de memória de alta velocidade que pode ser carregado a partir de
um sistema DRAM e acessado de forma rápida por uma CPU de alta velocidade.
18) CLEAR: entrada de um Latch ou Flip Flop utilizada para fazer Q = 0.
19) Clock: Sinal digital na forma de um trem de pulsos retangulares ou uma onda
quadrada.
20) CMOS (Complementary Metal Oxide Semiconductor): tecnologia de circuitos
integrados que utiliza o MOSFET como principal elemento dos circuitos. Essa família
lógica pertence à categoria de CI’s digitais unipolares.
21) Código alfanumérico: código que representa números, letras, sinais de pontuação e
caracteres especiais.

22) Código ASCII (American Standard Code for Information Interchange): código
alfanumérico de sete bits usado pela maioria dos fabricantes de computadores.
23) Código Decimal Codificado em Binário (Código BCD): código de quatro bits usado para
representar cada dígito de um número decimal pelo seu equivalente binário de quatro
bits.
24) Código Gray: código que nunca possui mais de um bit em mudança quando passa de
um estado para outro.
25) Compilador: programa que traduz um arquivo-texto escrito em uma linguagem de alto
nível em um arquivo binário que pode ser carregado em um dispositivo programável.
26) COMPONENT: uma palavra-chave em VHDL, usada no topo de um arquivo de projeto
para fornecer informações sobre um componente de biblioteca.
27) Decodificador: circuito digital que converte um código binário de entrada em uma
única saída decimal equivalente.
28) Demultiplexador (DEMUX): circuito lógico que, dependendo do estado de suas
entradas de seleção, direciona sua entrada de dados para diversas saídas de dados.
29) Dispositivo Lógico Programável (PLD): CI que contém um grande número de funções
lógicas interconectadas. O usuário pode programar o CI para uma função determinada,
por meio do rompimento seletivo das interconexões apropriadas.
30) EEPROM (PROM Apagável Eletricamente): ROM que pode ser programada, apagada e
reprogramada eletricamente.
31) Estado CLEAR: o estado Q = 0 de um Flip Flop.
32) Estado de RESET: o estado em Q = 0 em um Flip Flop.
33) Estado SET: estado de um Flip Flop no qual Q = 1.
34) Linguagem de Descrição de Hardware (HDL): método baseado em texto de descrição
de hardware digital que segue uma sintaxe rígida para representar objetos de dados e
estrutura de controle.
35) Mapa de Karnaugh (mapa K): forma bidimensional de uma tabela-verdade usada para
simplificar expressões na forma de soma de produtos.
36) Memória de Acesso Direto (RAM): memória na qual o tempo de acesso é o mesmo
para qualquer posição.
37) Memória First-In, First-Out (FIFO): memória semicondutora de acesso sequencial, na
qual dados são lidos na mesma ordem em que foram escritos.
38) Memória Flash: CI de memória não volátil com acesso rápido e que pode ser apagada
no próprio circuito, como as EEPROM, mas com densidades (capacidade de armazenar
bits em determinado espaço) mais altas e menor custo.
39) Memória não volátil: memória que mantém a informação armazenada sem a
necessidade de alimentação.
40) Memória volátil: memória que necessita de alimentação para manter a informação
armazenada.
41) Método de paridade: esquema usado para detecção de erro durante a transmissão de
dados.
42) Monoestável: circuito que pertence à família dos Flip Flops, mas que possui apenas um
estado estável (normalmente, Q = 0).

43) MOSFET: transistor de efeito de campo metal-oxido-semicondutor.

44) MROM (ROM Programada por Máscara): ROM que é programada pelo fabricante de
acordo com as especificações do cliente. Não pode ser apagada ou reprogramada.
45) Multiplexador (MUX): circuito lógico que, dependendo das entradas de seleção,
colocará o valor da entrada selecionada na saída.
46) Não acionado: termo usado para descrever o estado de um sinal lógico; sinônimo de
inativo.
47) Nibble: um grupo de quatro bits.
48) Nível lógico: estado de uma variável. O nível 1 (ALTO) e o nível 0 (BAIXO)
correspondem a duas faixas de tensão utilizadas por circuitos digitais.
49) Nível lógico ativo: nível lógico no qual um circuito é considerado ativo. Se o símbolo
para o circuito incluir um pequeno círculo, ele será ativado em nível BAIXO. Por sua
vez, se ele não tem o pequeno círculo, então é acionado em nível ALTO.
50) Palavra de computador: grupo de bits binários que é a unidade básica de informação
em um computador.
51) Pequenos círculos: pequenos círculos nas linhas de entrada ou saída dos símbolos
lógicos dos circuitos que representam a inversão de um determinado sinal. Se um
pequeno círculo está presente, diz-se que a entrada ou saída é ativa em nível BAIXO.
52) PRESET: entrada assíncrona usada para colocar a saída Q imediatamente em 1.
53) Processamento Digital de Sinais (PSD): método de realizar cálculos repetitivos numa
série de palavras digitais de entrada para efetuar alguma forma de condicionamento
de sinal. Normalmente, os dados são amostras digitalizadas de um sinal analógico.
54) PROM (ROM programável): ROM que pode ser programada eletricamente pelo
usuário. Não pode ser apagada ou reprogramada.
55) RAM Dinâmica (DRAM): tipo de memória semicondutora que armazena os dados
como cargas em capacitores que precisam de reavivamento periódico.
56) RAM Estática (SRAM): RAM semicondutora que armazena informações em Flip Flops
que não necessitam de reavivamento.
57) RAM não volátil: combinação de uma RAM e uma EEPROM ou Flash em um mesmo CI.
A EEPROM serve como um armazenamento não volátil do conteúdo da RAM.
58) Reavivamento: processo de recarga das células de uma memória dinâmica.
59) Registrador Buffer: registrador que armazena dados digitais temporariamente.
60) Registrador de deslocamento: circuito digital que aceita dados binários de alguma
fonte de entrada e então os desloca por uma série de Flip Flops, um bit de cada vez.
61) Registrador: grupo de Flip Flops capazes de armazenar dados.
62) Representação analógica: representação de uma quantidade que varia em uma faixa
contínua de valores.
63) Representação digital: representação de uma quantidade que varia em passos
discretos ao longo de uma faixa de valores.
64) RESET: termo sinônimo de CLEAR.
65) ROM (Memória Apenas de Leitura): dispositivo de memória projetado para aplicações
nas quais a razão entre as operações de leitura e as de escrita é muito alta.

66) Schmitt-Trigger: circuito digital que aceita um sinal de entrada de variação lenta e
produz um sinal de saída com transições rápidas e sem oscilações.
67) SET: entrada para um latch ou FF que torna Q = 1.
68) Sintaxe: regras que definem palavras-chave e sua disposição, uso, pontuação e
formato em uma determinada linguagem.
69) Soma de produtos: expressão lógica que consiste em uma operação OR (soma) de dois
ou mais termos AND (produtos).
70) Tabela-verdade: tabela que descreve a saída do circuito em resposta às várias
combinações de níveis lógicos nas entradas.
71) Teoremas booleanos: regras que podem ser aplicadas na Álgebra Booleana para
simplificar expressões lógicas.
72) Teoremas de De Morgan: (1) teorema que afirma que o complemento da soma
(operação OR) é igual ao produto (operação AND) dos complementos; e (2) teorema
que afirma que o complemento de um produto (operação AND) é igual à soma
(operação OR) dos complementos.
73) TTL (Transistor/Transistor Logic): tecnologia de circuitos integrados que usa um
transistor bipolar como elemento principal.
74) Verificador de paridade: circuito que recebe um conjunto de bits de dados (incluindo o
bit de paridade) e verifica se ele está com a paridade correta.
75) WRITE: termo usado para descrever quando a CPU está enviando dados para um outro
elemento.
76) ZIF (Zero Insertion Force): tipo de soquete para CI que facilita a inserção e retirada do
CI.
3. ESQUEMA DOS CONCEITOS CHAVES

O Esquema a seguir possibilita uma visão geral dos conceitos mais importantes deste estudo.

Figura 1 Esquema de Conceitos-chave de Eletrônica Digital e Laboratório de Eletrônica Digital.
4. REFERÊNCIAS BIBLIOGRÁFICAS
BOYLESTAD, R. L.; NASHELSLY, L. Dispositivos eletrônicos e teoria de circuitos. 6. ed. Rio de Janeiro: Prentice Hall do Brasil, 1996-1998.
MALVINO, A. P. Eletrônica digital: princípios e aplicações – Lógica Combinacional. São Paulo: McGraw-Hill, 1988. 2 v.

UNIDADE 1
SISTEMAS DE NUMERAÇÃO, CÓDIGOS E CIRCUITOS LÓGICOS
Objetivos
 Contar e converter um número de um sistema de numeração no seu equivalente em qualquer outro sistema de
numeração.
 Usando o código BCD, representar números decimais.
 Vantagens e desvantagens do código BCD.
 Aplicar o código Gray e entender suas vantagens.
 Princípios e aplicações dos códigos alfanuméricos.
 Realizar as operações lógicas (AND, OR, INVERSOR).
 Construir e interpretar tabelas-verdade.
 Escrever expressões booleanas, aplicando seus teoremas.
 Programar circuitos lógicos usando portas básicas (AND, OR, INVERSOR).
Conteúdos
 Conversão de binário para decimal.
 Conversão de decimal para binário.
 Sistema de numeração hexadecimal.
 Código BCD.
 Código Gray.
 Bytes, nibbles e palavras.
 Códigos alfanuméricos.
 Constantes e variáveis booleanas.
 Tabela-verdade.
 Operações OR, porta OR.
 Operações AND, porta AND.
 Operação NOT (INVERSOR).
 Implementando circuitos a partir de expressões booleanas.
 Portas NOR e portas NAND.
 Teoremas booleanos.
 Teoremas de De Morgan.
 Universalidade das portas NAND e NOR.
 Simbologia alternativa para portas lógicas.
Orientações para o estudo da unidade

Antes de iniciar o estudo desta unidade, leia as orientações a seguir:

1) Não se limite ao conteúdo do Conteúdo Básico de Referência; busque outras informações em sites confiáveis
e/ou nas referências bibliográficas, apresentadas ao final de cada unidade. Lembre-se de que, na modalidade
EaD, o engajamento pessoal é um fator determinante para o seu crescimento intelectual.
2) Busque identificar os principais conceitos apresentados, siga a linha gradativa dos assuntos até poder observar
sua evolução de estudo.
3) Não deixe de recorrer aos materiais complementares descritos no Conteúdo Digital Integrador.
4) Procure instigar seus colegas a refletir sobre a importância de estudar esta obra. Faça isso utilizando a Sala de
Aula Virtual.
5) Realize os exemplos propostos, bem como as questões autoavaliativas, para que você possa fixar os conceitos
apresentados. O tempo investido está diretamente relacionado ao crescimento de sua confiança e habilidade.

Unidade 1 – Sistemas de Numeração, Códigos e Circuitos Lógicos
1. INTRODUÇÃO
Vamos iniciar nossa primeira unidade de estudo, você está preparado?
Nesta unidade, serão apresentados os sistemas numéricos (decimal, binário e hexadecimal),
suas aplicações e conversões. O sistema decimal é importante devido à sua universalidade; o siste-
ma binário é o mais importante sistema de numeração usado em sistemas digitais; e o sistema he-
xadecimal tornou-se a maneira padrão para comunicar valores em sistemas digitais. Os códigos BCD,
Gray, Alfanuméricos e ASCII são métodos para a conversão entre sistemas de numeração binários e
caracteres alfanuméricos, bastante comuns em sistemas digitais. Veremos, também, os circuitos
lógicos básicos (AND, OR, INVERSOR) e suas operações e, por dos teoremas (Booleanos, De Mor-
gan), faremos as implementações/otimizações das expressões e dos circuitos lógicos.
2. CONTEÚDO BÁSICO DE REFERÊNCIA

O Conteúdo Básico de Referência apresenta, de forma sucinta, os temas abordados nesta uni-
dade. Para sua compreensão integral, é necessário o aprofundamento pelo estudo do Conteúdo
Digital Integrador.
2. 1. CONVERSÃO DE BINÁRIO PARA DECIMAL

No sistema de numeração binário, cada bit possui determinado “peso”, de acordo com sua
posição em relação ao bit menos significativo, mais à direita de uma quantidade expressa em biná-
rio.
De uma forma geral, dizemos que, dependendo da base do sistema, os algarismos têm “pe-
sos” que correspondem à sua posição no número e que esses pesos são potências da base.
Em Eletrônica Digital, dizemos que o dígito mais à direita, por representar a menor potência
ou ter menor peso, é o dígito ou bit menos significativo – LSB (Least Significant Bit), enquanto aque-
le mais à esquerda é o mais significativo – MSB (Most Significant Bit).
A conversão de binário para decimal é realizada simplesmente somando os pesos das posições
nas quais o número binário tenha o bit 1.
É importante destacar que, no sistema binário, a cada digito que nós deslocamos para a es-
querda, seu peso dobra de valor:
 26 25 24 23 2 2 21 20
 64 32 16 8 4 2 1
Os pesos aumentam
Como se pode ver nessa relação, os pesos aumentam da direita para a esquerda.
Sendo assim, considere o número binário 11012.
Partindo da direita (bit menos significativo = LSB) para a esquerda, temos:
 1 1 0 12
 2³ 2² 2¹ 20 = 8 + 4 + 0 + 1 = 1310

Outro exemplo:
 1 0 0 0 1 1 12
 26 25 24 23 22 21 20 = 64 + 0 + 0 + 0 + 4 + 2 + 1 = 7110
O procedimento é determinar os “pesos” (potências de 2) para as posições que contenham o
bit 1 e somá-los. Para o exemplo anterior, o MSB (bit mais significativo = à esquerda), tem peso 26,
mesmo sendo o sétimo bit; isso é devido ao LSB (bit menos significativo = à direita), ser o primeiro
bit e ter “peso” 20.
2. 2. CONVERSÃO DE DECIMAL PARA BINÁRIO

Para a base 10, cada algarismo a partir da direita tem um peso que é uma potência de 10 em
ordem crescente, o que nos leva à unidade (100), à dezena (10¹), à centena (10²), ao milhar (10³), e
assim por diante, conforme exemplo:
Existem dois métodos de converter um número decimal inteiro no seu equivalente no sistema
binário.
Método 1
O primeiro método envolve os seguintes passos:
1) Determine os valores das posições binárias até a posição que exceda o valor do
número decimal a ser convertido. Veja o exemplo: converter 2510 em um número
binário:
32 16 8 4 2 1
2) O número 25 é menor que 32, mas é maior que 16. Então, coloque um 1 na coluna do
16 e subtraia 16 de 25 para ver quanto resta para converter.
O número 9 é menor que 16, porém maior que 8. Então, coloque um 1 na coluna do 8
e subtraia 8 de 9.
O número 1 é menor que 4 e menor que 2, porém igual a 1. Então coloque um 0 na

coluna 4, 0 na coluna 2 e um 1 na coluna 1 e subtraia 1 de 1 para ver quanto resta.

1 1 0 0 1
32 16 8 4 2 1
1–1=0 O processo está concluído
2510 = 110012
Método 2 (divisões sucessivas)

O segundo método consiste em dividir o número decimal a ser convertido sucessivamente por
2, ignorando os restos, até obter um quociente nulo. Os restos serão usados para determinar a res-
posta. Veja o exemplo: converter 10010 em um número binário.
Leia os restos de baixo (MSB) para cima (LSB) para a resposta: 1100100.
Portanto, 10010 = 11001002.
Binários menores que 1

Para representação de binários menores que 1, utilizamos potências negativas de um número
inteiro. Assim, é possível usar dígitos binários para representar quantidades fracionárias sem pro-
blemas. Veja o exemplo: 0,011012.
A própria existência de um 0 nos sugere um número menor que 1, portanto fracionário.
Os dígitos desse número têm pesos correspondentes a potências de 2 negativas, que nada
mais são que frações. Veja o Quadro 1:
Quadro 1 Potências negativas de 2.

DÍGITO2 MULTIPLICAÇÃO PESO VALOR10
0, X 20 = 1 0
0 X 2-1 = ½ 0
1 X 2-2 = ¼ 0,25
1 X 2-3 = 1/8 0,125
0 X 2-4 = 1/16 0
1 X 2-5 = 1/32 0,03125
SOMANDO: 0,7062510
Assim, podemos representar, com qualquer precisão, um número decimal menor que 1.

Faixa de contagem
Em geral, com N bits pode-se contar até 2N – 1, para um total de 2N números diferentes.
Por exemplo, para N = 3, podemos contar de 0002 até 1112, que corresponde a de 010 a 710,
num total de 23 = 8 números diferentes.
Para N = 4, podemos contar de 00002 até 11112, o que corresponde a de 010 a 1510, num total
4
de 2 = 16 números diferentes.
Então, usando N bits, podemos representar números decimais na faixa de 0 a 2 N – 1, num to-
tal de 2N números diferentes.
2. 3. SISTEMA DE NUMERAÇÃO HEXADECIMAL.

Os bits dos circuitos digitais são agrupados em conjuntos de 4; assim, temos microprocessado-
res e computadores de 4, 8, 16 e 32 bits ou mais.
No sistema de numeração hexadecimal, a base é 16. São possíveis 16 símbolos para os dígitos.
Utilizam-se os dígitos de 0 a 9, mais as letras A, B, C, D, E e F. As posições dos dígitos e os pesos são
representados em potência de 16.
O Quadro 3 a seguir mostra as representações dos dígitos do sistema hexadecimal compara-

das às dos sistemas decimal e binário.
Quadro 3 Comparação entre sistemas hexadecimal, decimal e binário.
HEXADECIMAL DECIMAL BINÁRIO
0 0 0000
1 1 0001
2 2 0010
3 3 0011
4 4 0100
5 5 0101
6 6 0110
7 7 0111
8 8 1000
9 9 1001
A 10 1010
B 11 1011
C 12 1100
D 13 1101
E 14 1110
F 15 1111
Observe que, como não existem símbolos de dígitos para 10, 11, 12, 13, 14 e 15, são usada s
as letras A, B, C, D, E e F.

Conversão de hexadecimal para decimal

Para realizar a conversão de hexadecimal para decimal, consideramos que cada dígito hexa
tem um peso que é uma potência de 16. O LSD tem peso 16 0, sendo que, a cada dígito que desloca-
mos para a esquerda, multiplicamos o peso anterior por 16 para obter o novo peso. Vejamos um
exemplo.
Converter para decimal:
4D516 = (4 X 256) + (13 X 16) + (5 X 1) = 123710
35616 = (3 X 162) + (5 X 16¹) + (6 X 160) = 85410
2AF16 = (2 X 16²) + (10 X 16¹) + (15 X 160) = 68710
Conversão de decimal para hexadecimal

Usamos o método das divisões sucessivas por 16.
Convertamos 136 para hexadecimal:
Portanto, 13610 = 8816.
Agora convertamos 784:
Portanto, 78410 = 31016.
Conversão de hexadecimal para binário

O sistema hexadecimal é usado para representar de forma compacta o sistema binário. A con-
versão de hexadecimal para binário é relativamente simples. Cada dígito em hexadecimal é conver-
tido no equivalente binário com 4 bits. Veja a seguir:
Converter para binário:
Outro exemplo:
São requeridos 4 dígitos. Observe, nos exemplos, que os zeros das posições mais significativas
devem ser acrescentados.

Conversão de binário para hexadecimal

Notem que quatro bits correspondem perfeitamente a um dígito hexadecimal. Um dígito he-
xadecimal precisa exatamente de quatro bits, e para isso conta com de 0 a F. O número binário é
disposto em grupos de 4 bits, e cada grupo é convertido no dígito hexadecimal equivalente. Os zeros
das posições mais significativas devem ser acrescentados para completar um grupo de 4 bits. Veja
exemplos:
Converter para hexadecimal:
Faixa de contagem
Em geral, com N dígitos hexadecimal pode-se contar até 16N – 1, para um total de 16N núme-
ros diferentes.
Por exemplo, para N = 3, podemos contar de 00016 até FFF16, o que corresponde a de 010 a
409510, num total de 163 = 4096 números diferentes.
Para N = 4, podemos contar de 000016 até FFFF16, o que corresponde a de 010 a 6553510, num
total de 164 = 65536 números diferentes.
Então: usando N dígitos hexa, podemos representar números decimais na faixa de 0 a 16 N –
1, num total de 16N números diferentes.
2. 4. CÓDIGO BCD (DECIMAL CODIFICADO EM BINÁRIO)

Quando usamos símbolos para representar números, letras ou palavras, dizemos que estão
codificados, e os símbolos são denominados códigos.
Qualquer número decimal pode ser representado por um binário equivalente. Dizemos que é
uma codificação em binário puro.
Conversões entre decimal e binário podem se tornar longas e complicadas para números
grandes. Assim, podemos codificar esses números grandes de forma que combinem algumas carac-
terísticas dos dois sistemas, binário e decimal.
O que fazemos é transformar cada dígito decimal de um número em um grupo de quatro dígi-
tos binários (bits) independentemente do valor total do número que será representado.
Então, para cada dígito de um número decimal, faremos sua representação pelo seu equiva-
lente em binário, com quatro bits. Esse código é denominado decimal codificado em binário – BCD
(Binary-Coded-Decimal).
Vejamos um exemplo. Cada dígito decimal é convertido no seu equivalente binário. Comece-
mos por 874:

8 7 4 (decimal)
1000 0111 0100 (BCD)
Converter 94310 em código BCD:

9 4 3 (decimal)
1001 0100 0011 (BCD)
Converter 23,2510 em código BCD:

2 3, 2 5 (decimal)
0010 0011, 0010 0101 (BCD)
Os valores 1010, 1011, 1100, 1101, 1110 e 1111 não existem nesse código. No código BCD, são
usados apenas 10 dos 16 possíveis grupos de 4 bits. Caso um desses números “proibidos” apareçam
numa máquina que use o código BCD, é geralmente uma indicação de que ocorreu algum erro.
Comparação entre BCD e binário

O código BCD não é outro sistema de numeração, como o binário, decimal ou hexadecimal. O
BCD é um sistema decimal em que cada dígito é codificado pelo seu equivalente binário. Um núme-
ro BCD não é o mesmo que um número binário puro, pois o código binário puro é obtido a partir do
número decimal completo, que é representado em binário. No código BCD, cada dígito decimal é
convertido, individualmente, em binário. Veja o exemplo:
29110 = 1001000112 (binário)
29110 = 0010 1001 0001 (BCD)
O código BCD requer mais bits que o binário puro para representar os números decimais com
mais de um dígito. Isso ocorre porque o código BCD não usa todos os grupos de 4 bits possíveis –
razão pela qual ele é pouco eficiente. Sua principal vantagem é a relativa facilidade de conversão em
decimal e vice-versa.
Do ponto de vista de hardware, essa característica de fácil conversão é especialmente impor-
tante, porque, nos sistemas digitais, são circuitos lógicos que realizam as conversões entre BCD e
decimal.
2. 5. CÓDIGO GRAY
O código Gray se caracteriza pelo fato da passagem de qualquer número para o seguinte ser
feita sempre com a mudança de um único dígito. Como os sistemas digitais operam em altas veloci-
dades e reagem a variações que ocorrem em suas entradas, podemos reduzir a probabilidade de
erros ou interpretações dos circuitos digitais utilizando o código Gray para representar uma sequên-
cia numérica. A única característica distinta do código Gray é que apenas um bit muda entre dois
números sucessivos sequenciais.
Veja o quadro a seguir:

Quadro 4 Equivalentes entre decimais, binários de 4 bits e código Gray.

DECIMAL BINÁRIO GRAY
0 0000 0000
1 0001 0001
2 0010 0011
3 0011 0010
4 0100 0110
5 0101 0111
6 0110 0101
7 0111 0100
8 1000 1100
9 1001 1101
10 1010 1111
11 1011 1110
12 1100 1010
13 1101 1011
14 1110 1001
15 1111 1000
Para converter de binário para Gray, elegemos o bit mais significativo e o adotamos como
sendo o Gray MSB. Em seguida, comparamos o binário MSB com o próximo bit binário (B2). Se eles
forem iguais, G2 = 0. Se forem diferentes, G2 = 1. O mesmo procedimento é usado para G1 e G0,
isto é: bits similares produzem um 0 e bits diferentes produzem um 1.
A conversão do código Gray para binário é semelhante. Observe que o MSB em Gray é sempre
o mesmo MSB em binário. Em seguida, compare o binário MSB com o próximo bit em código Gray.
Bits similares produzem um 0 e bits diferentes produzem um 1. Para B1 e B0 adota-se o mesmo pro-
cedimento.
2. 6. BYTES, NIBBLES E PALAVRAS

Vejamos cada um desses importantes conceitos em detalhe.
Bytes
A sequência de oito bits é chamada de byte. Um byte é constituído sempre de oito bits e pode
representar quaisquer tipos de dados ou informações. Veja os exemplos:
 Quantos bytes há em uma sequência de 32 bits?
32/8 = 4. Assim, uma cadeia de 32 bits é constituída por 4 bytes.
 Qual é o maior número decimal que pode ser representado em binário usando dois
bytes?
2 bytes = 16 bits, então:
216-1 = 65535.
 Quantos bytes são necessários para representar, em BCD, o valor decimal 12345610?

Nibbles
A sequência de quatro bits é chamada de nibbles. Um nibble é constituído sempre de quatro
bits, isto é, metade de um byte. Vejam os exemplos:
 Quantos nibbles existem em um byte?
1 nibble = 4 bits = ½ byte, então:
1 byte = 2 nibbles.
 Qual é o valor hexadecimal do nibble menos significativo do número binário
111110102?
Número binário: 1111 0110.
Nibble menos significativo = 1010 = A16.
Palavras codificadas (words)

A palavra (word) é um grupo de bits que representa uma certa unidade de informação. O ta-
manho da palavra depende do tamanho do caminho (pathway) de dados. Pode ser definido como o
número de bits da palavra binária sobre a qual um sistema digital opera.
2. 7. CÓDIGO ALFANUMÉRICO
O código alfanumérico mais utilizado é o Código Padrão Americano para Troca de Informações
(American Standard Code for Information Interchange – ASCII). É um código de 7 bits, portanto ele
tem 27 = 128 representações codificadas, mais que suficiente para representar todos os caracteres
de um teclado padrão, como também algumas funções básicas – <RETURN>, <LINEFEED>.
2. 8. CONSTANTES E VARIÁVEIS BOOLEANAS

A principal característica da Álgebra Booleana é que as constantes e variáveis podem assumir
apenas dois valores, 0 ou 1. Uma variável booleana é uma quantidade que, em determinados ins-
tantes, pode assumir valores 0 ou 1. Pode representar níveis de tensão, por exemplo: determinado
sistema digital tem valor booleano 0 para representar faixa de tensão de 0 até 0,8V, enquanto o
valor booleano 1 representa faixa de tensão de 2 até 5V (tensões entre 0,8V e 2V são indefinidas e
não deveriam ocorrer em situações normais).
As variáveis booleanas 0 e 1 representam efetivamente o estado do nível de tensão de uma
variável, o qual é denominado nível lógico.
Em Lógica Digital, vários sinônimos são usados para definir os níveis lógicos 0 e 1.
Quadro 5 Sinônimos para níveis lógicos 0 e 1.

LÓGICO 0 LÓGICO 1
Falso Verdadeiro
Desligado Ligado
Baixo Alto
Low High
Não Sim
Aberto Fechado

A Álgebra Booleana é um modo de expressar relação entre as entradas e saídas de um circuito

lógico. Essa relação de dependência entre as entradas e variáveis lógicas determina os níveis das
saídas.
Na Álgebra Booleana não existem frações, decimais, números negativos, raízes quadradas, cú-
bicas, logaritmos, números imaginários, assim por diante.
A Álgebra Booleana tem apenas três operações básicas: OR (OU), AND (E) e NOT (NÃO). Essas
operações básicas são denominadas operações lógicas. Os circuitos digitais realizam essas operação
por meio das portas lógicas.
Primeiramente, usaremos a Álgebra Booleana para analisar essas portas lógicas básicas, de-
pois, para analisar e projetar circuitos combinacionais.
2.9. TABELA-VERDADE
Tabela-verdade é uma técnica utilizada para descrever a relação de dependência entre a saída
e as entradas de um circuito lógico, conforme seus níveis lógicos. A figura 2.9 ilustra a tabela verda-
de para um circuito com duas entradas (A e B), relacionando todas as combinações possíveis para os
níveis lógicos presentes nas entradas A e B com correspondente nível lógico na saída x.
Entrada A Entrada B Saída x

0 0 1
0 1 0
1 0 1
1 1 0
Figura 2.9 Tabela-verdade para circuito de duas entradas.
A Figura 2.10 ilustra uma tabela para um circuito de três entradas.

Entrada A Entrada B Entrada C Saída x
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
Figura 2.10 Tabela-verdade para circuito de duas entradas.
Podemos observar que há quatro linhas para a tabela-verdade de duas entradas, oito linhas
para a tabela de três entradas. O número de combinações de entradas é igual a 2 N para uma tabela-
verdade de N entradas. A lista de todas as combinações possíveis, para as entradas, é uma sequên-
cia de contagem binária, por isso é muito fácil preencher uma tabela, sem esquecer nenhuma com-
binação.
2. 10. OPERAÇÃO OR (OU) E A PORTA OR

A operação OR estabelece que a saída x terá nível lógico 1 sempre que uma das entradas (A, B)
for 1. O único caso em que a saída x é um nível lógico 0 acontece quando todas as entradas são 0.

A expressão booleana para a operação OR é:

x=A+B
O sinal “+” não representa a adição convencional; ele representa a operação OR. Essa opera-
ção é semelhante à operação convencional de adição, exceto para o caso em que A e B forem 1,
pois, nesse caso, a operação lógica OR produz 1 + 1 = 1, diferente da adição convencional, em que 1
+ 1 = 2. Na Álgebra Booleana, 1 significa nível alto, de modo que nunca podemos ter um resultado
maior que 1. O mesmo é válido para uma combinação com mais de três entradas que usa a opera-
ção OR, em que x = A + B + C. Se considerarmos todas as entradas em nível lógico 1, teremos:
x=1+1+1=1
A expressão x = A + B é lida como x é igual a A OR B, o que significa que x será 1 sempre que A
ou B for 1.
Porta OR
A porta OR é um circuito que apresenta duas ou mais entradas cuja saída é o resultado das en-
tradas por meio da operação OR. Seu símbolo lógico está mostrado na figura 2.11. A porta OR opera
de modo que sua saída será ALTA (nível lógico 1) se qualquer uma de suas entradas ou ambas forem
ALTA (nível lógico 1). A saída de uma porta OR terá nível BAIXO (nível lógico 0), se e somente se,
todas as entradas forem nível 0.
Figura 2.11 (a) Tabela-verdade de operação OR; (b) Símbolo porta OR de duas entradas.
O mesmo conceito de Lógica pode ser aplicado quando houver mais de duas entradas. A figura
2.12 mostra uma porta OR com três entradas e sua tabela-verdade. Analisando a tabela, constata-
mos que a saída será 1 para todos os casos em que uma ou mais entradas forem 1. Esse é o princípio
da porta OR, com qualquer número de entradas.
Usando Álgebra Booleana, podemos escrever: x = A + B + C, (o sinal “+” representa a operação
OR).

Figura 2.12 (a) Símbolo de porta OR de três entradas; (b) Tabela-verdade operação OR de três entradas.
Então, a saída de qualquer porta OR pode ser expressa como uma combinação OR de suas en-
tradas.
Exemplo 2.1 - Determine a saída da porta OR na Figura 2.13. As entradas A e B da porta OR va-
riam de acordo com o diagrama de tempo mostrado. A entrada A começa no nível BAIXO no instan-
te t0, permanece em BAIXO em t1, muda para ALTO em t2, e assim por diante.
Figura 2.13 Forma de ondas das entradas e saída, exemplo 2.1.
A saída da porta OR será ALTA sempre que qualquer entrada for ALTA. Entre os instantes t 0 e
t1, ambas as entradas são BAIXAS, portanto a saída é BAIXA. Em t1, a entrada A permanece BAIXA e a
entrada B muda para ALTO, então a saída é ALTA em t1 e assim permanece até t3, pois, nesse inter-
valo, sempre uma das entradas (ou ambas) é ALTA. Em t3, ambas as entradas são BAIXAS e a saída
também é BAIXA. Em t4, a entrada B muda para ALTA e a saída também fica ALTA. Em t 5, ambas as
entradas mudam para BAIXO e a saída também muda para BAIXO. Em de t6 a t8, sempre uma das
entradas (ou ambas) é ALTA e a saída é ALTA. Em t8, ambas as entradas assumem nível BAIXO e a

saída também. Em t9, a entrada A muda para ALTO e a saída também muda para ALTO. Em t10, am-
bas as entradas assumem nível BAIXO e a saída também, permanecendo assim.
Com as leituras propostas no Tópico 3. 1, você terá a oportunidade de rever os conceitos

apresentados e consolidar seu conhecimento. Antes de prosseguir para o próximo assunto, realize
as leituras indicadas, procurando assimilar o conteúdo estudado.
2. 11. OPERAÇÃO AND (E) E A PORTA AND

A operação AND estabelece que a saída x terá nível lógico 0 sempre que uma das entradas (A,
B) for 0. O único caso que a saída x é um nível lógico 1 acontece quando todas as entradas são 1.
A expressão booleana para a operação AND é:
x = A.B
O sinal “.” não representa a multiplicação convencional; ele representa a operação AND. Essa
operação é semelhante à operação convencional de multiplicação. Na Álgebra Booleana, 1 significa
nível alto, de modo que nunca podemos ter um resultado maior que 1. O mesmo é válido para uma
combinação com mais de três entradas que usa a operação AND, em que x = A.B.C = ABC. Se consi-
derarmos todas as entradas em nível lógico 1, teremos:
x = 1.1.1 = 1
A expressão x = A.B = AB é lida como x é igual a A AND B, o que significa que x será 1 sempre
que A AND B for 1.
Porta AND
A porta AND é um circuito que apresenta duas ou mais entradas cuja saída é o resultado das
entradas por meio da operação AND. Seu símbolo lógico está mostrado na Figura 2.14. A porta AND
opera de modo que sua saída será ALTA (nível lógico 1) se, e somente se, todas as entradas forem
nível 1; se qualquer uma de suas entradas ou ambas forem BAIXA (nível lógico 0), a saída da porta
AND terá nível BAIXO (nível lógico 0).
Figura 2.14 (a) Tabela-verdade de operação AND; (b) Símbolo porta AND de duas entradas.
O mesmo conceito de Lógica pode ser aplicado quando houver mais de duas entradas. A Figu-
ra 2.15 mostra uma porta AND com três entradas e sua tabela-verdade. Analisando a tabela, consta-

tamos que a saída será 1 se, e somente se, todas as entradas forem 1. Esse é o princípio da porta
AND, com qualquer número de entradas.
Usando Álgebra Booleana, podemos escrever: x = A.B.C = ABC (o sinal “.” representa a opera-
ção AND).
Figura 2.15 (a) Tabela-verdade de operação AND de três entradas; (b) Símbolo porta AND de três entradas.
Então, a saída de qualquer porta AND pode ser expressa como uma combinação AND de suas
entradas.
Exemplo 2.2 - Determine a forma de onda de saída para a porta AND mostrada na figura 2.16.
Figura 2.16 Forma de ondas das entradas e saída, exemplo 2. 2.
A saída X será 1 se, e somente se, as entradas A e B forem 1 (nível ALTO). Usando essa regra,
podemos determinar a forma de onda de X, conforme mostrado na figura 2.16.
A forma de onda na saída X será 0 sempre que B = 0, independentemente do sinal de A. Sem-
pre que B = 1, a forma de onda em X será a mesma de A. Então, a entrada B funciona como uma
entrada de controle, sendo que seu nível lógico determina se a forma de onda presente na entrada
A será ou não transferida para a saída X. Nessa condição, a porta AND funciona como um circuito
inibidor. Assim, quando B = 0, a porta B atua como um inibidor (X = 0) e quando B = 1, temos a con-
dição de habilitação (X = A).
Exemplo 2.3 - Determine a forma de onda de saída para a porta AND mostrada na figura 2.16,
considerando a entrada B em nível 0.

Sendo a entrada B mantida em nível lógico BAIXO (B = 0), a saída X também permanecerá em
nível BAIXO (X = 0). Podemos interpretar de duas maneiras:
 B = 0: X = A.B = A.0 = 0, qualquer multiplicação (operação AND) por zero terá resultado
zero.
 A porta lógica AND estabelece que todas as entradas tenham nível ALTO (A=B=1), para
que a saída tenha nível ALTO (X=1). Como B está mantida em nível BAIXO (B=0), a saída
X será 0.

2.12. OPERAÇÃO NOT (NÃO) OU INVERSOR.

A operação NOT ou INVERSOR utiliza somente uma variável de entrada. Se a variável de en-
trada A for submetida à operação NOT ou INVERSOR, o resultado pode ser expresso como:
X=Ā
A barra sobre o nome da variável representa a operação de inversão. Essa expressão deve ser
interpretada como: “X é igual a A negado” ou” X é igual ao inverso de A” ou ainda “X é igual ao
complemento de A”. Todas essas expressões indicam que o valor de X = Ā é o oposto do valor lógico
de A. A tabela-verdade da Figura 2.17 (c) esclarece os dois casos: A = 0 e A = 1. Ou seja:
A operação NOT também é conhecida como inversão ou complemento; esses termos serão
usados indistintamente ao logo deste conteúdo. Outra forma de representar a inversão é o símbolo
apóstrofo (‘).:
A’ = Ā
Figura 2.17 (a) Símbolo antigo da porta NOT; (b) Símbolo novo da porta NOT; (c) Tabela-verdade da operação NOT; (d) formas de ondas
entrada/saída porta NOT.

As figuras 2.17 (a) e (b) mostram os símbolos do circuito NOT ou INVERSOR. Sempre há ape-
nas uma entrada, e seu nível lógico de saída é sempre o oposto ao nível lógico da entrada. A Figura
2.17 (d) mostra como um INVERSOR afeta um sinal de entrada. Ele inverte (complementa) o sinal de
entrada em todos os pontos da forma de onda, isto é, se a entrada for igual a 0, a saída é igual a 1 e
vice-versa.
Exemplo 2.4 - Demonstre que o circuito dado (Figura 2.18) representa a função NOT ou IN-
VERSOR. Considere a lâmpada L1 a saída X e a chave A, a entrada A.
Figura 2.18 Circuito elétrico, função NOT.
Situações possíveis:
 Quando a chave A estiver aberta (0), passará corrente pela lâmpada e esta acenderá
(1): A = 0, X = Ā = 1.
 Quando a chave A estiver fechada (1), curto circuitamos a lâmpada e essa se apagará
(0): A = 1, X = Ā = 0.
Tabela-verdade:
Quadro 6 Tabela-verdade do exemplo 2.4.
Entrada: Chave A Saída: L1
0 1
1 0
2. 13. IMPLEMENTADO CIRCUITOS A PARTIR DE EXPRESSÕES BOOLEANAS

É possível desenhar o diagrama do circuito lógico a partir da expressão booleana que o define.
Vejamos alguns exemplos:
 No caso de um circuito definido por X = A.B.C, sabemos que precisamos de uma porta
AND com três entradas.
 No caso de um circuito definido por podemos usar uma porta OR de duas en-
tradas com um INVERSOR em uma das entradas.
O mesmo raciocínio pode ser aplicado para circuitos mais complexos.

Figura 2.19 Construindo um circuito lógico a partir de uma expressão booleana.
Vamos construir um circuito cuja saída seja Essa expressão booleana contém
três termos , sobre os quais se aplica a operação OR. Essa expressão nos diz que é
preciso uma porta OR de 3 entradas, a saber: . O circuito está ilustrado na Figura 2.19
(a).
Cada entrada da porta OR tem um termo que produto lógico AND, o que significa que uma
porta AND, com as entradas apropriadas, pode ser usada para gerar cada um desses termos. Isso
está indicado na Figura 2.19 (b), diagrama final do circuito. O uso de INVERSORES produz os termos
.
Esse procedimento geral pode ser seguido sempre, mas veremos outros métodos e técnicas
mais eficientes que poderão ser empregadas.
2. 14. PORTAS NOR E PORTAS NAND

Essas portas combinam as operações básicas AND, OR e NOT. Suas expressões booleanas são
relativamente simples de escrever.
Porta NOR (NÃO OU)

Observe a figura a seguir:

Figura 2.20 (a) Símbolo porta NOR e circuito equivalente; (b) Tabela-verdade.
O símbolo da porta NOR de duas entradas é mostrado na Figura 2.20(a). É o símbolo da porta
OR com um pequeno círculo na saída que representa a operação de inversão. Logo, a operação da
porta NOR é semelhante à porta OR, acrescida de um INVERSOR na saída. A expressão da saída para
a porta NOR é .
A tabela-verdade, na Figura 2.20(b), mostra que a saída de uma porta OR será nível ALTO
quando qualquer entrada for nível ALTO; a saída de uma porta NOR será nível BAIXO quando qual-
quer entrada for nível ALTO. Essa mesma operação é válida para portas NOR com mais de duas en-
tradas.
Exemplo 2.5 - Determine a expressão booleana para uma porta NOR de três entradas seguida
de uma porta INVERSORA, conforme figura 2.21
Figura 2.21 Circuito do exemplo 2.5.

A expressão da saída da porta NOR é , que, ao passar pelo INVERSOR, fica:
A presença de dois inversores indica que expressão foi invertida duas vezes. É importante no-
tar que isso faz com que o resultado da expressão (A+B+C) não se altere.
Sempre que duas barras estiverem sobre a mesma expressão ou variável, uma cancela a outra.
Porém, em casos como , as barras de inversão não se cancelam, porque as barras pequenas
invertem, separadamente, as variáveis A e B, enquanto que a barra maior inverte a expressão
.
Assim . Do mesmo modo que .

Porta NAND (NÃO E)

Observe a figura a seguir:

Figura 2.22 (a) Símbolo porta NAND e circuito equivalente; (b) Tabela-verdade.
Exemplo 2.6 - Determine a expressão booleana para o circuito da Figura 2.23.
Figura 2.23 Circuito lógico com 3 entradas usando portas AND e NAND.
 A saída da porta AND = A.B.

 A saída da porta


2. 15. TEOREMAS BOOLEANOS

Circuitos lógicos executam equações booleanas. Por meio da tabela-verdade, extraímos as ex-
pressões que caracterizam esses circuitos. Os circuitos, muitas vezes, admitem simplificações e, con-
sequentemente, diminuição do número de blocos e também a diminuição do grau de dificuldade na
montagem do circuito.
Por meio dos teoremas fundamentais, postulados, propriedades e identidades, faremos o es-
tudo das simplificações dos circuitos lógicos. Notaremos que, na Álgebra de Boole, estão todos os
fundamentos da Eletrônica Digital.
Em cada teorema, X é uma variável lógica que pode assumir apenas dois valores: 0 ou 1. Cada
teorema acompanha seu respectivo circuito lógico para sua validação:
1) Teorema 1: X.0 = 0, o resultado de uma operação AND de qualquer variável com 0
sempre será 0. A operação AND é como a multiplicação convencional, em que qualquer
”coisa” multiplicada por 0 é igual a 0. Sabemos também que a saída de uma porta AND
é 0 sempre que qualquer entrada for 0.
2) Teorema 2: X.1 = X, o resultado de uma operação AND de qualquer variável com 1
sempre será a variável. A operação AND é como a multiplicação convencional, em que
qualquer ”coisa” multiplicada por 1 é igual a ela mesma. Sabemos também que a saída
de uma porta AND é 1 se, e somente se, suas entradas forem 1.
3) Teorema 3: X.X = X, pode ser testado verificando cada caso. Se X = 0, temos 0.0 = 0; se
X = 1, temos 1.1 = 1.
4) Teorema 4: , em qualquer momento, a variável X ou seu inverso será 0,
então o produto lógico AND deve ser 0.
5) Teorema 5: X + 0 = X, é simples, pois, 0 somado a qualquer valor não afeta esse valor,
tanto na adição convencional como na adição lógica.
6) Teorema 6: X+1 = 1, se for realizada uma operação OR de qualquer variável com 1, o
resultado será 1. Pode ser testado verificando cada caso. Para X = 0, 0 + 1 = 1. Para X =
1, 1 + 1 = 1. Vale lembrar que a saída de uma porta OR será 1 se quaisquer de suas
entradas for 1.
7) Teorema 7: X + X = X, podemos testar os dois valores de X: 0 + 0 = 0 e 1 + 1 = 1.
8) Teorema 8: X + = 1, podemos argumentar que, em qualquer instante, X ou X tem de
ser nível 1, de modo que sempre estaremos realizando uma operação OR entre 0 e 1, e
sempre resultará em 1.
Quando os teoremas de 1 a 8 são aplicados, a variável X pode realmente representar uma ex-
pressão com mais de uma variável.
Exemplo 2.7 - A expressão poderia aplicar o teorema 4 fazendo X = AB. Assim pode-
mos dizer que a expressão = 0. A mesma ideia pode ser aplicada no uso de qualquer dos
teoremas.

Figura 2.24 Teoremas booleanos.
Os próximos teoremas envolvem mais de uma variável.

Leis Comutativas
A ordem em que as variáveis aparecem nas operações OR e AND não importa, o resultado é o
mesmo:
1) Teorema 9: X + Y = Y + X.
2) Teorema 10: X.Y = Y.X.
Leis associativas
Segundo essas leis, pode-se agrupar as variáveis, em operações OR ou AND, do modo que de-
sejarmos.
3) Teorema 11: X + (Y+Z) = (X+Y) + Z = X + Y + Z.
4) Teorema 12: X(YZ) = (XY)Z = XYZ.
Lei Distributiva
Segundo essa lei, a expressão pode ser expandida multiplicando-se termo a termo. Podemos
também fatorar (colocar em evidência os termos comuns) uma expressão.
5) Teorema 13a: X(Y + Z) = XY + XZ.
6) Teorema 13b: (W+X)(Y+Z) = WY + XY + WZ + XZ.
Os teoremas 14 e 15 não possuem equivalentes na Álgebra convencional, mas podem ser ilus-
trados testando todas as possibilidades para X e Y.
7) Teorema 14: X + XY = X.
8) Teorema 15a: .
9) Teorema 15b: .
Ilustrando o Teorema 14
Considere o quadro a seguir para análise da equação seguinte: X + XY.

Quadro 7 Quadro ilustrativo do Teorema 14 de Boole.

X Y XY X + XY
0 0 0 0
0 1 0 0
1 0 0 1
1 1 1 1
Observe que o valor da expressão (X + XY) é sempre igual a X.
Também podemos provar o teorema 14 usando os teoremas (6 ) e (2):
X + XY = X(1 + Y)
= X.1 [usando o teorema (6): 1+Y = 1]
=X [usando o teorema (2)]
Exemplo 2.7 - Simplifique a expressão:

Colocando em evidência as variáveis comuns , usando o Teorema 13, temos:
Usando o teorema (8), temos:
[Usando Teorema 2]
Exemplo 2.8 - Simplifique X =ABC + ABCD

Colocando em evidência o termo comum ABC, temos:
X = ABC(1 + D) [usando o Teorema 6]
X = ABC(1) = ABC
X = ABC
2.16. TEOREMAS DE DE MORGAN

Os teoremas de De Morgan são aplicados em expressões nas quais um produto ou uma soma
de variáveis aparecem negados (barrados). São eles:
10) Teorema 16:
11) Teorema 17:
Cada um dos teoremas de De Morgan pode ser demonstrado por meio da verificação de todas
as possibilidades de combinações entre X e Y. Podemos aplicar os teoremas também para situações
em que X e/ou Y são expressões que contêm mais de uma variável.
Exemplo 2.9 - Simplifique .
Aplicando o teorema (16), temos:
Aplicando o Teorema (17) em , considerando .

A expressão simplificada fica:
2. 17. UNIVERSALIDADE DAS PORTAS NAND E NOR

Qualquer expressão pode ser implementada usando combinações de portas OR, AND e IN-
VERSOR, haja vista que todas as expressões booleanas consistem em várias combinações dessas
operações básicas.
Figura 2.25 Universalidade da porta NAND.
Figura 2.26 Universalidade da porta NOR.
2. 18. SIMBOLOGIA ALTERNATIVA PARA PORTAS LÓGICAS

Embora encontremos os diagramas de circuitos lógicos usando exclusivamente os símbolos-
padrão, torna-se cada vez maior a utilização de símbolos alternativos.
A Figura 2.27 apresenta a equivalência entre os símbolos-padrão, à direita, e seus equivalentes
alternativos, à esquerda.
O símbolo alternativo é obtido fazendo o seguinte:
 Inverta cada entrada e cada saída do símbolo-padrão. Isso é feito acrescentando pe-
quenos círculos nas entradas e saídas que não têm os círculos e removendo os já exis-
tentes.

Mude o símbolo da operação AND para OR, ou de OR para AND. No caso do INVERSOR,
o símbolo da operação não é alterado.
Alguns pontos devem der destacados em relação às equivalências dos símbolos lógicos:
 Podem ser estendidas para portas com qualquer número de entradas.
 Nenhum símbolo-padrão tem pequenos círculos em suas entradas, mas, todos os sím-
bolos alternativos os têm.
 Os símbolos-padrão e os símbolos alternativos para cada porta representam o mesmo
circuito físico, não há diferenças nos circuitos representados pelos dois símbolos.
Vamos agora apresentá-los.
Figura 2.27 Símbolos-padrão e símbolos alternativos equivalentes.
Vídeo complementar _____________________________________________________________

Neste momento, é fundamental que você assista ao vídeo complementar.
 Para assistir ao vídeo pela Sala de Aula Virtual, clique na funcionalidade Videoaulas. Em seguida, digite o nome
do vídeo e selecione-o para assistir.
 Para assistir ao vídeo pelo seu CD, clique no botão “Vídeos”, selecione a obra desejada, em seguida, “Vídeos
Complementares”. Veja o exemplo: Eletrônica Digital e Laboratório de Eletrônica Digital – Vídeos Complementa-
res – Complementar 1.
_______________________________________________________________________________

3. CONTEÚDO DIGITAL INTEGRADOR.

O Conteúdo Digital Integrador representa uma condição necessária e indispensável para você
compreender integralmente os conteúdos apresentados nessa unidade.
3. 1. PORTAS OR E PORTAS AND
Neste momento, vamos iniciar uma imersão no tema em referência. Em Eletrônica Digital,
constantemente são implementados circuitos lógicos com as portas básicas OR, AND e INVERSOR,
com as quais podemos representar quaisquer circuitos, por meio das operações booleanas básicas.
Para consolidarmos nossos conhecimentos nos assuntos tratados, indicamos as seguintes leituras:
 PROFELECTRO. Simulador de Portas Lógicas – EasySim. Disponível em:
<http://www.profelectro.info/simulador-de-portas-logicas-easysim/>. Acesso em: 26
jan. 2017.
 DUARTE, D. Simulador de portas lógicas – Logic Gate Simulator. Disponível em:
<http://www.purainfo.com.br/dicas-de-programas/dica-simulador-de-portas-logicas-
logic-gate-simulator/>. Acesso em: 26 jan. 2017.
 TOCCI, R. J. Sistemas digitais: princípios e aplicações. 10. ed. Rio de Janeiro: Prentice-
Hall do Brasil, 1994. Capítulo 3. (Disponível na Biblioteca Digital Pearson).
3. 2. PORTAS NOR E PORTAS NAND

Tão importante quanto as portas básicas, as portas NOR e NAND podem ser usadas para im-
plementar qualquer operação booleana básica. Uma porta NOR é o mesmo que uma porta OR com
a saída conectada a um INVERSOR. Uma porta NAND é o mesmo que uma porta AND com a saída
conectada a um INVERSOR.
 IDOETA, I. V. Elementos de Eletrônica Digital. 13.ed São Paulo: Érica, 1988. Capítulo 2.
jan. 2017.
4. QUESTÕES AUTOAVALIATIVAS
A autoavaliação pode ser uma ferramenta importante para você testar o seu desempenho. Se
encontrar dificuldades em responder às questões a seguir, você deverá revisar os conteúdos estu-
dados para sanar as suas dúvidas.

1) Converta para o sistema decimal:
a) 1011012.
b) 1010,1012.
c) 10FA16.
2) Converta para o sistema indicado:
a) 13210 = ( )2
b) 14,187510 = ( )2
c) 666710 = ( )16
3) Qual é o maior valor decimal que pode ser representado por um número binário de 8 bits?
a) 255.
b) 256.
c) 265.
d) 266.
4) Converta os números decimais em BCD:
a) 47.
b) 187.
c) 13.
5) Converta os números BCD em decimal:
a) 1001011101010010.
b) 011010010101.
c) 010010010010.
6) Responda as perguntas:
a) Quantos bits estão contidos em oito bytes?
b) Qual é o maior número hexadecimal que pode ser representado com quatros bytes?
c) Qual é o maior valor decimal codificado em BCD que pode ser representado com três bytes?

7) Determine a expressão (saída) que o circuito dado na figura 3.1 executa.
Figura 3.1 Circuito lógico.
8) Desenhe o circuito que executa a expressão:
9) Considere uma porta NOR com três entradas.
a) Aplique a forma de onda da Figura 3.2 e desenhe a forma de onda de saída.
b) Mantenha a entrada C em nível BAIXO e desenhe a nova forma de onda de saída.
c) Repita para a entrada C mantida em nível ALTO.
Figura 3.2 Forma de onda para o exercício.

Gabarito
Confira, a seguir, as respostas corretas para as questões autoavaliativas propostas:
1)
a) 4510
b) 10,62510
c) 434610
2)
a) 100001002
b) 1110,00112
c) 1A0B16
3) a)
4)
a) 01000111
b) 000110000111
c) 00010011
5)
a) 9752
b) 695
c) 492
6)
a) 64
b) FFFFFFFF
c) 999,999
7)

8)
5. CONSIDERAÇÕES
Chegamos ao final da primeira unidade, na qual você teve a oportunidade de trabalhar com
sistemas de numeração, símbolos e portas lógicas básicas e circuitos lógicos – tudo realizado grada-
tivamente e com exercícios de aplicação para fixação do conteúdo. Além disso, foram apresentadas
as formas em que as portas lógicas são ligadas para formarem os circuitos lógicos, bem como os
teoremas de Boole e de De Morgan para simplificar os circuitos lógicos.
Na próxima unidade, trataremos os circuitos combinacionais, suas características e aplicações.
6. E-REFERÊNCIAS
PROFELECTRO. Simulador de Portas Lógicas – EasySim. Disponível em: <http://www.profelectro.info/simulador-de-portas-logicas-
easysim/>. Acesso em: 26 jan. 2017.
DUARTE, D. Simulador de portas lógicas – Logic Gate Simulator. Disponível em: <http://www.purainfo.com.br/dicas-de-
programas/dica-simulador-de-portas-logicas-logic-gate-simulator/>. Acesso em: 26 jan. 2017.

UNIDADE 2
CIRCUITOS LÓGICOS COMBINACIONAIS
Objetivos
 Compreender a conversão: expressão lógica em soma de produtos.
 Simplificar as expressões de soma de produto.
 Por meio da Álgebra de Boole e do Mapa de Karnaugh, simplificar e projetar circuitos lógicos.
 Entender o funcionamento dos circuitos EXCLUSIVE-OR e EXCLUSIVE-NOR.
 Implementar circuitos para habilitar/desabilitar.
 Entender o funcionamento dos circuitos digitais das famílias TTL e CMOS.
Conteúdos
 Soma de produtos.
 Simplificação de circuitos lógicos.
 Simplificação algébrica.
 Projetando circuitos lógicos combinacionais.
 Método do Mapa de Karnaugh.
 Circuitos EXCLUSIVE-OR e EXCLUSIVE-NOR.
 Circuitos para habilitar/desabilitar.
 Características dos CI’s digitais.

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UNIDADE 2 – Circuitos Lógicos Combinacionais
1. INTRODUÇÃO
Nesta unidade, serão apresentados os circuitos lógicos combinacionais. Nesses circuitos, a saí-
da depende única e exclusivamente das várias combinações das variáveis de entrada. Iniciamos fa-
zendo um estudo mais detalhado dos métodos de simplificação por meio da Álgebra de Boole e do
Mapa de Karnaugh. Utilizaremos técnicas simples para projetar circuitos lógicos combinacionais.
Veremos também algumas características básicas dos CI’s das famílias TTL e CMOS. Finalmente, ve-
remos os dispositivos lógicos programáveis, seus conceitos, linguagens e hardware.

Digital Integrador.
2. 1. FORMA DE SOMA DE PRODUTOS

Para aplicação do método de simplificação, é necessário que as expressões estejam na forma
de soma de produtos, isto é, as expressões que irão definir os circuitos lógicos consistem em dois ou
mais termos AND (produtos) conectados por uma operação OR. Os termos AND são compostos por
uma ou mais variáveis, individualmente, complementada ou não complementada. Considere a so-
ma de produtos o primeiro termo AND contém as variáveis A, B e C na forma não com-
plementar. O segundo termo AND contém A e C em sua forma não complementar e B complemen-
tada (invertida).
ATENÇÃO ______________________________________________________________________
Em uma expressão do tipo soma de produtos, um sinal de inversão não pode cobrir mais do que uma variável em um
mesmo termo. Exemplo: não pode ter
_______________________________________________________________________________
Produto de somas
Essa forma é também usada para expressões lógicas nos projetos de circuitos lógicos. Consiste
em dois ou mais termos OR (somas) conectados por uma operação AND. Os termos OR são compos-
tos por uma ou mais variáveis em sua forma complementada ou não complementada. Exemplos:
Não usaremos muito a forma de produto das somas, mas aparecerá em alguns circuitos lógi-
cos que apresentam uma estrutura particular.
2.2. SIMPLIFICAÇÃO DE CIRCUITOS LÓGICOS

A expressão do circuito lógico pode ser obtida da tabela-verdade. Uma vez obtida a expressão,
podemos reduzi-la a uma forma mais simplificada. A nova expressão pode, então, ser usada na im-
plementação de um circuito equivalente, mas que contém menos portas e conexões, tornando-o
menos complexo, com menor custo e mais confiável. Vejamos o circuito da Figura 2.1(a). Vamos

simplificá-lo para o circuito da figura 2.1(b). Como ambos realizam a mesma lógica, o circuito da
figura 2.1(b) é mais simples, contém menos portas lógicas e conexões.
Fonte: Tocci (1994, p. 98).

Figura 2.1 (a) Circuito lógico original; (b) Circuito lógico equivalente simplificado.
Para a simplificação de circuitos lógicos, usaremos dois métodos:

 Álgebra de Boole.
 Mapa de Karnaugh.
2. 3. SIMPLIFICAÇÃO ALGÉBRICA
Por meio dos teoremas da Álgebra Booleana, podemos simplificar expressões de circuitos lógi-
cos. O maior problema com essa técnica é que nem sempre está claro qual teorema aplicar para
obter a melhor simplificação.
A seguir, dois passos para aplicarmos os teoremas booleanos para simplificar as expressões:
 A expressão original deve ser colocada na forma soma de produtos. Deve-se aplicar re-
petidamente os teoremas de De Morgan e a multiplicação de termos.
 Com a expressão na forma de soma de produtos, sempre que possível, realizar a fato-
ração.
Vamos agora resolver dois exemplos, baseados em Tocci (1994).
Exemplo 2.1 Simplifique o circuito lógico mostrado na figura 2.2(a).

Fonte: Tocci (2008, p. 99).

Figura 2.2 (a) Circuito lógico original; (b) Circuito lógico equivalente simplificado.
Solução:
1) Determinar a expressão lógica da saída Z, usando o método apresentado, na unidade
1, na seção 2.13.
Z  ABC  A B.( AC )
2) Quebrar as barras de inversão, usando os teoremas de De Morgan e, em seguida,
multiplicar todos os termos.
Z  ABC  AB.(A  C)[teorema17]
Z  ABC  AB.(A  C) [cancela inversões duplas]
Z  ABC  ABA  ABC [multiplica ]
Z  ABC  AB  ABC[ A. A  A]
3) Já na forma de soma de produtos, vamos procurar variáveis comuns para fatorar. O 1º
e o 3º termos têm em comum. AC.
Z  AC (B B)  A B
Como B  B  1 , temos:
Z  AC (1)  AB  AC  AB
Fatorando A, temos:
Z  A(C  B )
Por meio dessa simplificação algébrica, implementamos o circuito lógico equivalente, apresen-
tado na Figura 2.1(b), com menos portas e muito mais simples que o original apresentado na Figura
2.1(a).
Simplifique a expressão Z  ABC  ABC  ABC .
Exemplo 2.2, para este exemplo, veremos dois métodos de solução.
Método 1

A expressão já está na forma soma de produtos.

vamos procurar variáveis em comuns entre os termos. O 1º e 2º termos têm em comum AB.
Portanto:
Z  AB (C  C )  ABC
Z  AB (1)  ABC
Z  AB  ABC
Fatorando o termo A, temos:
Z  A( B  BC ) [Aplicando teorema (15b)]
Z  A( B  C )
Método 2
Vamos rescrever a expressão, usando o teorema (7), no qual:
ABC  ABC  ABC .
Assim, temos:
Z  ABC  ABC  ABC  ABC
Fatorando temos:
Z  AB (C  C )  AC ( B  B )
Z  AB (1)  AC (1)
Z  AB  AC  A( B  C )
O mesmo resultado obtido no método 1. O artifício de usar o mesmo termo duas vezes [teo-
rema (7)] pode ser usado sempre, inclusive o mesmo termo pode ser usado mais de duas vezes, se
necessário.
2. 4. PROJETANDO CIRCUITOS LÓGICOS COMBINACIONAIS

Qualquer problema/projeto lógico pode ser resolvido, usando os procedimentos passo a pas-
so, descritos a seguir:
1) Construa uma tabela-verdade para descrever o funcionamento do circuito lógico.
2) Escreva o termo AND (produto) para cada saída igual a 1.
3) Escreva a expressão na forma de soma de produtos para a saída.
4) Simplifique a expressão da saída, se possível.
5) Implemente o circuito para a expressão final, simplificada.
Vejamos alguns exemplos baseados em Tocci (1994).
Exemplo 2.3 - Projete um circuito lógico com três entradas, A, B e C, cuja saída será nível ALTO
apenas quando a maioria das entradas for nível ALTO.
Solução:
1) Construa a tabela-verdade.
A saída x deve ser nível 1 (ALTO) sempre que duas ou mais entradas forem nível 1
(ALTO); para todos os outros casos, a saída será nível 0 (BAIXO).

Quadro 1 Tabela-verdade.
A B C x EXPRESSÃO
LÓGICA
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1 ABC
1 0 0 0
1 0 1 1 ABC
1 1 0 1 ABC
1 1 1 1 ABC
2) Escreva o termo AND para cada caso em que a saída seja 1.

Veja a quinta coluna da tabela-verdade. Existem 4 situações para saída nível 1. As
expressões já estão escritas.
3) Escreva a expressão na forma de soma de produtos para a saída:
x  ABC  ABC  ABC  ABC
4) Simplifique a expressão da saída.
Com base no teorema (7), vamos repetir o termo ABC, pois, ele tem em comum com os
demais, duas variáveis. Assim, a expressão fica:
x  ABC  ABC  ABC  ABC  ABC  ABC
Fatorando os pares, obtemos:
x  BC ( A  A)  AC ( B  B )  AB (C  C )
Cada termo entre parênteses é igual a 1, então:
x  BC  AC  AB
5) Implementar o circuito para a expressão final.
Como a expressão está na forma de soma de produtos, o circuito será um grupo de
portas AND ligadas em uma única porta OR.
Fonte: adaptado de Tocci (2008).

Figura 2.3 Circuito lógico.

Exemplo 2.4 - Veja a figura 2.4(a), em que um conversor analógico digital está monitorando a
tensão DC de uma bateria de 12V. A saída do conversor é um número binário de 4 bits, ABCD, que
corresponde à tensão da bateria em degraus de 1V, sendo a variável A o MSB e a variável D, o LSB.
As saídas binárias do conversor são as entradas de um circuito que gerará uma saída em nível ALTO
sempre que o valor binário for maior que 01102 = 610, ou seja, quando a tensão da bateria for maior
do que 6V. Projete o circuito lógico.

Figura 2.4 (a) Circuito conversor analógico-digital; (b) Tabela-verdade; (c) Circuito lógico simplificado.

Solução:
A tabela verdade é mostrada na Figura 2.4(b). Para cada número decimal temos um binário
equivalente, representado pela combinação ABCD:
 Z = 1, para todos os casos em que o número binário for maior que 0110.
 Z = 0, para os demais casos.
A tabela-verdade fornece a seguinte expressão na forma de soma de produtos:
Z  ABCD  ABC D  ABC D  ABCD  ABC D  ABCD  ABC D  ABCD
Simplificar essa equação é uma difícil tarefa. O processo passo a passo envolve fatoração e
eliminação de termos na forma A  A :
Z  ABCD  ABC ( D  D )  ABC ( D  D )  ABC ( D  D )  ABC ( D  D )
Z  A BCD  A BC  A B C  AB C  ABC
Z  A BCD  A B(C  C)  AB(C  C)
Z  ABCD  AB  AB
Z  ABCD  A( B  B )
Z  A BCD  A
Essa expressão pode ser reduzida ainda mais, aplicando o teorema (15a), que diz x  xy  x  y .
Nesse caso, x = A e y = BCD. Então:
Z  ABCD  A  BCD  A
Z  ABCD  A  BCD  A
Essa expressão está implementada na Figura 2.4(c).
Com o método do Mapa de Karnaugh, essa limitação de expressões com grande número de
termos não ocorre.
2. 5. MÉTODO DO MAPA DE KARNAUGH

Método do Mapa de Karnaugh é um método gráfico, simples e metódico, para simplificar uma
expressão lógica ou converter uma tabela-verdade no circuito lógico correspondente. O Mapa de
Karnaugh (mapa K) pode ser usado para resolver problemas que envolvem qualquer número de
variáveis de entrada, mas sua utilidade prática, nesta obra, se restringe até quatro entradas; acima
dessa quantidade, é melhor adotar recursos computacionais.
Formato do mapa K
A Figura 2.5 mostra três exemplos de mapas K, para duas, três e quatro variáveis de entradas,
em conjunto com as respectivas tabelas-verdade.
São pontos importantes dos exemplos, segundo Tocci (1994, p. 109 e 110):
 A tabela-verdade fornece o valor da saída X para cada combinação de valores de en-
trada. O mapa K fornece a mesma informação em um formato diferente. Cada linha da
tabela-verdade corresponde a um quadrado do mapa K. Por exemplo, na Figura 2.5(a),
a condição A=0, B=0, na tabela-verdade, corresponde ao quadrado AB no mapa K. Co-
mo a tabela-verdade mostra X=1 para esse caso, é colocado 1 no quadro AB no mapa
K. Da mesma forma, a condição A=1, B=1 na tabela-verdade corresponde ao quadro AB

no mapa K. Como X=1 nesse caso, um 1 é colocado no quadro AB no mapa K. Todos os

demais quadros são preenchidos com 0. Essa mesma ideia é usada para três ou quatro
variáveis mostradas na figura.
 Os quadros do mapa K são nomeados de forma que quadros adjacentes, horizontal-
mente ou verticalmente, difiram apenas em uma variável. Por exemplo, o quadro do
canto superior esquerdo, no mapa de quatro variáveis, é ABC D , enquanto o quadro
imediatamente à direita é ABC D (apenas a variável D é diferente). Da mesma forma,
quadros adjacentes verticalmente diferem apenas em uma variável. Por exemplo, o
quadro do canto superior esquerdo no mapa de quatro variáveis é ABC D , enquanto
que o quadro diretamente abaixo dele é ABC D (apenas a variável B é diferente).
Cada quadro da linha superior é considerado adjacente ao quadro correspondente na
linha inferior. Podemos imaginar que a parte superior do mapa foi dobrada, de modo a
tocar na parte inferior. Da mesma maneira, os quadros da coluna mais à esquerda são
adjacentes ao quadros da coluna mais à direita.
 Para que os quadros adjacentes, tanto na vertical quanto na horizontal, difiram apenas
em uma variável, as denominações, de cima para baixo, têm de ser feitas na ordem
mostrada: AB, AB, AB, AB . O mesmo se aplica às denominações de variáveis da esquer-
da para a direita: C D , CD , CD , C D .
 Após o mapa K ter sido preenchido com 0 e 1, a expressão na forma de soma de produ-
tos para a saída X pode ser obtida fazendo-se a operação OR dos quadros que contêm
1. No mapa K de três variáveis, Figura 2.5(b), os quadros ABC , ABC , ABC , ABC contêm 1,
de forma que X = ABC  ABC  ABC  ABC .
Vejamos os exemplos:
 Duas variáveis:

 Três variáveis:
 Quatro variáveis:
Fonte: Adaptado de Tocci (2008).

Figura 2.5 Mapa K e Tabelas verdade para (a) duas variáveis; (b) três variáveis; (c) quatro variáveis.

Agrupamento de quadros
Combinando adequadamente os quadros do mapa K que contêm 1, podemos simplificar a ex-
pressão da saída X. Esse processo de combinação de 1s é denominado agrupamento.
Agrupamento de dois quadros (pares)
Um grupo de dois 1s adjacentes entre si, vertical ou horizontalmente, no mapa K é denomina-
do par.
Agrupando-se um par de 1s adjacentes em um mapa K, elimina-se a variável que aparece
nas formas complementada e não complementada.
Agrupamento de quatro quadros (quartetos)
Um grupo de quatro 1s adjacentes entre si, vertical ou horizontalmente, no mapa K é denomi-
nado quarteto.
Agrupando-se um quarteto de 1s adjacentes em um mapa K, eliminam-se duas variáveis que
aparecem nas formas complementada e não complementada.
Agrupamento de oito quadros (octetos)
Um grupo de oito 1s adjacentes entre si, vertical ou horizontalmente, no mapa K é denomina-
do octeto.
Agrupando-se um octeto de 1s adjacentes em um mapa K, eliminam-se três variáveis que
aparecem nas formas complementada e não complementada.
Baseados em Tocci (1994), vamos resolver três exemplos.
Exemplo 2.5 - Determinar a expressão lógica simplificada para a saída X, considerando:

 Agrupamento de dois quadros (pares), três variáveis de entrada.
X  ABC  ABC  AB
 (b) Agrupamento de quatro quadros (quartetos), duas variáveis de entrada.

X  ABC  ABC  ABC  ABC

X  AC ( B  B )  AC ( B  B )
X  AC  AC
X  C ( A  A)  C
 Agrupamento de oito quadros (octetos), quatro variáveis de entrada.
A análise do agrupamento dos oito quadros 1s da figura mostra que apenas a variável B se
mantém na mesma forma para todos os oito quadros; as outras variáveis aparecem nas formas
complementadas e não complementadas. Então, para esse mapa K, temos: X  B .
Processo de simplificação
O agrupamento de pares, quartetos e octetos no mapa K pode ser usado para obter uma ex-
pressão simplificada. Podemos resumir as regras de agrupamentos para grupos de qualquer tama-
nho:
Quando uma variável aparece nas formas complementadas e não complementadas em agru-
pamento, tal variável é eliminada da expressão. As variáveis que não se alteram para todos os qua-
dros do agrupamento têm de permanecer na expressão final.
É importante destacar que, quanto maior o número de 1s, mais variáveis serão eliminadas.
Um grupo de dois 1s elimina uma variável, um grupo de quatro 1s elimina duas variáveis e um grupo
de oito 1s elimina três variáveis. A partir de agora, utilizamos esse princípio para obter a expressão
lógica simplificada no mapa K que contém qualquer combinação de 1s e 0s.
Os procedimentos a seguir, seguindo Tocci (1994), serão aplicados passo a passo no método
do mapa K para simplificação de uma expressão booleana:
1) Construa o mapa K e coloque os 1s nos quadros que correspondem aos 1s da tabela-
verdade. Coloque 0s nos demais.
2) Analise o mapa K quanto aos 1s adjacentes e agrupe os 1s que não são adjacentes a
quaisquer outros 1s. Esses são denominados 1s isolados.
3) Em seguida, procure os 1s que são adjacentes a somente outro 1. Agrupe todo par que
contém tal 1.
4) Agrupe qualquer octeto, mesmo que ele contenha um ou mais 1s que ainda não
tenham sido agrupados.
5) Agrupe qualquer quarteto que contenha um ou mais 1s que ainda não tenham sido
agrupados, certifique-se de usar o menor número de agrupamentos.

6) Agrupe quaisquer pares necessários para incluir quaisquer 1s que ainda não tenham
sido agrupados, certifique-se de usar o menor número de agrupamentos.
7) Forme a soma OR de todos os termos gerados por cada grupo.
Vamos resolver dois exemplos práticos, baseado em Tocci (1994), para que você fixe os con-
ceitos apresentados.
Exemplo 2.6 - Vamos supor que os mapas K foram obtidos a partir das tabelas-verdade (passo
1). Os quadros estão numerados (1-16) por conveniência para identificar cada grupo.
a)
2) O quadro 4 é o único que não é adjacente a qualquer outro 1. Ele é agrupado e

denominado grupo 4.
3) O quadro 15 é adjacente apenas ao 11. Esse par é agrupado e denominado grupo 11,
15.
4) Não há octetos.
5) Os quadros 6, 7, 10 e 11 formam um quarteto. Esse quarteto é agrupado e
denominado grupo 6, 7, 10, 11. Observe que o quadro 11 foi usado novamente,
mesmo fazendo parte do grupo 11,15.
6) Todos os 1s já estão agrupados.
7) Cada grupo gera um termo na expressão lógica de X:

Grupo 4: ABC D .
 Grupo 11, 15: ACD (a variável B foi eliminada).
 Grupo 6, 7, 10, 11: BD (as variáveis A e C foram eliminadas).
Os termos gerados pelos grupos são unidos pela operação OR, obtendo-se a expressão lógica
para a saída X:
X  ABCD  ACD  BD

b)
2) Não há 1s isolados.
3) O 1 no quadro 3 é adjacente apenas ao 1 do quadro 7. O agrupamento desse par é o
grupo 3, 7.
4) Não há octetos.
5) Existem dois quartetos. Os quadros 5, 6, 7 e 8 formam um quarteto, esse quarteto é
agrupado e forma o grupo 5, 6, 7, 8. O segundo quarteto é formado pelos quadros 5, 6,
9 e 10, esse quarteto é agrupado e forma o grupo 5, 6, 9, 10.
6) Todos os 1s já estão agrupados.
7) Cada grupo gera um termo na expressão lógica de X:
 Grupo 3,7: ACD (a variável B foi eliminada).
 Grupo 5,6,7,8: AB (as variáveis C e D foram eliminadas).

Grupo 5,6,9,10: BC (as variáveis A e D foram eliminadas).
para a saída X:
X  AB  BC  ACD
Preenchendo o mapa K desde uma expressão booleana de saída
Quando a saída é apresentada desde uma expressão booleana, o mapa K pode ser preenchido
por meio dos seguintes passos:
 Passe a expressão na forma soma de produto, caso não esteja nesse formato.
 Para cada termo produto da expressão na forma de soma de produtos, coloque um 1
em cada quadro do mapa K, cuja denominação seja a mesma da combinação das variá-
veis das entradas. Coloque um 0 nos demais quadros.
Exemplo 2.7 - Use o mapa K para simplificar a expressão:

Z  C ( ABD  B )  ABCD  C D

1) Multiplique o primeiro termo para obter um soma de produtos:

Z  C ABD  CB  ABCD  CD
2) Para o termo C AB D , coloque simplesmente um 1 no quadro 1; esse quarteto
agrupado forma o grupo 1, do mapa K. Para o termo C B , coloque um 1 em todos os
quadros que têm nas suas denominações o termo C B , ou seja, quadros 1, 2, 13 e 14,
formando o grupo 1, 2, 13, 14. Para o termo ABCD , coloque um 1 no quadro que tem
nas suas denominações o termo ABCD , ou seja, somente o quadro 15, formando o
grupo 15. Para o termo C D coloque um 1 em todos os quadros que têm a
denominação C D , ou seja, toda a coluna da esquerda, já denominados. Coloque 0 nos
demais quadros.
Assim, temos:
 Grupo 1, 5, 9, 13: C D (as variáveis A e B foram eliminadas).
 Grupo 1, 2, 13, 14: BC (as variáveis A e D foram eliminadas).
 Grupo 14, 15: ABD (a variável C foi eliminada).
para a saída X.
X  C D  BC  ABD  C ( D  B )  ABD
Condições de irrelevância (don’t care)

Existem certas condições para os níveis nos quais é irrelevante (don’t care) se a saída é nível
ALTO ou BAIXO. Veja a tabela verdade da figura 2.6(a).
Para as condições A, B, C = 1, 0, 0 e A, B, C = 0, 1, 1, a saída z não é especificada nem com 0
nem com 1. O X representa condição de irrelevância (don’t care). Essa condição pode acontecer por
diversos motivos, porém o mais comum é que algumas combinações de entradas e saída nunca
ocorrerão; dessa forma, não há saída específica para tais condições.

Quando surge condição irrelevante, o projetista está livre para fazer a saída ser 0 ou 1. Esco-
lher adequadamente a saída pode simplificar muito a expressão de saída e, consequentemente, o
circuito lógico tem com menos portas e é mais simples.
O mapa K para a tabela-verdade da Figura 2.6(a) é mostrado na Figura 2.6(b). Nesse caso, ado-
tamos nível ALTO para o quadro ABC e nível BAIXO para o quadro ABC , pois isso produz um quar-
teto que pode ser agrupado para gerar z = A, conforme Figura 2.6(c).

Figura 2.6 Tabela-verdade e Mapas K: (a) Tabela verdade; (b) Mapa K; (c) Mapa K adequadamente alterado.

as leituras indicadas, procurando assimilar o conteúdo estudado

2. 6. CIRCUITOS EXCLUSIVE-OR E EXCLUSIVE-NOR

Dois circuitos lógicos especiais, que também podem ser obtidos por lógica combinacional,
aparecem muitas vezes em sistemas digitais.
EXCLUSIVE-OR (ou EXCLUSIVO)

Esse circuito produz uma saída em nível ALTO sempre que as duas entradas estiverem em ní-
veis opostos.
Considere o circuito lógico combinacional e sua tabela-verdade mostrados na figura 2.7(a). A
expressão de saída é:
X  AB  AB
Esse é o circuito EXCLUSIVE-OR, que passaremos a chamar de XOR. O circuito XOR tem um
símbolo próprio, mostrado na Figura 2.7(b). Esse circuito XOR é normalmente denominado porta
XOR e o consideramos outro tipo de porta lógica. O símbolo IEEE/ANSI é mostrado na Figura 2.7(c).
A notação de dependência (=1) dentro do bloco indica que a saída será ativa/ALTO apenas quando
uma única entrada for nível ALTO.
A porta XOR tem apenas duas entradas, não existem portas XOR com mais de duas entradas. A
saída é X  AB  AB . Algumas vezes aparece a forma abreviada para a expressão XOR:
X  A B
Os CIs listados a seguir são chips quádruplos de porta XOR.
 74LS86 – CI quádruplo XOR (família TTL).
 74C86 – CI quádruplo XOR (família CMOS).
 74HC86 – CI quádruplo XOR (família CMOS de alta velocidade).


Figura 2.7 Tabela-verdade e símbolos da porta XOR: (a) Tabela-verdade e circuito lógico combinacional operação XOR; (b) Símbolo
tradicional; (c) Símbolo IEEE/ANSI.
EXCLUSIVE-NOR (NOU-EXCLUSIVO)
Esse circuito produz uma saída em nível ALTO sempre que as duas entradas estiverem no
mesmo nível lógico.
Considere o circuito lógico combinacional e sua tabela-verdade mostrada na Figura 2.8(a). A
expressão de saída é:
X  AB  AB
Esse é o circuito EXCLUSIVE-NOR, que passaremos a chamar de XNOR. O circuito XNOR tem
um símbolo próprio, mostrado na Figura 2.8(b). Esse circuito é normalmente denominado porta
XNOR e o consideramos outro tipo de porta lógica. O símbolo IEEE/ANSI é mostrado na Figura 2.8(c).
A notação de dependência (=1) dentro do bloco, acrescida do pequeno triângulo na saída, indica
que a saída será ativa em nível BAIXO apenas quando uma única entrada for nível ALTO. É importan-
te perceber que a saída de um circuito XNOR é exatamente o inverso da saída do circuito XOR.
A porta XNOR tem apenas duas entradas, não existem portas XNOR com mais de duas entra-
das. A saída é X  AB  AB . Algumas vezes aparece a forma abreviada para a expressão XNOR:
X  A B
Os CIs listados a seguir são chips quádruplos de porta XNOR:
 74LS266 – CI quádruplo XNOR (família TTL).
 74C266 – CI quádruplo XNOR (família CMOS).
 74HC266 – CI quádruplo XOR (família CMOS de alta velocidade).


Figura 2.8 Tabela-verdade e símbolos porta XNOR: (a) Tabela-verdade e circuito lógico combinacional da operação XNOR; (b) Símbolo
tradicional; (c) Símbolo IEEE/ANSI.
Exemplo 2.8 - Determine a forma de onda de saída para as formas de ondas de entrada mos-
trada na Figura 2.9.
Figura 2.9 (a) Porta XNOR; (b) Formas de ondas das entradas, A e B, e saída X.

Solução: a forma da onda de saída é obtida sabendo-se que a saída da porta XNOR será nível
ALTO apenas quando as entradas estiverem no mesmo nível.

2. 7. CIRCUITOS PARA HABILITAR/DESABILITAR

As portas lógicas básicas podem ser usadas para controlar a passagem de um sinal lógico da
entrada para a saída. Observe as formas de ondas da Figura 2.10, na qual um sinal lógico A é aplica-
do em uma das entradas de cada porta lógica e a outra entrada é a entrada de controle B. O nível
lógico do sinal da entrada de controle determina se o sinal da entrada está habilitado ou desabilita-
do a alcançar a saída.
Figura 2.10 As quatro portas básicas usadas para habilitar e desabilitar sinal da entrada.
Exemplo 2.9 - Projetar um circuito lógico que permita a passagem de um sinal para a saída
apena quando as entradas de controle B e C assumirem níveis lógicos opostos-diferentes. Caso con-
trário, a saída deve permanecer em nível ALTO (TOCCI, 1994, p.125)
Solução: uma porta OR deve ser usada porque o sinal deve passar sem inversão e, quando de-
sabilitada, a saída deve ser nível ALTO. Com base no enunciado, a habilitação deve ocorrer para A ‡
B, isto é, A = 0 e B = 1 ou A = 1 e B = 0; isso nos remete a uma porta lógica XOR para o sinal de con-
trole A e B (Figura 2.11).

Figura 2.11 Circuito lógico para habilitar/desabilitar.

2. 8. CARACTERÍSTICAS BÁSICAS DOS CIS DIGITAIS

Vários componentes eletrônicos, como resistores, diodos e transistores são agrupados em
único pedaço de material semicondutor (normalmente silício), denominado substrato e conhecido
como chip. O chip é encapsulado em material plástico ou cerâmico e suas conexões com outros dis-
positivos externos são feitas por meio dos pinos. O encapsulamento mais comum é o dual-in-line-
package (DIP). A Figura 2.12(a) possui duas linhas de pinos paralelos, sendo os pinos numerados no
sentido anti-horário, quando o encapsulamento é visto por cima, a partir da marca do entalhe ou
ponto, conforme aparece na Figura 2.12(b). O DIP mostrado é de 14 pinos, mas existem também de
16, 20, 24, 28, 40 e 64 pinos.
O chip de silício é muito menor que seu DIP (Figura 2.12(c)), sendo conectado aos pinos por
meio de fios muito finos (trilhas).
Na figura 2.12(d), é mostrado um encapsulamento especial em que os terminais em forma de
“J” se curvam sob o CI. Esse encapsulamento é plástico e conhecido como PLCC, usado em Dispositi-
vos Lógicos Programáveis (PLD) para sistemas digitais de tamanho maior.
O quadro a seguir estabelece a relação entre a complexidade do CI e o número de portas.
Quadro 2 Relação entre complexidade e número de portas.
COMPLEXIDADE PORTAS POR CI
Integração em pequena escala (SSI) Menos de 12
Integração em média escala (MSI) 12  n º portas  99
Integração em grande escala (LSI) 100  n º portas  9999
Integração em escala muito grande 100.000  n º portas  999.999
(VLSI)
Integração em escala ultra grande 100.000  n º portas  999.999
(ULSI)
Integração em escala giga (GSI) 1.000.000 ou mais
Fonte: Tocci (2008, p. 127).

Figura 2.12 (a) Dual-in-line-package (DIP); (b)Entalhe e ponto de referência; (c) Chip de silício muito menor que o encapsulamento; (d)
Encapsulamento PLCC.

CIs bipolares e unipolares

CIs bipolares são fabricados utilizando transistores bipolares de junção (PNP e NPN) como seu
elemento principal. CIs unipolares são fabricados com transistores unipolares de efeito de campo
(MOSFET canal P e canal N) como seu elemento principal.
A família TTL (lógica transistor-transistor) tem sido a principal família de CIs digitais bipolares
nos últimos 30 anos, porém não é mais usada em novos projetos, sendo substituída por várias ou-
tras séries TTL de alto desempenho, mas a configuração básica é a mesma.
A família CMOS (complementar metal-oxido-semicondutor) gradualmente tem substituído a
família TTL. A família CMOS faz parte de uma classe de CIs digitais unipolares que usa o MOSFET
canal P e canal N como elemento principal do circuito. Devido à simplicidade e forma compacta,
além de outras qualidades, os CIs atuais de grande escala estão adotando a tecnologia CMOS.
Fonte: Tocci (2008, p. 128).

Figura 2.13 (a) Circuito INVERSOR TTL; (b) Circuito INVERSOR CMOS. A numeração dos pinos está entre parênteses.
O quadro a seguir apresenta diversas séries da família lógica TTL.

Quadro 3 Séries da família lógica TTL.
Séries TTL Prefixo Exemplo de CI
TTL Padrão 74 7404 (Inversor sêxtuplo)
TTL Schottky 74S 74S04 (Inversor sêxtuplo)
TTL Schottky de Baixa Potência 74LS 74LS04 (Inversor sêxtuplo)
TTL Schottky Avançada 74AS 74AS04 (inversor sêxtuplo)
TTL Schottky Avançada de Baixa Po- 74ALS 04 (Inversor Sêxtu-
74ALS
tência plo)
Já o quadro 4 apresenta várias séries da família lógica CMOS.

Quadro 4 Séries da família lógica CMOS.

Séries CMOS Prefixo Exemplo de CI
4001 (porta NOR quádru-
CMOS com porta de metal 40
pla)
Porta de metal, compatível pino a pino 74C02 (porta NOR quá-
74C
com TTL drupla)
Porta de silício, compatível pino a pino 74HC02 (porta NOR quá-
74HC
com TTL, alta velocidade drupla)
Porta de silício, alta velocidade, com-
74HCT02 (porta NOR
patível pino a pino e eletricamente 74HCT
quádrupla)
com TTL
CMOS de altíssimo desempenho, não é
74AC02 (porta NOR quá-
compatível pino a pino nem eletrica- 74AC
drupla)
mente com TTL
CMOS de altíssimo desempenho, não é
74ACT02 (porta NOR
compatível pino a pino, mas é eletri- 74ACT
quádrupla
camente compatível com TTL
Alimentação e terra
As conexões mais importantes são as de alimentação cc (corrente contínua) e terra. Na Figura
2.13, podemos observar que tanto o circuito TTL quanto o CMOS tem fonte de tensão cc ligada a um
pino e o terra (GND), a outro. Caso não sejam conectadas à alimentação V CC para os circuitos TTL e
VDD para os circuitos CMOS, ou GND para ambos, os CIs não responderão adequadamente às entra-
das lógicas e, consequentemente, não fornecerão os níveis lógicos de saída esperados.
As faixas de tensão para os níveis lógicos são:
 TTL: VCC = +5V (NOMINAL).
 CMOS: 3  V  18V .
DD
A tabela a seguir mostra os valores de tensão para os níveis lógicos 0 e 1 para os circuitos TTL
padrão e CMOS com VDD = +5V:

Figura 2.13 Níveis lógicos de entrada e as correspondentes faixas de tensão para CIs digitais: (a) TTL; (b) CMOS.
Entradas não conectadas (flutuantes)

Entradas não conectadas são denominadas flutuantes. As respostas a essas entradas são dife-
rentes para os circuitos TTL e CMOS:
 TTL: entradas flutuante para esses circuitos funcionam exatamente como se houvesse
nível lógico 1. O CI responde como se na entrada tivesse sido aplicado um nível lógico
ALTO. Como a entrada flutuante é muito suscetível a ruídos, que podem afetar o funci-
onamento do circuito, devemos sempre conectar as entradas que não estão sendo
usadas ao nível ALTO.
 CMOS: entradas flutuantes para esses circuitos podem superaquecer o CI e possivel-
mente danificá-lo. Por essa razão, todas as entradas de um circuito CMOS devem ser
conectadas a um nível lógico (ALTO ou BAIXO), o que for apropriado no caso, ou à saí-
da de outro CI.
Análise de defeitos em sistemas digitais

Segundo Tocci (1994, p. 133), a análise de defeitos em sistemas digitais demanda três passos
básicos:
 Detecção do defeito: observe o funcionamento do circuito/sistema e compare com o
funcionamento correto esperado.
 Identificação do defeito: faça testes e medições para identificar o defeito.
 Correção do defeito: substitua o componente defeituoso, conserte a conexão defeitu-
osa, remova o curto-circuito, e assim por diante.

Falhas internas dos CIs digitais

As falhas internas mais comuns são:
1) Mau funcionamento do circuito interno do CI.
2) Entradas ou saídas curto-circuitadas para GND ou Vcc.
3) Entradas ou saídas abertas.
4) Curto-circuito entre dois pinos (exceto GND e VCC).
Falhas externas
Um maior número de defeitos pode acontecer externamente aos CIs; os mais comuns são:
1) Fio interrompido.
2) Conexão com solda fria; conexão de wire-wrap folgada.
3) Fissuras ou cortes na placa de circuito impresso.
4) Pino do CI dobrado ou quebrado.
5) Defeito no soquete do CI, de forma que o pino do CI não faça contato elétrico com o
soquete.
6) Linhas de sinal em curto.
7) Falha na fonte de alimentação.
8) Carregamento da saída.

_______________________________________________________________________________
3. CONTEÚDO DIGITAL INTEGRADOR

compreender integralmenteos conteúdos apresentados nessa unidade.
3. 1. MAPA DE KARNAUGH
Neste momento, vamos iniciar uma imersão no tema em referência. Em Eletrônica Digital,
constantemente são implementados circuitos lógicos com as portas básicas OR, AND e INVERSOR,
com as quais podemos representar quaisquer circuitos, por meio das operações booleanas básicas.
Por meio do mapa K, podemos simplificar essas expressões e trabalhar com circuitos mais simples,
econômicos e confiáveis. Para consolidarmos nossos conhecimentos nos assuntos tratados, indica-
mos as seguintes leituras:
 <http://www.inf.ufrgs.br/logics/docman/karma/>.
 CALIFORNIA POLYTECHNIC STATE UNIVERSITY. Karnaugh Map Explorer 2.0. Disponível
em:

<http://www.ee.calpoly.edu/media/uploads/resources/KarnaughExplorer_1.html>.
Acesso em: 27 jan. 2017.
 TOCCI, R. J. Sistemas digitais: princípios e aplicações. 10. ed. Rio de Janeiro: Prentice
3. 2. CIRCUITOS EXCLUSIVE-OR E EXCLUSIVE-NOR

Tão importante quanto as portas básicas, as portas EXCLUSIVE-OR (XOR) e EXCLUSIVE-NOR
(XNOR) podem ser usadas para implementar qualquer operação booleana básica. Uma porta XNOR
é o mesmo que uma porta XOR com a saída conectada a um INVERSOR.
 IDOETA, I. V. Elementos de Eletrônica Digital. 13. ed São Paulo: Érica, 1988. Capítulos 3,
4 e 9.
jan. 2017.
 TOCCI, R. J. Sistemas digitais: princípios e aplicações. 10. ed. Rio de Janeiro: Prentice
1) Simplifique as expressões usando álgebra booleana:
( a ) X  ABC  ABC  ABC  ABC
(b)Y  A  B[C  ( AB  AC ])
2) Simplifique o circuito mostrado na Figura 4.1, usando Álgebra Booleana.
Figura 4.1 Circuito Lógico, questão 2.
3) Projete o circuito lógico correspondente à tabela-verdade da Figura 4.2.

A B C Z
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1

1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
Figura 4.2 Tabela-verdade, questão 3.
4) Determine a expressão mínima para o mapa K mostrado na Figura 4.3:
CD CD CD
CD
1 1 1 1
AB
1 2 3 4
1 1 0 0
AB
5 6 7 8
AB 0 0 0 1
9 10 11 12
0 0 1 1
AB
13 14 15 16
Figura 4.3 Mapa K, questão 4.
5) Determine as condições de entrada necessárias para gerar uma saída X = 1 no circuito mostrado na Figura 4.4.
Figura 4.4 Circuito lógico, questão 5.
6) Como implementar uma porta XNOR usando apenas um CI que possue 4 portas XOR?
Gabarito
1)
a) X = 1.
b) Y  A  BC .
2) X  MN  Q .
3) x  AC  BC  AC D
4) x  AC  BC  AC D

Figura 4.5 Mapa K, questão 4 (resposta).
5) A = 0, B = C = 1
6) Uma possibilidade é:
Figura 4.6 Resolução, questão 6.
5. CONSIDERAÇÕES
Chegamos ao final da segunda unidade, na qual você teve a oportunidade de trabalhar com as
expressões booleanas, simplificações pelo método dos Teoremas de Boole e De Morgan, e os circui-
tos lógicos. Além disso, foram apresentadas as formas como as portas lógicas são ligadas para for-
marem os circuitos lógicos, bem como os teoremas de Boole e de De Morgan e o mapa K para sim-
plificar os circuitos lógicos.
Na próxima unidade, trataremos os circuitos Flip-Flops e circuitos correlatos., suas caracterís-
ticas e aplicações.
6. E-REFERÊNCIAS
<http://www.inf.ufrgs.br/logics/docman/karma/>.
CALIFORNIA POLYTECHNIC STATE UNIVERSITY. Karnaugh Map Explorer 2.0. Disponível em:
<http://www.ee.calpoly.edu/media/uploads/resources/KarnaughExplorer_1.html>. Acesso em: 27 jan. 2017.
PROFELECTRO. Simulador de Portas Lógicas – EasySim. Disponível em: <http://www.profelectro.info/simulador-de-portas-logicas-
easysim/>. Acesso em: 26 jan. 2017.
DUARTE, D. Simulador de portas lógicas – Logic Gate Simulator. Disponível em: <http://www.purainfo.com.br/dicas-de-
programas/dica-simulador-de-portas-logicas-logic-gate-simulator/>. Acesso em: 26 jan. 2017.


UNIDADE 3
FLIP-FLOPS, REGISTRADORES E CONTADORES
Objetivos
 Projetar e montar um flip-flop latch com portas NAND e NOR.
 Identificar e descrever as diferenças entre sistemas síncronos e assíncronos.
 Principais diferenças entre tranferências serial e paralela de dados.
 Aplicar Flip-Flops em circuitos de sincronização.
 Usar Flip-Flops como divisores de frequência e contadores.
 Entender as características dos dispositivos Schmitt-Trigger.
Conteúdos
 Latch com portas NAND e NOR.
 Sinais de Clock e Flip-Flops com Clock: S-R, J-K e D.
 Latch D (Latch Transparente).
 Entradas assíncronas.
 Sincronização de Flip-Flops.
 Armazenamento e transferência de dados.
 Transferência serial de dados: registradores de deslocamento.
 Divisão de frequência e contagem.
 Dispositivos Schmitt-Trigger.
 Multivibrador monoestável.
 Contadores assíncronos.
 Contadores síncronos decrescentes e crescentes/decrescentes.

1) Não se limite ao conteúdo do Conteúdo Básico de Referência; busque outras informações em sites confiáveis e/ou
nas referências bibliográficas, apresentadas ao final de cada unidade. Lembre-se de que, na modalidade EaD, o
engajamento pessoal é um fator determinante para o seu crescimento intelectual.
4) Procure instigar seus colegas a refletir sobre a importância de estudar esta obra. Faça isso utilizando a Sala de Aula
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apresentados. O tempo investido está diretamente relacionado ao crescimento de sua confiança e habilidade

UNIDADE 3 – Flip-Flops, Registradores e Contadores
1. INTRODUÇÃO
Nesta unidade, serão apresentados os Flip-Flops, Registradores e Contadores. Nos circuitos
combinacionais, vistos nas unidades anteriores, a saída depende única e exclusivamente das várias
combinações das variáveis de entrada, porém, nos circuitos combinacionais com dispositivos de
memórias, a parte combinacional recebe sinais lógicos tanto das entradas externas quanto das saí-
das dos elementos de memórias. O circuito combinacional opera sobre essas entradas produzindo
diversas saídas, algumas das quais são usadas para determinar os valores binários a serem armaze-
nados nos elementos de memória. O Flip-Flop é o elemento de memória mais importante.
As entradas dos FFs, na sua maioria, precisam apenas receber um pulso para provocar a mu-
dança de estado na sua saída, sendo que a saída permanece no novo estado mesmo após o término
do pulso de entrada. Essa é a característica de memória dos FFs.
Fonte: Tocci (2008, p.171).

Figura 1.1. Diagrama geral de um sistema digital.

Digital Integrador.
2. 1. LATCH COM PORTAS NAND

Um FF simples com duas portas NAND é mostrado na Figura 2.1(a). As duas portas NAND são
interligadas de modo que a saída na NAND 1 é conectada a uma entrada da NAND 2 e vice-versa. As
saídas do latch são Q e Q. Em condições normais, sempre serão uma inverso da outra. A entrada SET
é a que seta Q para o estado 1; a entrada RESET é a que reseta Q para o estado 0.
Normalmente as entradas SET e RESET estão em repouso no estado ALTO. Sempre que se de-
seje alterar a saída, uma delas deve ser pulsada para nível BAIXO. Existem dois estados de saída,
igualmente prováveis, para SET = RESET = 1:

 Q  0, Q  1 Figura 2(a)
 Q  1, Q  0 Figura 2(b)

Figura 2.1. Latch com portas NAND (a) Q  0, Q  1 ; (b) Q  1, Q  0 .
Setando o Latch (FF)

Quando a entrada SET é momentaneamente pulsada para nível BAIXO, enquanto a RESET
permanece em nível ALTO. A Figura 2.2(a) mostra que no instante t0 a entrada SET é pulsada para
nível BAIXO, então a saída Q irá para nível ALTO e esse nível forçará Q para nível BAIXO. Na NAND
nº 1 há duas entradas em nível BAIXO. Quando a entrada SET retorna para o estado 1, no instante
t1, a saída da NAND nº 1 permanece em nível ALTO ( Q  1 ), mantendo a saída da NAND nº 2 em
nível BAIXO ( Q  0 ).
A Figura 2.2(b) mostra que no instante t0 a entrada SET é pulsada para nível BAIXO. Como
Q  0 já mantém a saída da NAND nº 1 em nível ALTO, o pulso BAIXO na entrada SET não altera a
saída. Assim, em t1, quando a entrada SET retorna ao nível ALTO, as saídas do latch ainda são Q  1
e Q  0.
Resumindo, um pulso em nível BAIXO na entrada SET sempre levará o latch para o estado
Q  1 . Essa operação é chamada de setar o latch.

Figura 2. 2. Pulsando SET para nível BAIXO: (a) Q=0 antes do pulso na entrada SET; (b) Q=1 antes do pulso na entrada SET. Em ambos os
casos a saída Q termina em nível ALTO.

Resetando o Latch (FF)

Analisemos agora quando a entrada RESET é pulsada para nível BAIXO, enquanto a entrada
SET é mantida em nível ALTO. A Figura 2.3(a) mostra que no instante t0 a entrada RESET é pulsada
para nível BAIXO. Como Q = 0 já mentem a saída NAND nº 2 em nível ALTO, um pulso em nível BAI-
XO na entrada RESET não apresentará nenhum efeito. Assim, em t1, quando a entrada RESET retor-
na ao nível ALTO, as saídas do latch ainda são Q  0 e Q  1 .
A Figura 2.3(b) mostra que no instante t0 a entrada RESET é pulsada para nível BAIXO. Como
Q vai para nível ALTO, e esse nível ALTO força a saída Q para nível BAIXO de forma que a NAND nº 2
agora tem duas entradas em nível BAIXO. Assim, em t1, quando a entrada RESET retorna ao nível
ALTO, a saída da NAND nº 2 permanece em nível ALTO ( Q  1 ), que por sua vez mantém a saída da
NAND nº 1 em nível BAIXO ( Q  0 ).
Resumindo, um pulso em nível BAIXO na entrada RESET sempre levará o latch para o estado
Q  0 . Essa operação é chamada de limpar ou resetar o latch.

Figura 2.3. Pulsando RESET para nível BAIXO: (a) Q=0 antes do pulso na entrada RESET; (b) Q=1 antes do pulso na entrada RESET. Em
ambos os casos a saída Q termina em nível BAIXO.
Resumo do LATCH com portas NAND

Segundo Tocci (2008), a operação descrita anteriormente pode ser colocada em uma tabela
verdade (Figura 2.4) e resumida como se segue:
 SET = RESET = 1. É o estado normal de repouso e não tem nenhum efeito sobre o estado da
saída. As saídas Q e Q permanecem nos mesmos estados que estavam antes dessa condi-
ção de entrada.
 SET = 0, RESET = 1. Essa é a operação de setar o latch. Essa condição sempre faz a saída ir
para o estado em que Q  1 , em que permanecerá mesmo que a entrada SET retorne para
nível ALTO.
 SET = 1, RESET = 0. Essa é a operação de limpar ou resetar o latch. Essa condição sempre faz
a saída ir para o estado em que Q  0 , em que permanecerá mesmo que a entrada RESET
retorne para nível ALTO.

 SET = RESET = 0. Essa condição é inválida e não deve ser usada. Essa condição tenta, simulta-
neamente, setar e resetar o latch e produz Q  Q  1 . Caso as entradas retornem ao 1, si-
multaneamente, o estado resultante é imprevisível.
Figura 2.4. Tabela verdade, latch com portas NAND.
Figura 2.5. Símbolo simplificado do latch NAND.
Exemplo 2.1 Aplicação do latch NAND para evitar trepidação do contato (contact bounce)
quando da comutação de uma chave mecânica.
A Figura 2.6(a) mostra o circuito com a chave mecânica sendo comutada do ponto B para o
ponto A e vice-versa. É praticamente impossível obter uma comutação limpa de tensão. A comuta-
ção do ponto B para A gera várias transições na tensão de saída, enquanto ocorre a trepidação do
contato. Essas múltiplas transições no sinal de saída geralmente não duram mais que poucos milis-
segundos, mas, podem ser inaceitáveis em muitas aplicações. Utilizemos um latch NAND para evitar
o efeito da trepidação do contato no sinal de saída, a Figura 2.6(b) mostra essa aplicação.

Figura 2.6. (a) Comutação da chave; (b) Aplicação Latch NAND.
Solução:
Considere que a chave está em repouso na posição B, de forma que a entrada RESET esteja
em nível BAIXO e Q = 0. Quando comutamos a chave para a posição A. a entrada RESET vai para
nível ALTO, e um nível baixo aparece em SET quando a chave faz o primeiro contato. Isso seta a
saída Q = 1, com um pequeno atraso (tempo de resposta da porta NAND). Agora, caso a chave des-
faça a conexão com o contato A, as entradas SET e RESET serão nível ALTO e a saída Q não será
mais afetada com a trepidação, permanecendo em nível ALTO.
De forma análoga, quando a chave é comutada da posição A para a posição B, ela coloca um
nível BAIXO na entrada RESET logo que ocorre o primeiro contato. Isso reseta a saída Q para o
estado BAIXO, no qual permanece mesmo com as várias trepidações da chave no contato B antes de
atingir o repouso.
Assim, na saída Q tem-se apenas uma única transição cada vez que a chave é comutada.
Latch com portas NOR

A configuração mostrada na Figura 2.7(a) é similar a Figura 2.1(a), exceto pelo fato das saídas
Q e Q estarem em posições trocadas e utilizar portas NOR.

Figura 2.7. (a) Latch com portas NOR; (b) Símbolo simplificado; (c) Tabela verdade.
Resumo do LATCH com portas NOR

Segundo Tocci (2008), a operação descrita anteriormente pode ser colocada em uma tabela
verdade, Figura 2.6(c), e resumida como se segue:
 SET = RESET = 0. É o estado normal de repouso e não tem nenhum efeito sobre o estado da
saída. As saídas Q e Q permanecem nos mesmos estados que estavam antes dessa condi-
ção de entrada.
 SET = 1, RESET = 0. Essa é a operação de setar o latch. Essa condição sempre faz a saída ir
para o estado em que Q  1 , em que permanecerá mesmo que a entrada SET retorne para
nível BAIXO.
 SET = 0, RESET = 1. Essa é a operação de limpar ou resetar o latch. Essa condição sempre faz
a saída ir para o estado em que Q  0 , em que permanecerá mesmo que a entrada RESET
retorne para nível BAIXO.
 SET = RESET = 1. Essa condição é inválida e não deve ser usada. Essa condição tenta, simul-
taneamente, setar e resetar o latch e produz Q  Q  0 . Caso as entradas retornem ao 0,
simultaneamente, o estado resultante é imprevisível.
Exemplo 2.2 Circuito detector de passagem. Utilizando-se um fototransistor podemos criar um
circuito para detectar a interrupção de um feixe de luz. O feixe de luz incide diretamente na base do
fototransistor. Assum a que o latch tem inicialmente estado Q = 0, pois a chave SW1 foi pressionada
momentaneamente. Descreva o que acontece se o feixe de luz for interrompido.

Figura 2.8. Circuito para aplicação do latch NOR.
Solução:
A incidência da luz no fototransistor, faz com que ele esteja saturado de forma que a resistên-
cia entre o coletor e o emissor é muito pequena. Assim, a tensão v0 fica próximo de 0 V. Isso repre-
senta um nível BAIXO na entrada SET do latch, de forma que SET = REET = 0.
Quando o feixe de luz é interrompido, o fototransistor entra em corte e a resistência coletor-
emissor se torna muito alta, simulando um circuito aberto. Isso faz com que a tensão v0 alcance
aproximadamente 5 V, ativando a entrada SET, que leva a saída Q para nível ALTO ligando o alarme.
Mesmo que a tensão v0 retorne para 0 V, isto é, o feixe de luz seja interrompido momentane-
amente, a saída Q permanece em nível ALTO e o alarme continuará ligado; isso acontece porque as
entradas SET = RESET = 0, não gerando alteração na saída Q.
Essa aplicação é útil para converter uma ocorrência momentânea em uma saída constante.
2.2. SINAIS DE CLOCK E FLIP-FLOPS COM CLOCK

Nos sistemas assíncronos, as saídas dos circuitos lógicos podem mudar de estado a qualquer
momento quando uma ou mais entradas mudarem de estado.
Nos sistemas síncronos, os momentos exatos em que uma saída pode mudar de estado, são
determinados por um sinal de clock. O clock é geralmente um trem de pulsos retangulares Figura
2.9(a), ou uma onda quadrada Figura 2.9(b). Esse sinal é distribuído para todo o sistema, sendo que
a maioria das saídas muda de estado apenas quando ocorre uma transição no sinal de clock. Quan-
do o clock faz uma transição (também denominada borda), Figura 2.9, de 0 para 1 denomina-se
transição positiva ou borda de subida; quando o clock faz uma transição de 1 para 0 denomina-se
transição negativa ou borda de descida.

Figura 2.9. Sinais de clock.
A maioria dos sistemas digitais são síncronos, pois, tornam a análise dos defeitos mais simples
uma vez que as saídas só podem mudar de estado em instantes específico, isto é, quase todos os
eventos são sincronizados com as transições do sinal de clock.
A velocidade com que um sistema digital funciona depende da frequência dos ciclos de clock.
Um ciclo de clock é medido entre as duas bordas sequenciais, de subida ou de descida. O período T,
dado em segundos/ciclo, é o tempo que leva para completar o ciclo, conforme Figura 2.9(b). A velo-
cidade de um sistema digital normalmente é representada pelo número de ciclos/segundo, conhe-
cido por frequência F do clock, e sua unidade é hertz (Hz).
Características dos Flip-Flops síncronos

1) A entrada de clock é denominada CLK, CK ou CP. Na maioria dos FFs com clock a entrada
CLK é disparada por borda, ou seja, essa entrada é ativada pela transição do clock, essa
característica é indicada pela presença de um pequeno triângulo na entrada CLK, Figura
2.10 (a), para indicar que essa entrada é ativada apenas quando ocorre uma borda de
subida. A Figura 2.10(b) mostra o símbolo do FF com um pequeno círculo e um pequeno
triângulo na entrada CLK, para indicar que essa entrada é ativada apenas quando ocorre
uma borda de descida. Para ambos os casos, borda de subida e borda de descida, nenhuma
outra parte do pulso de entrada terá efeito na entrada clock. Isso diferencia os FFs dos
latchs que são disparados por níveis.

Figura 2.10. FF ativado por clock. (a) Borda de subida; (b) Borda de descida. As entradas de controle
determinam o efeito da transição do clock.
2) As entradas de controle não terão efeito sobre a saída Q até que uma transição ativa do
clock ocorra. Essas entradas são denominadas entradas de controle síncronas, pois, o efeito
dessas entradas está sincronizado com o CLK, Figura 2.10.
3) Concluindo: as entradas de controle preparam as saídas do FF para mudarem de estado,
enquanto a transição ativa do CLK é que de fato dispara essa mudança de estado. As
entradas de controle determinam O QUE ocorrerá com as saídas; o CLK determina
QUANDO as saídas serão alteradas em função das entradas de controle.
4) Tempo de setup (preparação) – tS: é o intervalo de tempo que precede imediatamente a
transição ativa do sinal de clock durante o qual a entrada de controle tem de ser mantida
no nível adequado. Os fabricantes de CIs especificam o tempo de setup mínimo permitido
(5ns≤tS(min)≤50ns). Esse parâmetro deve ser considerado sob pena do FF não responder de
forma confiável ao disparo, Figura 2.11(a).
5) Tempo de hold (manutenção) – tH: é o intervalo de tempo que se segue imediatamente
após a transição ativa do clock durante o qual a entrada de controle síncrona tem de ser
mantida no nível adequado. Os fabricantes de CIs especificam o tempo de hold mínimo
permitido (0≤tH(min)≤10ns). Esse parâmetro deve ser considerado sob pena do FF não
responder de forma confiável ao disparo, Figura 2.11(b).
Figura 2.11. Entradas de controle tem de ser mantidas estáveis: (a) tS antes da transição ativa do clock;
(b) tH após a transição ativa do clock.

Flip-Flop S-R com clock
Figura 2.12. (a) FF S-R com CLK ativo na borda de subida; (b) Tabela verdade; (c) Formas e ondas nas entradas, CLK e na saída.
A Figura 2.12(a) apresenta o símbolo do FF S-R com CLK ativo na borda de subida. As entradas
S e R controlam o estado do FF, mas, o FF não responde a essas entradas até que ocorra uma transi-
ção de 0 para 1 no sinal de CLK.
A tabela verdade na Figura 2.12(b) mostra as várias combinações das entradas S e R e como a
saída do FF responde ao CLK ativo na borda de subida . Q0 indica o nível na saída Q antes da
borda de subida do CLK. Essa nomenclatura também é usada pelos fabricantes de CIs.
A Figura 2.12(c) mostra as formas de ondas nas entradas, o CLK e a saída Q. Apresenta a ope-
ração do FF S-R com CLK. Considerando que os parâmetros tS e tH são respeitados em todos os ca-
sos, podemos analisar as formas de ondas, com auxílio da tabela verdade:
1) Inicialmente, S = R = 0, e vamos supor que Q = 0, ou seja, Q0 = 0.
2) Quando ocorre a borda de subida do primeiro pulso de CLK, S = R = 0, de forma que a
saída Q não muda (Q = Q0 = 0).
3) Quando ocorre a borda de subida do segundo pulso de CLK, S = 1 e R = 0. Assim o FF é
setado para o estado 1 (Q = 1).

4) Quando ocorre a borda de subida do terceiro pulso de CLK, S = 0 e R = 1. Assim o FF é

resetado para o estado 0 (Q = 0).
5) Quando ocorre a borda de subida do quarto pulso de CLK, S = 1 e R = 0. Assim o FF é
setado para o estado 1 (Q = 1).
6) Quando ocorre a borda de subida do quinto pulso de CLK até o oitavo, S = 1 e R = 0.
Assim o FF é setado para o estado 1 (Q = 1). Como a saída Q já está em 1, ela
permanece nesse nível.
7) S = R = 1, não deve ser usada, pois, resulta em condição ambígua.
A Figura 2.13 mostra o símbolo e a tabela verdade para um FF S-R disparado pelo CLK ativo na
borda de descida, isto é, o pequeno círculo e o pequeno triângulo na entrada CLK indicam que o FF é
disparado apenas quando a entrada CLK muda de 1 para 0.
Figura 2.13. (a) FF S-R com CLK ativo na borda de descida; (b) Tabela verdade.

Flip-Flop J-K com clock
Figura 2.14. (a) FF J-K com CLK ativo na borda de subida; (b) Tabela verdade; (c) Formas e ondas nas entradas, CLK e na saída.
A Figura 2.14(a) apresenta o símbolo do FF J-K com CLK ativo na borda de subida. As entradas J
e K controlam o estado do FF, mas, o FF não responde a essas entradas até que ocorra uma transi-
ção de 0 para 1 no sinal de CLK. Importante diferença: para a condição J = K = 1, o FF sempre irá
mudar/comutar para o estado lógico oposto, no instante da borda de subida do CLK. Esse modo é
denominado de comutação (toggle mode).
A tabela verdade na Figura 2.14(b) mostra as várias combinações das entradas J e K e como a
saída do FF responde ao CLK ativo na borda de subida . Para a condição J = K = 1, Ǫ = Ǭ0 = 0 o
que significa que o novo valor da saída Q será o inverso do valor que ele tinha antes da borda de
subida do CLK, essa é a operação de comutação.
A Figura 2.14(c) mostra as formas de ondas nas entradas, o CLK e a saída Q. Apresenta a ope-
ração do FF J-K com CLK. Considerando que os parâmetros tS e tH são respeitados em todos os casos,
podemos analisar as formas de ondas, com auxílio da tabela verdade:

1) Inicialmente, J = K = 0, e vamos supor que Q = 1, ou seja, Q0 = 1.

2) Quando ocorre a borda de subida do primeiro pulso de CLK, J = 0 e K = 1, o FF será resetado
(Q = 0).
3) Quando ocorre a borda de subida do segundo pulso de CLK, temos J = K = 1, o FF comuta
para o estado Q = 1.
4) Quando ocorre a borda de subida do terceiro pulso de CLK, J = K = 0, o FF não muda de
estado nessa transição do CLK.
5) Quando ocorre a borda de subida do quarto pulso de CLK, J = 1 e K = 0, essa condição leva a
saída Q = 1. Como a saída Q já está em 1, ela permanece nesse nível.
6) Quando ocorre a borda de subida do quinto, sexto e sétimo pulso de CLK, J = K = 1. O FF
comuta de estado a cada borda de subida do CLK.
A Figura 2.15 mostra o símbolo e a tabela verdade para um FF J-K disparado pelo CLK ativo na
borda de descida, isto é, o pequeno círculo e o pequeno triângulo na entrada CLK indicam que o FF é
disparado apenas quando a entrada CLK muda de 1 para 0.
Figura 2.15. (a) FF J-K com CLK ativo na borda de descida; (b) Tabela verdade.
O FF J-K é muito mais versátil que o FF S-R porque ele não tem estados ambíguos.

Flip-Flop D com clock
Figura 2.16. (a) FF D com CLK ativo na borda de subida; (b) Tabela verdade; (c) Formas de ondas na entrada, CLK e saída.
A Figura 2.16(a) apresenta o símbolo do FF D com CLK ativo na borda de subida. Ao contrário
dos FF já vistos, o FF D tem apenas uma entrada de controle síncrona que representa a palavra data
(dado). A Figura 2.16(b) mostra a tabela verdade. Sua operação é muito simples: a saída Q irá para o
mesmo estado lógico presente na entrada D quando ocorrer o CLK. Resumindo, o nível lógico da
entrada D será armazenado no FF no instante em que ocorrer o CLK, e apresentado na saída Q Figu-
ra 2.16(c).
1) Inicialmente, D = 0, e vamos supor que Q = 1.
2) Quando ocorre a borda de subida do primeiro pulso de CLK, a entrada D = 0 o FF irá para o
estado Q = 0. Ainda que o nível lógico na entrada D mude entre as bordas de disparo do
CLK, não afeta a saída Q.
3) Quando ocorre a borda de subida do segundo pulso de CLK, a saída Q = 1.
4) Quando ocorre a borda de subida do terceiro pulso de CLK, a saída Q = 0.
5) Quando ocorre a borda de subida do quarto e quinto pulso de CLK, a saída Q = 1. Observe
que entre a saída Q não muda de estado, uma vez que a entrada D também não mudou.
6) Quando ocorre a borda de subida do sexto e sétimo pulso de CLK, a saída Q = 0. Observe
que entre a saída Q não muda de estado, uma vez que a entrada D também não mudou.
Um FF D disparado por borda de descida/negativa, opera da mesma forma descrita, exceto
que a saída assume o valor da entrada D quando ocorre a transição de 1 para 0 do CLK. O símbolo
do FF D disparado por bordas negativas tem um pequeno círculo na entrada CLK.

Latch D (transparente)
Figura 2.17. (a) Estrutura; (b) Latch D, símbolo lógico; (c) Tabela verdade.
Esse FF usa um circuito detector de borda para garantir que a saída responda a entrada D
apenas quando ocorrer a transição ativa do CLK. Caso esse detector de borda não for usado, o cir-
cuito irá operar de forma um pouco diferente. Esse circuito é chamado de Latch D e sua configura-
ção é mostrada na Figura 2.17(a).
O circuito é composto por um latch NAND e um direcionador de pulsos formado pelas portas
NAND nº 1 e nº 2, porém, não tem circuito detector de borda. A entrada comum às portas que im-
plementam o circuito direcionador é chamada de habilitação (Enable = EN) ao invés de ser denomi-
nada de CLK, pois, seu efeito nas saídas Ǫ e Ǭ não está restrito às transições.
Com base na tabela verdade Figura 2.17(c), vamos descrever a operação do latch D:
1) Quando EN for nível ALTO, a entrada D produzirá um nível BAIXO em uma das entradas
SET ou RESET do latch NAND, fazendo com que a saída Ǫ tenha o mesmo nível lógico da
entrada D. Caso a entrada D mude de nível enquanto EN estiver em nível ALTO, a saída Ǫ
seguirá estas mudanças. Resumindo, enquanto EN = 1, a saída Ǫ será igual a entrada D;
nesse modo, diz-se que o latch D é “transparente”.
2) Quando EN for nível BAIXO, a entrada D estará desabilitada a alterar o latch NAND, visto
que as saídas das duas portas direcionadoras serão mantidas em nível ALTO. Assim, as
saídas Ǫ e Ǭ permanecerão no mesmo nível lógico em que estavam antes que a entrada EN
fosse para nível BAIXO. Resumindo, as saídas têm os níveis lógicos fixos, não podendo
mudar de valor enquanto EN estiver em nível BAIXO, mesmo que mude o nível lógico da
entrada D. O símbolo lógico é mostrado na Figura 2.17(b). Observe que, apesar da entrada
EN operar como se fosse o CLK para um FF disparado por borda, não existe o pequeno
triângulo na entrada EN. Isso porque o pequeno triângulo é usado estritamente para

representar entradas que provocam alterações na saída apenas quando uma transição
ocorre. O latch D não é disparado por borda.
Vamos agora fazer um exemplo, com base em Tocci (2008, p. 192).
Exemplo 2.3. Determine a forma de onda da saída Ǫ para um latch D com as formas de onda
das entradas EN e D mostradas na Figura 2.18. Considere inicialmente Ǫ = 0.
Fonte: Tocci (2008, p.192).

Figura 2.18. Formas de onda para o exemplo 2.3.
Solução:
Antes do instante T1, EN está fixo em nível BAIXO, de maneira que a saída Ǫ é mantida em ní-
vel 0, não podendo mudar de estado mesmo que ocorra mudança na entrada D. Durante o intervalo
T1 a T2, EN está em nível ALTO, de forma que a saída Ǫ segue o sinal presente na entrada D. Portan-
to, a saída Ǫ vai para nível ALTO em T1 e assim permanece, já que a entrada D não muda de estado.
Quando EN retorna para o nível BAIXO, em T2, a saída Ǫ mantém o nível ALTO que tinha no instante
T2, enquanto EN está em nível BAIXO.
Em T3, quando EN retorna para o nível ALTO novamente, a saída Ǫ segue as mudanças na en-
trada D até o instante T4, quando EN retorna para o nível BAIXO. Durante o intervalo de T 3 a T4, o
latch D está “transparente”, visto que as mudanças na entrada D são transferidas para a saída Ǫ. No
instante T4, quando EN vai para nível BAIXO, a saída Ǫ mantém o nível 0, já que tinha esse nível no
instante T4. Após o instante T4, as variações na entrada D não afetam a saída Ǫ, já que ela está fixa
nesse nível, pois, EN = 0.
2. 3. ENTRADAS ASSÍNCRONAS
A maioria dos FF com CLK também tem uma ou mais entradas assíncronas que operam inde-
pendentemente das entradas síncronas/controle ou do CLK. Essas entradas assíncronas são usadas
para colocar o FF no estado 1 ou 0 em qualquer instante, independentemente das condições das
outras entradas. Em outras palavras, as entradas assíncronas são entradas de sobreposição, poden-
do ser usadas para sobrepor todas as entradas, colocando o FF em um determinado estado. A Figura
2.19(a) mostra um FF J-K com duas entradas assíncronas: PRESET e CLEAR . Essas entradas são
ativas em nível BAIXO, indicado pelo uso dos pequenos círculos do FF. A tabela verdade, Figura
2.19(b), resume o efeito dessas entradas na saída do FF.

Figura 2.19. (a) FF J-K com CLK e entradas assíncronas; (b) Tabela verdade.
Analisemos os vários casos:

1) PRESET  CLEAR = 1. As entradas assíncronas estão desativadas e o FF responde às
entradas J, K e CLK, opera como FF síncrono.
2) PRESET  0 ; CLEAR  1 . A entrada PRESET está desativada e a saída Q é
imediatamente colocada em nível 1, quaisquer que sejam os níveis presentes em J, K e CLK.
A entrada CLK não pode afetar o FF enquanto PRESET  0 .
3) PRESET  1 ; CLEAR  0 . A entrada CLEAR está ativa e a saída Q é imediatamente
colocada em nível 0, quaisquer que sejam os níveis presentes em J, K e CLK. A entrada CLK
não pode afetar o FF enquanto CLEAR  0 .
4) PRESET  CLEAR  0 . Essa condição não deve ser usada, resulta em uma resposta
ambígua.
É importante destacar que essas entradas assíncronas respondem a níveis de tensão DC. As
entradas assíncronas são utilizadas para setar ou resetar o FF no estado desejado, pela aplicação de
um pulso momentâneo. Alguns FF têm entradas assíncronas que são ativas em nível ALTO. O símbo-
lo para FF não apresenta o pequeno círculo nas entradas assíncronas.
2.4. SINCRONIZAÇÃO DE FLIP-FLOPS

A maioria dos sistemas digitais opera de forma síncrona e os sinais mudam de estado em sin-
cronismo com o CLK. Em muitos casos utilizam-se sinais externos assíncronos. Esses sinais externos,
frequentemente ocorrem devido à atuação do operador (humano) que comuta uma chave num de-
terminado instante em relação ao CLK. Essa operação pode produzir resultados imprevistos e/ou
indesejados. Vejamos o exemplo.
Exemplo 2.4. A Figura 2.20(a) mostra uma situação em que o sinal A é gerado a partir de uma
chave, sem o efeito de trepidação, acionado pelo operador. O sinal A vai para o estado ALTO quan-
do o operador aciona a chave e volta para o estado BAIXO quando o operador libera a chave. Essa

entrada A é usada para controlar a passagem de um sinal de CLK por uma porta AND. Os pulsos de
CLK aparecem na saída X apenas quando a entrada A estiver em nível ALTO.
Fonte: Tocci (2008, p. 201).

Figura 2.20. (a) Um sinal assíncrono A; (b) Pode produzir pulsos parciais em X.
Solução:
Como a entrada A é assíncrona, ela pode mudar de estado a qualquer instante em relação ao
CLK, quem define é o operador e, de forma aleatória. Isso pode produzir pulsos parciais de CLK na
saída X, caso a transição da entrada A ocorra enquanto o sinal de CLK está em nível ALTO Figura
2.20(b). Para resolver esse problema, vamos conectar a entrada A em um FF D, disparado por borda
de descida do CLK Figura 2.21(a). Assim quando o ponto A for para nível ALTO, a saída Q não irá para
nível ALTO até a próxima borda de descida do sinal do CLK, instante T 1. O nível ALTO na saída Q ha-
bilita a porta AND a dar passagem ao subsequente pulso de CLK completo, para a saída X Figura
2.21(b).
Quando o sinal A volta para nível BAIXO, a saída Q não vai para nível BAIXO até que ocorra a
próxima borda de descida do sinal de CLK, em T2. Assim a porta AND não desabilita a passagem do
pulso de CLK até que tenha passado completo para a saída X.
Atenção com o tempo de setup do FF no instante da comutação para nível ALTO do sinal A, is-
to é, a transição de A pode ocorrer tão próximo do limite do CLK que causa uma resposta instável
(glitch) na saída Q.

Figura 2.21. (a) FF D disparado por borda de descida é introduzido no circuito para sincronizar a habilitação da porta AND;
(b) Produz somente pulsos completos em X.
Fonte: Tocci (2008, p. 201).
Com as leituras propostas no Tópico 3, você terá a oportunidade de rever os conceitos apre-
sentados e consolidar seu conhecimento. Antes de prosseguir para o próximo assunto, realize as
leituras indicadas, procurando assimilar o conteúdo estudado.
2.5. ARMAZENAMENTO E TRANSFERÊNCIA DE DADOS

O armazenamento de dados ou informações é o uso mais comum para os FF. Os dados podem
ser de qualquer tipo, desde que codificados em binário. Esses dados são armazenados em FF deno-
minados registradores.
A operação mais comum realizada sobre esses dados armazenados nos FF ou registradores é a
transferência de dados. Essa operação envolve a transferência de dados de um FF para outro. A
Figura 2.22 mostra a implementação dessa transferência usando FF S-R, J-K e D. O pulso TRANSFER
faz a transferência dos dados após a borda de descida, de tal forma que a saída B terá o mesmo va-
lor que a saída A após esse pulso.
A Figura 2.22 mostra exemplos de transferência síncrona.


Figura 2.22. Operação de transferência síncrona de dados realizada por FF (a) S-R; (b) J-K e (c) D.
A Figura 2.23 mostra exemplos de transferência assíncrona. Usando as entradas PRESET e
CLEAR de qualquer tipo de FF. As entradas assíncronas são ativas em nível BAIXO. Quando a linha
TRANSFER ENABLE (habilitar transferência) é mantida em nível BAIXO, s saídas das portas NAND são
mantidas em nível ALTO, não tendo efeito sobre as saídas do FF. Quando a linha TRANSFER ENABLE
é colocada em nível ALTO, uma das saídas das portas NAND vai para nível BAIXO, dependendo do
estado de A e A . Esse nível BAIXO vai setar ou resetar o FF B para o mesmo estado do FF A. Essa
transferência assíncrona é chamada de transferência por interferência, pois, o dado que está sendo
transferindo interfere no FF B, mesmo que as entradas síncronas estejam ativadas.

Figura 2.23. Operação de transferência assíncrona de dados.

Transferência paralela de dados

Figura 2.24. Transferência paralela do conteúdo do registrador X para o registrador Y.
O registrador X é composto pelos FFs X2, X1 e X0; o registrador Y e composto pelos FFs Y2, Y1 e
Y0. Na borda de subida do pulso TRANSFER, o nível armazenado em X2 é transferido para Y2, X1 para
Y1 e X0 para Y0. Essa transferência do registrador X para o registrador Y é síncrona, também denomi-
nada transferência paralela, uma vez que os conteúdos dos registradores X2, X1 e X0 são transferidos
simultaneamente para os registradores Y2, Y1 e Y0.
Atenção especial para o fato que a transferência paralela não altera o conteúdo do registrador
que é a fonte de dados. Na Figura 2.24, se X2 X1 X0 = 101 e Y2 Y1 Y0 = 011 antes de ocorrer o pulso
TRANSFER, após o pulso, ambos os registradores terão o mesmo conteúdo, ou seja, 101.
2.6. TRANSFERÊNCIA SERIAL DE DADOS: REGISTRADORES DE DESLOCAMENTO

Inicialmente analisemos a configuração básica de um registrador de deslocamento. Um regis-
trador de deslocamento é um grupo de FFs organizados de modo que os números binários armaze-
nados nos FFs sejam deslocados de um FF para o seguinte a cada pulso de CLK.
A Figura 2.25 mostra uma forma de organizar FFs J-K para que operem como um registrador
de deslocamento de quatro bits. Os FFs são conectados de maneira que o valor da saída X3 é trans-
ferido para X2, o valor da saída X2 para X1 e o valor de X1 para X0. Quando ocorre um pulso de deslo-
camento, cada FF recebe o valor armazenado previamente no FF à esquerda. O FF X 3 recebe o valor
determinado pelos níveis das entradas J e K, quando ocorrer uma borda de descida do CLK. Admi-
tamos que as entradas J, K e X3 sejam acionadas pelo sinal ENTRADA DE DADOS, cuja forma de onda
é mostrada na Figura 2.25(b). Admitiremos também que todos os FFs estejam no estado 0 antes que
os pulsos de deslocamento sejam aplicados.


Figura 2.25. (a) FF J-K operando como registrador de deslocamento; (b) formas de ondas.
A Figura 2.25(b) mostra como os dados de entrada são deslocados da esquerda para a direita,
de um FF para outro, conforme os pulsos de deslocamento são aplicados. Na primeira borda de des-
cida em T1, cada um dos FFs X2, X1 e X0 têm em suas entradas J=0 e K=1 devido o FF que está à sua
esquerda. O FF X3 tem J=1 e K=0 devido ao sinal ENTRADA DE DADOS. No instante T1, somente X3=1,
enquanto todos os outros FF X2=X1=X0=0. Na segunda borda de descida em T2, o FF X3 tem J=0 e K=1
devido ao sinal ENTRADA DE DADOS. O FF X2 tem J=1 e K=0 devido ao atual nível ALTO de X3. Os FFs
X1 e X0 ainda permanecem com J=0 e K=1. No instante T2, somente o FF X2 vai para nível ALTO, o FF
X3 vai para nível BAIXO e os FFs X1 e X0 permanecem em nível BAIXO.
A cada borda de descida do pulso de deslocamento, cada saída de FF recebe o nível lógico que
estava presente na saída do FF à sua esquerda antes da borda de descida do pulso de deslocamento
e, X3 recebe o nível que estava presente na ENTRADA DE DADOS antes da borda de descida do pul-
so de deslocamento. Com esse raciocínio, podemos determinar como as formas de onda dos FFs
mudam em T3 e T4.

ATENÇÃO!
Nesse tipo de registrador de deslocamento é necessário que os FFs tenham um tempo de hold muito pequeno, pois, existem momentos em que as entradas
J e K estão mudando de estado no mesmo instante da transição do CLK.
Transferência serial entre registradores

A Figura 2.26 mostra dois registradores de deslocamento de três bits conectados de modo que
o conteúdo do registrador X seja transferido para o registrador Y de forma serial. Adotamos os FFs D
para cada registrador de deslocamento uma vez que esses FFs requerem menos conexões que os
FFs J-K.

Figura 2.26. (a) Registrador de deslocamento de três bits com transferência serial; (b) Transferência/mudança de dados.
Observe como o último FF (X3) do registrador X está conectado a entrada do primeiro FF (Y2)
do registrador Y. Dessa maneira, quando os pulsos de deslocamento são aplicados, a transferência
da informação acontece da seguinte forma: X2→X1→X0→Y2→Y1→Y0. O FF X2 irá para o estado de-
terminado pela entrada D. Por enquanto, a entrada D será mentida em nível BAIXO, de forma que X 2
vai para nível BAIXO no primeiro pulso e permanece nesse nível.
Vamos considerar que antes que seja aplicado qualquer pulso de deslocamento, o registrador
X=101 (X2=1, X1=0, X0=1) e o registrador Y=000. A tabela de Figura 2.26(b) mostra como os estados
de cada FF mudam, conforme os pulsos de deslocamento são aplicados. Atenção aos seguintes pon-
tos:
1) Na borda de descida de cada pulso, cada FF recebe o valor que estava armazenado no FF à
esquerda antes da ocorrência do pulso.
2) Após três pulsos, o nível 1 que estava inicialmente em X2, está em Y2; o nível 0 que estava
em X1, está em Y1; e o nível 1 que estava em X0 está em Y0. Assim a informação 101
armazenada no registrador X agora foi deslocada para o registrador Y. O registrador X é
agora 000, ele perdeu seu dado original.
3) A transferência completa dos três bits de dados requer três pulsos de deslocamento.
Exemplo 2.5, segundo Tocci (2008, p. 207), considere os mesmos valores dos registradores X e
Y mostrados na Figura 2.26. Qual será o valor de cada um dos FFs após a ocorrência de seis pulsos
de deslocamento?
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100
Solução:
Se continuarmos o processo da Figura 2.26(b) por mais três pulsos de deslocamento, veremos
que todos os FFs estarão no estado 0. Outra forma de chegar a esse resultado é: um nível 0 constan-
te na entrada D de X2 é deslocado a cada pulso, de modo, que após seis pulsos os registradores esta-
rão carregados com 0s.
Transferência Paralela X Serial

1) A transferência paralela é muito mais rápida que a serial usando registradores de
deslocamento.
2) Em geral, a transferência paralela requer mais conexões entre o registrador transmissor (X)
e o registrador receptor (Y) que a transferência serial. Essa diferença passa a ser
problemática quanto um grande número de bits de informação está sendo transferido. Essa
é uma consideração importante quando os registradores de transmissão e recepção estão
distantes um do outro, pois, isso determina a quantidade de linhas físicas (cabos)
necessários para a transmissão da informação.
A escolha entre um tipo ou outro depende das especificações da aplicação. Muitas vezes ado-
ta-se uma configuração mista para obter a vantagem da velocidade proporcionada pela transferên-
cia paralela e a economia e simplicidade da transferência serial.
2.7. DIVISÃO DE FREQUENCIA E CONTAGEM

Cada FF tem sua entrada J e K em nível 1, para que ele mude de estado quando o sinal de CLK
for ativo na borda de descida. Os pulsos de CLK são aplicados apenas na entrada CLK do FF Q 0. A
saída de Q0 está conectada na entrada CLK do FF Q1, e a saída de Q1 está conectada na entrada CLK
do FF Q2. As formas de onda mostradas na Figura 2.27(b) indicam como os FFs mudam de estado
conforme os pulsos são aplicados. Pontos importantes:
1) O FF Q0 comuta na borda de descida de cada pulso de CLK. Então, a forma de onda da saída
Q0 tem uma frequência que é exatamente a metade da frequência do CLK,
consequentemente o período é: TQ0=2.TCLK.
2) 2. O FF Q1 comuta de estado cada vez que a saída Q0 vai do nível ALTO para o BAIXO. A
forma de onda de Q1 tem uma frequência exatamente igual à metade da frequência da
saída Q0 e, portanto, ¼ da frequência do CLK, consequentemente o período é: TQ1=4.TCLK.
3) 3. O FF Q2 comuta de estado cada vez que a saída Q1 vai do nível ALTO para o BAIXO. A
forma de onda de Q2 tem uma frequência exatamente igual à metade da frequência da
saída Q1 e, portanto, ⅛ da frequência do CLK, consequentemente o período é: TQ2=8.TCLK.
4) 4. A saída de cada FF é uma forma de onda quadrada (tem ciclo de trabalho = 50%).

101
Figura 2.27. (a) FFs J-K conectados para formar contador binário de três bits (módulo 8); (b) Formas de ondas.
Cada FF divide a frequência do sinal de entrada por dois. Assim, se acrescentarmos um quarto
FF a esse circuito, ele terá uma frequência igual a 1/16 da frequência do CLK e assim sucessivamen-
te. Resumindo, usando N FF produziríamos uma frequência de saída do último FF igual a 1/2N da
frequência de entrada.
Essa aplicação é conhecida como divisor de frequência.
Operação de contagem
O circuito da Figura 2.27(a) também funciona como um contador binário. Podemos demons-
trar essa característica analisando a sequência de estados dos FFs após a ocorrência de cada pulso
de CLK.

102
Figura 2.28. Tabela com os estados dos FF mostrando uma sequência de contagem binária.
A tabela de estados apresentada na Figura 2.28, para os sete primeiros pulsos de entrada, o
circuito funciona como um contador binário, no qual os estados dos FFs representam o número bi-
nário equivalente ao número de pulsos ocorridos. Esse contador pode contar até 1112 = 710 antes de
retornar para 000.
Módulo do contador
O contador mostrado na Figura 2.27(a) tem 23 = 8 estados diferentes (000 a 111). É denomina-
do contador de módulo 8, em que o valor do módulo indica o número de estados da sequência de
contagem. Resumindo se N FFs estão conectados na configuração mostrada na Figura 2.27(a), o
contador terá 2N estados diferentes e, portanto, será um contador de módulo 2 N. Será capaz de con-
tar até 2N – 1 antes de retornar ao estado 0.
O valor do módulo de um contador também indica a razão entre a frequência de entrada e a
frequência obtida na saída do último FF. Ele pode ser usado como divisor de frequência.
2.8. DISPOSITIVOS SCHMITT-TRIGGER

Um dispositivo Schmitt-trigger não é classificado como um FF, mas, tem a característica de um
tipo de memória. Uma aplicação é mostrada na Figura 2.29. Um dispositivo que possui uma entrada
Schmitt-trigger é projetado para receber sinais com transições lentas e produzir saídas com transi-
ções livres de oscilações. A saída de um dispositivo Schmitt-trigger geralmente tem uma transição
rápida (10ns) que é independente das características do sinal de entrada.

103
Figura 2.29. Resposta de um dispositivo lógico com entrada Schmitt-trigger a uma entrada de tempo de transição lenta.
Analisando as formas de onda mostradas, observamos que a saída não muda do nível ALTO
para o BAIXO até que a entrada ultrapasse a tensão de disparo, V T+. Uma vez que a saída vai para
nível BAIXO, ela permanece nesse nível mesmo quando a tensão de entrada cai abaixo de V T+ (essa é
a característica de memória) até que essa tensão caia abaixo da tensão de retorno, VT−. Os valores
das tensões de disparo e de retorno variam de um família lógica para outra, mas, sempre VT− < VT+.
2.9. MULTIVIBRADOR MONOESTÁVEL

Figura 2.30. (a) Símbolo; (b) Formas de onda típica de um monoestável com modo de operação não-redisparável.

104
Pontos importantes:
1) O monoestável dispara nas bordas de subida a, b, c e e levando para seu estado quase
estável durante o tempo tP, após esse tempo retorna para seu estado estável.
2) Nos pontos d e f, as bordas de subida não têm efeito sobre o monoestável porque ele já foi
disparado no estado quase estável. O monoestável tem que retornar ao estado estável
antes de ser disparado.
3) A duração do pulso de saída do monoestável é sempre a mesma. Analisando as curvas
temos que tP depende apenas de RT e CT do circuito interno. Um monoestável típico: tP =
0,693 RT CT.
ATENÇÃO!
Monoestável não-redisparável. É disparado por bordas de subida aplicadas na entrada de disparo (T – trigger).
Monoestável redisparável
Opera de forma semelhante ao monoestável não-redisparável, porém, apresenta uma carac-
terística importante: pode ser redisparado enquanto estiver no seu estado quase estável, recome-
çando a temporização de um novo intervalo de tempo tP.
A Figura 2.31(a) compara a resposta dos dois tipos de monoestáveis usando um t P = 2ms. Va-
mos analisar:
Figura 2.31. (a) Monoestável não-redisparável x Monoestável redisparável: respostas para tP = 2ms; (b) Monoestável redisparável inicia a
temporização de um novo intervalo de tempo tP a cada pulso de disparo.
Fonte: Tocci (2008, p. 215).
Ambos respondem ao primeiro pulso de disparo em t = 1ms, indo para nível ALTO por um
tempo de 2ms, em seguida retornando para nível BAIXO. O segundo pulso em t = 5ms dispara os
dois monoestáveis, levando-os para nível ALTO. O terceiro pulso de disparo em t = 6ms não tem
efeito sobre o monoestável não-redisparável visto que ele já está no estado quase estável, mas,
esse pulso de disparo redispara o monoestável redisparável, fazendo-o iniciar um novo intervalo de
temporização (tP = 2ms), permanecendo em nível ALTO por 2ms após o terceiro pulso de disparo.

105
O monoestável redisparável começa um novo intervalo de tempo tP cada vez que um pulso de
disparo é aplicado, independe do estado atual da saúda Q. Se o intervalo de tempo for muito pe-
queno, de forma que o monoestável seja redisparado antes do final de tP, fazendo com que a saída
Q permaneça em nível ALTO Figura 2.31(b).
2.10. CONTADORES ASSÍNCRONOS

Relembremos os seguintes pontos referentes a operação do contador binário de 4 bits:
1) O CLK é aplicado apenas no FF A. Assim, o FF A comutará cada vez que ocorrer uma borda
de descida no pulso de CLK. Observe que J = K = 1 para todos os FFs.
2) A saída normal do FF A funciona como clock de entrada para o FF B, sendo que o FF B
comuta cada vez que a saída A muda de 1 para 0. Da mesma forma para o FF C e para o FF
D, respectivamente.
3) As saídas dos FFs representam um número binário de quatro bits, sendo D o MSB e A o LSB.
Vamos admitir que todos os FFs tenham sido resetados para o estado 0. As formas de
ondas da Figura 2.32 mostram que uma contagem binária sequencial de 0000 a 1111 é
seguida a medida que os pulsos de CLK são aplicados continuamente.
4) Após a borda de descida do 15º pulso de CLK, os FFs estão na condição 1111. Na 16ª borda
de descida do CLK, o FF A muda de 1 para 0, fazendo com que o FF B mude de 1 para 0, e
assim por diante até que o chegue ao estado 0000. Agora o contador realizou um ciclo
completo de contagem e foi reciclado de volta para 0000, a partir desse ponto dará início a
um novo ciclo de contagem a medida que os pulsos de CLK forem aplicados.
Esse contador é denominado contador assíncrono porque os FFs não mudam de estado com o
sincronismo do pulso de CLK. A saída de cada FF aciona a entrada CLK do FF seguinte. Assim, existirá
um atraso entre as respostas dos FFs sucessivos. Esse atraso é normalmente de 5 a 20ns/FF. Esse
contador é chamado de contador ondulante devido maneira de os FFs responderem um após o ou-
tro simulando um efeito de ondulação.

106

Figura 2.32. Contador assíncrono (ondulante) de 4 bits.
Fluxo do sinal
É uma convenção, nos esquemas de circuitos, desenhar os circuitos (sempre que possível) com
o fluxo do sinal indo da esquerda para a direita, com as entradas do lado esquerdo e as saídas do
lado direito.
Módulo
O contador mostrado na Figura 2.32 tem 16 estados distintos (de 0000 a 1111). Assim, ele é
um contador ondulante de módulo 16. O módulo pode ser ampliando simplesmente acrescentado
mais FFs ao contador.
Então:
Módulos = 2N
Onde N é o número de FFs conectados na configuração do contador.
Divisão de frequência
Em um contador básico, cada FF proporciona uma forma de onda de saída que é exatamente a
metade da frequência da forma de onda na sua entrada de CLOCK. Para ilustra, considere que o si-
nal CLK mostrada na Figura 2.32 seja 16 kHz. A forma de onda de saída do FF A é uma onda quadra-
da de 8 kHz, na saída do FF B é 4 kHz, na saída do FF C é 2 kHz e na saída do FF D é 1 kHz. Observe
que a saída do FF D tem uma frequência igual a frequência original do CLK dividida por 16 (Módulo =
24 = 16).
ATENÇÃO!
Em qualquer contador, o sinal na saída do último FF (MSB) tem uma frequência igual a frequência do CLK de entrada dividida pelo módulo do contador.

107
2.11. CONTADORES SÍNCRONOS (PARALELOS)

Os problemas encontrados com os contadores assíncronos é que nem todos os FFs mudam de
estado simultaneamente em sincronismo com os pulsos de entrada. Essas limitações podem ser
superadas com o uso de contadores síncronos ou paralelos nos quais os FFs são disparados simul-
taneamente (em paralelo) pelos pulsos de CLK. Uma vez que os pulsos de CLK são aplicados simul-
taneamente em todos os FFs, algum recurso deve ser usado para controlar o momento no qual o FF
deve comutar e o momento em que deve permanecer inalterado quando ocorrer o CLK. Utilizando
as entradas J-K podemos fazer esse controle. Veja o circuito da Figura 2.33. Um contador síncrono
de quatro bits (módulo 16) com FF J-K.
Comparando a configuração do contador síncrono Figura 2.33 com o contador assíncrono Fi-
gura 2.32, as principais diferenças são:
 O sinal de CLK de todos os FFs estão conectadas juntas, ou seja, o sinal de CLK é aplicado
simultaneamente em cada FF.
 Apenas o FF A (LSB), tem suas entradas J-K permanentemente em nível ALTO. As demais
entradas J-K dos outros FFs são acionadas pela combinação lógica das saídas dos FFs.
 O contador síncrono requer um circuito maior do que o contador assíncrono.
Figura 2.33. (a) Contador síncrono de módulo 16, disparado pela borda de descida do CLK; (b) Tabela do contador.

108
Para que o circuito da Figura 2.33 conte adequadamente em uma determinada borda de des-
cida do CLK, apenas aqueles FFs que supostamente devem comutar, nessa borda de descida do CLK,
devem ter J = K = 1, quando ocorrer a transição. Analisemos a sequência de contagem do circuito:
1) A sequência de contagem mostra que o FF A tem que mudar de estado em cada borda de
descida do CLK, então, J = K = 1, isto é, as entradas J e K estão permanentemente em nível
ALTO, assim elas comutam em cada borda de descida do CLK.
2) A sequência de contagem mostra que o FF B tem que mudar de estado em cada borda de
descida que ocorrer enquanto A = 1. Exemplo, quando a contagem for 001, a próxima
borda de descida deverá comutar B para 1; quando for 011, a próxima borda de descida
deverá comutar B para 0, e assim sucessivamente. Essa operação é implementada
conectando a saída A nas entradas J e K do FF B; assim J = K = 1 apenas quando A = 1.
3) A sequência de contagem mostra que o FF C tem que mudar de estado em cada borda de
descida que ocorrer enquanto A = B = 1. Exemplo, quando a contagem for 0001, a próxima
borda de descida deverá comutar C para 1; quando for 0111, a próxima borda de descida
deverá comutar C para 0, e assim sucessivamente. Essa operação é implementada
conectando o sinal lógico AB nas entradas J e K do FF C, esse FF somente comutará quando
A = B = 1.
4) A sequência de contagem mostra que o FF D tem que mudar de estado em cada borda de
descida que ocorrer enquanto A = B = C = 1. Exemplo, quando a contagem for 0111, a
próxima borda de descida terá de comutar D para 1, quando for 1111, a próxima borda de
descida deverá comutar D para 0. Essa operação é implementada conectando o sinal lógico
ABC nas entradas J e K do FF D, esse FF somente comutará quando A = B = C = 1.
ATENÇÃO!
Cada FF deve ter suas entradas J e K conectadas de modo que elas estejam no nível ALTO apenas quando as saídas de todos os FFs de mais baixa ordem
estiverem no estado ALTO.
2.12. CONTADORES SÍNCRONOS DECRESCENTES E CRESCENTES/DECRESCENTES

Vimos que usar a saída de um FF de ordem mais baixa para controlar a comutação de cada FF
cria um contador crescente síncrono. Um contador decrescente síncrono pode ser criado, seme-
lhantemente, se usarmos as saídas invertidas (barradas) de cada FF para controlar as entradas J e K
de ordem mais alta. Comparando o contador decrescente síncrono da Figura 2.34 como contador
crescente síncrono da Figura 2.33, precisamos apenas substituir a saída invertida de cada FF corres-
pondente em lugar das saídas A, B e C. Para uma sequência de contagem decrescente, o FF A (LSB)
ainda precisa comutar a cada borda de descida do CLK. O FF B precisa mudar de estado na próxima
borda de descida quando A = 0 ( A  1 ). O FF C muda de estado quando A = B = 0 ( A  B  1 ), e o FF
D muda de estado quando A = B = C = 0 ( A  B  C  1 ). Essa configuração de circuito produzirá a
sequência de contagem decrescente.

109
Fonte: Tocci (2008, p. 311).

Figura 2.34. Contador decrescente síncrono de módulo 16, disparado pela borda de descida do CLK e formas de ondas de saída.
A Figura 2.35(a) mostra um contador crescente/decrescente (up/down counter). A entrada de

controle Up/ Down controla se as entradas J e K dos FFs seguintes serão acionadas pelas saídas
normais ou pelas saídas invertidas (barradas) dos FFs. Quando Up/ Down for mantida em nível AL-
TO, as portas AND nº 1 e nº 2 estarão habilitadas, enquanto as portas AND nº 3 e nº 4 estarão desa-
bilitadas (observe a presença do inversor). Isso permite que as saídas A e B passem pelas portas nº 1
e nº 2 para as entradas J e K dos FFs B e C. Quando Up/ Down for mantida em nível BAIXO, as portas
AND nº 1 e nº 2 estarão desabilitadas, enquanto as portas AND nº 3 e nº 4 estarão habilitadas. Isso
permite que as saídas A e B passem pelas portas nº 3 e nº 4 para as entradas J e K dos FFs B e C. As
formas de onda estão mostradas na Figura 2.35(b). Observe que para os cinco primeiros pulsos de
CLK, Up/ Down = 1, e o contador é crescente; para os últimos cinco pulsos de CLK, Up/ Down = 0, e
o contador é decrescente. Com base na entrada Up/ Down , temos: a operação de contagem cres-
cente é ativada em nível ALTO; a operação de contagem decrescente é ativada em nível BAIXO.

110

Figura 2.35. (a) Contador crescente/decrescente síncrono de módulo 8, disparado pela borda de descida do CLK; (b) Contador conta em
modo crescente quando Up/ Down = 1; em modo decrescente quando Up/ Down = 0.
Assim, encerramos os estudos desta unidade. Agora, é imprescindível fazer as leituras indica-
das no Conteúdo Digital Integrador. Bons estudos!
sentados e consolidar seu conhecimento. Antes realizar as questão autoavaliativas, realize as leitu-
ras indicadas, procurando assimilar o conteúdo estudado.

_______________________________________________________________________________

111

compreender integralmente os conteúdos apresentados nessa unidade.
3.1. FLIP-FLOPS
Neste momento, vamos consolidar nosso conhecimento nos FLIP FLOPs; os elementos de
memórias mais importantes. Implementados a partir de portas lógicas. Para consolidarmos nossos
conhecimentos nos assuntos tratados, indicamos as seguintes leituras:
 IDOETA, I. V. Elementos de eletrônica digital. 13. Ed. São Paulo: Érica, 1988. Capítulo VI.
 BRASIL ACADÊMICO. Logic Lab: simulador de circuitos online. Disponível em:
<http://blog.brasilacademico.com/2012/05/o-logic-lab-e-um-simulador-de-circuitos.html>.
acesso em: 26 jan. 2017>.
 BRASIL ACADÊMICO. Logisim: simulador digital de circuitos lógicos. Disponível em:
<http://www.cburch.com/logisim/pt/>. Acesso em: 26 jan. 2017.
 TOCCI, R. J. Sistemas digitais: princípios e aplicações. 10. ed. Rio de Janeiro: Prentice-Hall do
Brasil, 1994. Capítulo 5. (Disponível na Biblioteca Digital Pearson).
3.2. REGISTRADORES
Os registradores armazenam os dados que serão transferidos por um FLIP FLOP. Com certeza
o uso mais comum dos FLIP FLOPs. Indicamos as leituras para complemento das informações e con-
solidação do aprendizado.
3.3. CONTADORES
Tão importante quanto os registradores os contadores operam de forma síncrona ou assín-
crona podendo ser crescentes ou decrescentes. Indicamos as leituras para complemento das infor-
mações e consolidação do aprendizado.

112

1) Considerando que inicialmente Q=0, aplique as formas de ondas x e y, mostradas na figura dada, às entradas SET
e RESET de um latch NAND e determine a forma de onda da saída Q.
2) Dada as formas de ondas x, y e z, aplicar ao circuito a seguir. Considere inicialmente Q=0. Determine a forma de
onda em Q.
3) Aplique a forma de onda J, K e CLK dadas na Figura 2.14 no FF mostrado na Figura 2.15. Considere inicialmente
Q=1 e determine a forma de onda na saída Q.
4) Determine a forma de onda da saída Q do FF D mostrado na figura a seguir e compare com a forma de onda da
entrada. Observe que o atraso de tempo em relação a entrada é de um período do CLK.
5) Aplique as formas de onda CLK, PRE e CLR, no FF D disparado por borda de subida do CLK com entradas
assíncronas ativas em nível BAIXO. Considere que a entrada D seja mantida em nível ALTO e que a saída Q esteja
inicialmente em nível BAIXO. Determine a forma de onda na saída Q.

113
6) Desenhe o esquema de um registrador de deslocamento de 3 bits, utilizando FF D. Esboce as formas de ondas das
saídas para os sinais de entrada apresentados.
7) Elabore um contador assíncrono, com FF D, para contar de 0 a 23.
8) Projete e desenhe o circuito de um contador síncrono, com FF J-K, para gerar a sequência da tabela a seguir:
Gabarito
1)
2)

114
3)
4)
5)
6)

115
7)
8)
5. CONSIDERAÇÕES
Chegamos ao final da terceira unidade, na qual você teve a oportunidade de trabalhar com os
circuitos de memória Flip-Flops conectados para funcionarem como contadores e registradores bá-
sicos. Os FFs e as portas lógicas combinados para produzir diferentes tipos de contadores e registra-
dores.
Na próxima unidade, trataremos os dispositivos de memória, os principais tipos, princípios de
operação e aplicações.
6. E-REFERÊNCIAS
BRASIL ACADÊMICO. Logic Lab: simulador de circuitos online. Disponível em: <http://blog.brasilacademico.com/2012/05/o-logic-lab-
e-um-simulador-de-circuitos.html>. Acesso em: 26 jan. 2017.
BRASIL ACADÊMICO. Logisim: simulador digital de circuitos lógicos. Disponível em: <http://www.cburch.com/logisim/pt/>. Acesso
em: 26 jan. 2017.
IDOETA, I. V. Elementos de eletrônica digital. 13. Ed. São Paulo: Érica, 1988.
TOCCI, R. J. Sistemas digitais: princípios e aplicações. 10. ed. Rio de Janeiro: Prentice-Hall do Brasil, 1994.

116
UNIDADE 4
DISPOSITIVOS DE MEMÓRIA
Objetivos
 Compreender e aplicar a terminologia dos sistemas de memória.
 Identificar as diferenças entre memória de leitura/escrita e memória de leitura.
 Diferenciar a memória volátil e não volátil.
 Entender o processo de leitura e escrita da CPU.
 Compreender as aplicações e as diferenças entre memórias ROM.
 Entender a organização e a operação das memórias RAM dinâmicas e estáticas.
 Elencar as vantagens e as desvantagens das memórias EPROM, EEPROM e FLASH.
Conteúdos
 Terminologia de memórias.
 Princípios de operação da memória.
 Conexões CPU-memória.
 Memória de leitura.
 Arquitetura da ROM.
 Temporização da ROM.
 Tipos de ROMS.
 Memória flash.
 Aplicação das ROMS.
 RAM semicondutora.
 Arquitetura da RAM.
 RAM Estática (SRAM).
 RAM Dinâmica (DRAM).

1) Não se limite ao conteúdo deste Conteúdo Básico de Referência; busque outras informações em sites confiáveis

117
Aula Virtual.
apresentados. O tempo investido está diretamente relacionado ao crescimento de sua confiança e habilidade.

118
UNIDADE 4 – Dispositivos de Memória
1. INTRODUÇÃO
Nesta unidade, serão apresentados os dispositivos de memória. Essa característica de armaze-
nar ou memorizar dados é a grande vantagem dos sistemas digitais. A versatilidade dos sistemas
digitais tem ligação direta com a capacidade de suas memórias. Além disso, vamos estudar as me-
mórias, as terminologias aplicadas, as operações de escrita e leitura, as conexões com a CPU, os ti-
pos e a arquitetura, bem como suas aplicações.

Digital Integrador.
2. 1. TERMINOLOGIA DE MEMÓRIAS
Antes de iniciarmos o estudo dos dispositivos de memória vamos compreender alguns
termos mais básicos, segundo Tocci (2008, p. 657):
 Capacidade: quantidade de bits armazenados em um determinado dispositivo ou sis-
tema complexo de memória. Exemplo: Uma memória pode armazenar 4096 palavras
de 20 bits. Isso representa uma capacidade total de 81.920 bits. Poderíamos expressar
essa capacidade de memória como 4096X20. O primeiro número (4096) é o número de
palavras e o segundo (20) é o tamanho da palavra (quantidade de bits por palavra). O
número de palavras de uma memória é frequentemente um múltiplo de 1024 (1K =
1024 = 210), para representar capacidade de memória.
 Célula de memória: dispositivo ou circuito elétrico usado para armazenar um único bit
(0 ou 1). Exemplo: FFs, capacitor carregado, etc.
 Densidade: capacidade de armazenar bits/espaço de memória.
 Dispositivo de memória dinâmica: dispositivos de memória semicondutora nos quais
os dados armazenados não se mantêm permanentemente armazenados, mesmo com
a fonte de alimentação aplicada, a menos que seja periodicamente reescrito na memó-
ria. Essa operação é denominada refresh (reavivação).
 Dispositivo de memória estática: dispositivos de memória semicondutora nos quais os
dados armazenados permanecem armazenados enquanto a fonte de alimentação esti-
ver aplicada, sem necessidade de reescrever periodicamente os dados na memória.
 Endereço: número que identifica a posição de uma palavra na memória. Cada palavra
armazenada em um dispositivo ou sistema de memória tem um único endereço. A fi-
gura 2.1 ilustra uma pequena memória de oito palavras. Sempre que nos referimos a
uma palavra específica localizada na memória, usaremos o código de seu endereço pa-
ra identificá-la.
 Memória apenas de leitura (read-only memory – ROM): Ampla classe de memórias
semicondutoras projetadas para aplicações nas quais a razão de operação de leitura
por operações de escrita é muita alta. Tecnicamente, uma ROM pode ser programada

119
(escrita) em apenas um ciclo, e essa operação é normalmente realizada na fábrica. De-

pois disso, apenas informações podem ser lidas da memória. Outro tipo de ROM são
memórias apenas de leitura (read-mostly memory - RMM). Todas as ROMs são não vo-
láteis e armazenam dados, mesmo quando a tensão de alimentação é removida.
 Memória auxiliar: Também chamada memória de massa porque armazena grande
quantidade de informações externas à memória principal. É mais lenta do que a princi-
pal e é sempre não volátil. Discos magnéticos e CDs são exemplos dessas memórias.
 Memória de acesso aleatório (random-access memory – RAM): Memória na qual a
posição física real da palavra não tem efeito sobre o tempo de leitura ou de escrita na-
quela posição, isto é, o tempo de acesso é o mesmo para qualquer endereço na me-
mória. A maioria das memórias semicondutoras são RAM.
 Memória de acesso seqüencial (sequential-access memory – SAM): Memória na qual
o tempo de acesso não é constante, mas, varia dependendo do endereço. Uma deter-
minada palavra armazenada é encontrada percorrendo todos os endereços até que o
endereço desejado seja encontrado. Isso produz tempo de acesso muito maior do que
os da memória de acesso aleatório. Veja o exemplo das fitas magnéticas, para encon-
trar uma determinada musica tinha que percorrer toda a fita. O processo é relativa-
mente lento e depende do local da fita em que a música está gravada. Isso é uma SAM,
visto que temos que percorrer na sequência todo o intervalo de informação até encon-
trar o que estamos procurando. A contrapartida RAM, para esse exemplo, é um CD de
áudio no qual é possível selecionar rapidamente qualquer música, determinando o có-
digo apropriado, e para isso ele gasta aproximadamente o mesmo tempo, independen-
te da música selecionada. SAMs são usadas aonde os dados sempre vêm em uma longa
sequência de palavras, por exemplo, vídeo, que têm de fornecer seu conteúdo na
mesma ordem repetidamente para manter a imagem na tela.
 Memória de leitura e escrita (read/write memory – RWM): Qualquer memória que
pode ser lida ou escrita de modo igualmente fácil.
 Memória principal: Também chamada de memória de trabalho do computador. Arma-
zena instruções e dados que a CPU está acessando no momento. É a memória mais rá-
pida do computador e sempre é semicondutora.
 Memória volátil: Qualquer tipo de memória que requer a aplicação de tensão de ali-
mentação para armazenar informação. Muitas memórias semicondutoras são voláteis
e todas as memórias magnéticas são não voláteis.
 Operação de escrita: Operação segundo a qual uma nova palavra é colocada em uma
posição particular da memória (= armazenar). Sempre que uma palavra é escrita numa
posição de memória, ela substitui a palavra que ali estava armazenada.
 Operação de leitura: Operação segundo a qual a palavra binária armazenada em uma
posição específica (endereço) de memória é detectada e então transferida para outro
dispositivo. Por exemplo, se desejamos usar a palavra 4 da memória da Figura 2.1 para
alguma finalidade, temos que realizar uma operação de leitura no endereço 100. A
operação de leitura é frequentemente denominada de busca, visto que uma palavra
está sendo buscada na memória.
 Tempo de acesso (tACC): Medida da velocidade de operação de um dispositivo de me-
mória. É o tempo necessário para realizar uma operação de leitura. Mai especificamen-

120
te, é o tempo entre o recebimento de um novo endereço de entrada, pela memória, e

o instante em que os dados se tornam disponíveis na saída da memória.
Observe esta disposição na Figura 2.1:

ENDEREÇOS
000 Palavra 0
001 Palavra 1
010 Palavra 2
011 Palavra 3
100 Palavra 4
101 Palavra 5
110 Palavra 6
111 Palavra 7
Figura 2.1 Cada composição tem um endereço binário específico.
2.2. PRINCÍPIOS DE OPERAÇÃO DA MEMÓRIA

Todo sistema de memória requer linhas de entradas e de saída para realizar certas funções, a
saber:
1) Selecionar o endereço na memória que está sendo acessado por uma operação de
escrita ou de leitura.
2) Selecionar uma operação de escrita ou de leitura.
3) Fornecer os dados de entrada para serem armazenados na memória durante a
operação de escrita.
4) Manter os dados de saída vindos da memória durante operação de leitura.
5) Habilitar ou desabilitar a memória de modo que ela responda (ou não) às entradas de
endereço e ao comando de escrita ou de leitura.
Vejamos a memória de 32 X 4 que armazena 32 palavras de 4 bits Figura 2.1 (a). Existem 4 li-
nhas de entrada (I0 a I3) e quatro linhas de saída (O0 a O3), pois, o tamanho da palavra é de 4 bits.
Durante a operação de escrita, os dados a serem armazenados, têm de ser aplicados nas linhas de
entradas e durante a operação de leitura, a palavra lida, aparece nas linhas de saída.
Entradas de endereço
Essa memória tem 32 posições diferentes de armazenamento, portanto, 32 endereços
binários diferentes de 0000 a 1111 (0 a 3110). Essa memória armazena 32 palavras, com cinco entra-
das de endereço, A0 a A4. Geralmente, N entradas de endereços são necessários para uma memória
com capacidade de 2N palavras.
A memória mostrada na Figura 2.2 (a) pode ser um arranjo de 32 registradores, no qual
cada registrador mantém uma palavra de quatro bits, Figura 1 (b). Cada endereço contém quatro
células de memória com 1s e 0s que formam a palavra daquele endereço. Por exemplo, a palavra de
dados 0110 está armazenada no endereço 00000, a palavra de dados 1001 está armazenada no en-
dereço 00001 e, assim, por diante.

121

Figura 2.2 (a) Digrama de uma memória de 32X4; (b) Configuração virtual das células de memória em 32 palavras de quatro bits.
Entrada R/ W
Controla a operação de leitura (R) e escrita (W) realizada na memória. Identificada como R/ W ,
a inexistência da barra sobre o R indica que a leitura é feita quando R/ W = 1, realizada em nível AL-
TO. A barra sobre o W indica que a escrita é feita quando R/ W = 0, realizada em nível BAIXO.
A Figura 2.3 mostra um exemplo simplificado das operações de escrita e de leitura. A parte (a)
mostra a palavra de dados 1111 sendo escrita no registrados de memória no endereço 00010. Essa
palavra de dados é aplicada nas linhas de entrada de dados da memória e substitui os dados arma-
zenados anteriormente no endereço 00010. A parte (b) mostra a palavra de dados 0000 sendo lida
no endereço 00101. Essa palavra de dados apareceria nas linhas de saída de dados. Após a operação
de leitura, a palavra de dados 0000 ainda está armazenada no endereço 00101, isto é, a operação
de leitura não altera o dado armazenado.

122

Figura 2.3 Ilustração simplificada das operações de escrita e de leitura em uma memória de 32X4 (a) Escrevendo a palavra de dados 1111
na posição de memória 00010; (b) Lendo a palavra de dados 0000 da posição de memória 00101.
Habilitação da memória
É possível desabilitar completamente ou parcialmente os sistemas de memória, de modo que
ela não responda às outras entradas. Isso está representado na Figura 2.2 como a entrada ME
(Memory Enable), também podemos notar um dispositivo que tem uma entrada ativa em nível ALTO
que habilita a memória a operar normalmente. Um nível BAIXO nessa entrada desabilita a memória
e, ela não responde às entradas de endereço R/ W . Essa entrada é útil quando desejamos combinar
vários módulos de memórias para formar uma memória de maior capacidade.
Vejamos alguns exemplos baseados em Tocci (2008).
Exemplo 2.1 Descreva as condições em cada entrada e saída quando o conteúdo do endereço
00100, da Figura 2.3, deve ser lido.
Solução:
 Entradas de endereço: 00100.
 Entradas de dados: XXXX (não usadas).
 R/ W : nível ALTO.
 ME: nível ALTO.
 Saídas de dados: 0001.
Exemplo 2.2 Descreva as condições em cada entrada e saída quando a palavra de dados 1110,
da Figura 2.3, estiver sendo escrita no endereço 01101.
Solução:
 Entradas de endereço: 01101
 Entradas de dados: 1110
 R/ W : nível BAIXO

123
 ME: nível ALTO

 Saídas de dados: XXXX (não usadas)
Exemplo 2.3 Uma determinada memória tem uma capacidade de 4K X 8.

1) Quantas linhas de entradas e de saídas de dados ela tem?
2) Quantas linhas de endereços?
3) Qual sua capacidade em bytes?
Solução:
1) Oito cada, visto que o tamanho da palavra é oito.
2) A memória armazena 4K = 4X1024 = 4096 palavras. Assim, existem 4096 endereços de
memória, visto que 4096 = 212, é necessário um código de 12 bits de endereço para
especificar um dos 4096 endereços.
3) 1 byte = 8 bits. Essa memória tem capacidade para 4096 bytes.
2.3. CONEXÕES CPU-MEMÓRIA

A memória semicondutora é a memória principal dos computadores modernos. Essa memória
está constantemente se comunicando com a CPU (Unidade Central de Processamento). Observe:

Figura 2.4 Três grupos de linhas (barramentos) conectando os CIs de memória principal na CPU.
A memória principal, composta por RAMs e ROMs, é interligada a CPU por meio dos barra-
mentos de controle, dados e endereços. Cada um desses barramentos é composto por várias linhas,
sendo que o número de linhas em cada barramento varia de um computador para outro. Os três
barramentos são fundamentais para permitir que a CPU realize as operações de escrita e leitura de
dados da memória.
Ao executar instruções de um programa, a CPU busca (lê) continuamente informações das po-
sições na memória que contêm (1) o código do programa representando as operações a serem reali-
zadas e (2) os dados sobre os quais as operações são realizadas. Conforme instruções do programa a
CPU pode armazenar (escrever) dados em posições de memória.
Quando a CPU escrever um dado em uma determinada posição da memória, os seguintes pas-
sos serão realizados:

124
 Operações de escrita
1) A CPU fornece o endereço binário da posição da memória em que o dado será
armazenado. A CPU coloca esse endereço no barramento de endereço.
2) A CPU coloca os dados a serem armazenados no barramento de dados.
3) A CPU ativa as linhas de sinal de controle apropriadas para a operação de escrita na
memória.
4) Os CIs de memória decodificam o endereço binário para determinar a posição que está
sendo selecionada para a operação de armazenamento.
5) Os dados no barramento de dados são transferidos para a posição de memória
selecionada.
Quando a CPU ler um dado de uma determinada posição da memória, os seguintes passos se-
rão realizados:
 Operações de leitura
1) A CPU fornece o endereço binário da posição de memória da qual dado será
recuperado. A CPU coloca esse endereço no barramento de endereço.
2) A CPU ativa as linhas de sinal de controle apropriadas para a operação de leitura na
memória.
3) Os CIs de memória decodificam o endereço binário para determinar a posição que está
sendo selecionada para a operação de leitura.
4) Os CIs de memória colocam o dado da posição de memória selecionada no barramento
de dados, a partir do qual são transferidos para a CPU.
A função dos barramentos do sistema se divide em:

 Barramento de endereços: é unidirecional e transporta as saídas binárias de endereço
da CPU para os CIs de memória para selecionar uma das posições de memória.
 Barramento de dados: é bidirecional que transporta dados entre a CPU e os CIs de
memória.
 Barramento de controle: é unidirecional transporta sinais de controle (por exemplo,
R/ W ) da CPU para os CIs de memória.
2.4. MEMÓRIA APENAS DE LEITURA

É um tipo de memória semicondutora que mantém os dados permanentes ou que não mudam
frequentemente. É uma memória ROM; em operações normais nenhum dado pode ser escrito nela,
mas os dados podem ser lidos dela. Algumas ROM têm os dados gravados durante o processo de
fabricação; outras podem inserir dados eletricamente. O processo de inserção de dados é chamado
de programação ou “queima” da ROM. Existem ROMs que não podem ter seus dados alterados;
outras podem ser apagadas e reprogramadas tantas vezes quanto necessário.
O principal uso das ROMs é no armazenamento de programas em microcomputadores. As
ROMs são não-voláteis, garantindo que não haja perda de programa caso falte energia elétrica.

125
Diagrama em bloco de uma ROM

Figura 2.5 (a) Símbolo de uma ROM típica; (b) Tabela, em binário, com dados de cada endereço; (c) Tabela, em hexa, com dados de cada
endereço.
O diagrama em blocos de uma ROM apresenta três conjuntos de sinais: entradas de endereço,
entradas de controle e saídas de dados. A ROM armazena 24 = 16 palavras em 16 endereços possí-
veis e cada palavra contêm 8 bits, já que existem oito saídas de dados. Podemos dizer, ainda, que
essa ROM armazena 16 bytes de dados.
As saídas de dados são tristate (permitem a geração de valores de 0, 1 ou Z = alta impedância
ou desconectada), para permitir a conexão de vários CIs de ROM no mesmo barramento de dados
possibilitando expansão da memória. As palavras mais comuns são de 8 bits, mas existem de 4, 8 e
16 bits.
 CS é a entrada de seleção do chip (chip select). Essa entrada habilita em nível ALTO
ou desabilita em nível BAIXO, as saídas da ROM. Em algumas ROM, uma das entradas
de controle (geralmente CE) é usada para colocar a ROM em modo standby de baixa
potência quando ela não está sendo usada, para reduzir a corrente drenada da fonte
de alimentação do sistema.

126
Operação de leitura
Suponhamos que a ROM foi programada com os dados da tabela da Figura 2.5 (b). Dezesseis
palavras de dados diferentes foram armazenadas nos 16 endereços diferentes. Por exemplo, a pala-
vra de dados armazenada na posição 1000 é 00111100. Obviamente, os dados são armazenados em
binário na ROM, mas frequentemente usa-se a notação hexa para mostrar de modo mais eficiente
os dados do programa, Figura 2.5 (c).
Dois passos são necessários para realizar a leitura de uma palavra de dados da ROM:
 1º Aplicar a entrada de endereço apropriada;
 2º Ativar as entradas de controle.
Por exemplo, para ler o dado armazenado na posição 0000 da ROM, mostrado na Figura 2.5,
temos que aplicar A3A2A1A0 = 0000 nas entradas de endereço e então aplicar um nível baixo em CS .
As entradas de endereço serão decodificadas internamente na ROM para selecionar a palavra de
dado correta, 11011110, que aparecerá nas saídas D7 a D0. Caso CS = 1, nível ALTO, as saídas da
ROM serão desabilitadas e ficarão no estado Z = alta impedância.
2.5. ARQUITETURA DA ROM

Observe o esquema ilustrado na Figura 2.6 a seguir:
 Cada registrador armazena uma palavra de 8 bits.

Figura 2.6 Arquitetura de uma ROM de 16 x 8.

127
A arquitetura interna do CI de uma ROM é complexa, logo é apresentado o modelo simplifica-

do da ROM 16 x 8. Existem quatro partes básicas:
 Matriz de registradores.
 Decodificador de linha.
 Decodificador de coluna.
 Buffers de saída.
Matriz de Registradores
Armazena os dados que são programados na ROM. Cada registrador contém um número de
células de memória igual ao tamanho da palavra, nesse caso, cada registrador armazena uma pala-
vra de oito bits. O sistema de matriz quadrada é comum para muitos chips de memória semicondu-
tora. A posição de cada registrador é especificada na forma linha/coluna. Por exemplo, o registrador
1 está na linha 1/coluna 0 e o registrador 7 está na linha 3/coluna 1.
As oito saídas de dados de cada registrador são conectadas no barramento interno de dados
que percorre todo o circuito. Cada registrador tem duas entradas de habilitação (E), ativas em nível
ALTO, para que o dado do registrador seja colocado no barramento.
Decodificadores de endereço
O código de endereço A3A2A1A0, determina o registrador da matriz que será habilitado a colo-
car sua palavra de dados de oito bits no barramento. Os bits de endereço A 1A0 são fornecidos ao
decodificador 1 de 4 que ativa a seleção de linhas e os bits de endereço A 3A2 são fornecidos ao de-
codificador 1 de 4 que ativa a seleção de colunas. Apenas um registrador terá a linha/coluna seleci-
onada pelas entradas de endereço e será habilitado.
Vejamos alguns exemplos:
Exemplo 2.4 Qual é o registrador que será habilitado pela entrada de endereço 0100?
Solução:
 A3A2 = 01 faz com que o decodificador de coluna ative a coluna 1.
 A1A0 = 00 faz com que o decodificador de linha ative a linha 0.
Isso estabelece dois níveis ALTOS nas entradas de habilitação do registrador 4, permitindo que
seu conteúdo seja colocado no barramento. Observe que os demais registradores da coluna 1 terão
apenas uma entrada habilitada, o mesmo ocorre para os registradores da linha 0.
Exemplo 2.5 Qual o endereço de entrada que habilitará o registrador 5?
Solução:
As entradas de habilitação desse registrador estão conectadas na coluna 1 e linha 1, respecti-
vamente. Então:
 A3A2 = 01
 A1A0 = 01
Assim, o endereço desejado é A3A2A1A0 = 0101.

128
Buffers de saída
Os dados que são colocados no barramento de dados, pelos registradores habilitados, vão pa-
ra os buffers de saída, que os passam para as saídas externas de dados, desde que CS = 0, nível
BAIXO. Caso CS = 1, nível ALTO, os buffers de saída estarão desconectados, isto é, no estado de alta
impedância e D7 a D0 estarão em flutuação.
Existem CIs de ROM que os registradores não são organizados em matriz quadrada e sim na
forma de linhas x colunas, isso está relacionado com ao número de palavras de dados armazenadas.
As capacidades das ROMs variam de 256 X 4 a 8M x 8.
Exemplo 2.6 Descreva a arquitetura interna de uma ROM que armazena 4K bytes e usa uma
matriz quadrada de registradores, de acordo com Tocci (2008, p. 667).
Solução:
Na realidade, 4K é 4 X 1024 = 4096 e, portanto, essa ROM armazena 4096 palavras de oito
bits. Cada palavra pode ser considerada armazenada em um registrador de oito bits e existem 4096
registradores conectados em um barramento de dados comum interno ao CI. Como 4096 = 64 2, os
registradores são organizados em uma matriz de 64 X 64; ou seja, existem 64 linhas e 64 colunas.
Isso requer um decodificados 1 de 64 para decodificar seis entradas de endereço para selecionar
uma linha e um segundo decodificador 1 de 64 para decodificar outras seis entradas de endereço
para selecionar uma coluna. Assim, um total de 12 entradas de endereços é necessário. Isso faz sen-
tido, pois, 212 = 4096 e existem 4096 endereços diferentes.
2.6. TEMPORIZAÇAO DA ROM

O atraso de tempo entre a aplicação das entradas de endereço da ROM e o aparecimento dos
dados na saída, durante a operação de leitura, é chamado de tempo de acesso (tACC), conforme ilus-
trado na Figura 2.7.
No instante t0, as entradas de endereços estão algumas em nível ALTO (1) e outras em nível
BAIXO (0). A entrada CS está em nível ALTO (1), assim, as saídas de dados estão em alta impedância
(linha hachurada).
Imediatamente antes de t1, as entradas de endereço estão mudando de nível/endereço para
uma nova operação de leitura. Em t1, o novo endereço é válido; e os decodificadores da ROM come-
çam a selecionar os registradores, para as novas entradas, para enviar seus dados aos buffers de
saída. Em t2, CS é ativada para habilitar os buffers de saída. Por fim, em t 3, as saídas mudam do es-
tado de alta impedância para dados válidos (1 ou 0), que representam os dados armazenados no
endereço especificado. Assim, temos: tACC = t3 – t1 (tecnologia CMOS: tACC na faixa de 20 a 60 ns).
O atraso entre a entrada CS e a saída de dados válidos é o tempo de habilitação da saída
(tOE), mostrado na Figura 6. Assim, temos: tOE = t3 – t2 (tecnologia CMOS: tOE na faixa de 12 a 50 ns).

129

Figura 2.7 Temporização típica para operação de leitura de uma ROM.
2.7. TIPOS DE ROMS

Após a compreensão da arquitetura interna e da operação externa das ROMs, vamos estudar
os diversos tipos e suas diferenças quanto a operação de programar, apagar e reprogramar.
ROM Programada por Máscara

Este tipo de ROM tem suas informações armazenadas no processo de fabricação do circuito
integrado.

Figuras 2.8 Estrutura de uma MROM MOS usam MOSFET canal N para cada célula de memória.

130
A Figura 6 mostra que as ROMs são constituídas por uma matriz retangular de transistores. As
informações são armazenadas conectando ou desconectando (
a fonte de um transistor à coluna de saída. O processo de fabricação utiliza uma máscara para de-
positar metais sobre o silício. Essa máscara determina onde se formam s conexões, de acordo com
as informações binárias corretas. Esse tipo de ROM é econômico apenas em larga escala de fabrica-
ção e com a mesma programação.
Sempre que nos referirmos às ROMs programadas por máscaras usaremos o termo MROM.
Devido ao decodificador de linha, em qualquer instante, apenas um dos transistores de uma
coluna estará ligado.
Quando EN = 1 (nível ALTO), todas as saídas do decodificador estarão no estado inativo, nível
BAIXO, e todos os transistores não estarão conduzindo, as saídas de dados estarão todas no estado
BAIXO. Quando EN = 0 (nível BAIXO), as condições nas entradas de endereço determinarão a linha
(registrador) que estará habilitada para que seu dado possa ser lido nas saídas de dados.
Exemplo 2.7 Mostre como uma MROM, Figura 2.8, pode ser usada para armazenar a funções
matemáticas, por exemplo, y = x + 1, onde a entrada de endereço é o valor de x e o valor da saída de
dados é y.
Solução:
Inicialmente, vamos construir uma tabela mostrando a saída desejada para cada conjunto de
entradas. O número binário de entrada, x, é representado pelo endereço A1A0. O número binário de
saída é o número desejado y. Por exemplo, x = A1A0 = 002 = 010, a saída deve ser 0 + 1 = 110 = 00012.
A primeira linha da tabela indica que as conexões do terminal-fonte de Q3, Q2 e Q1 são desconecta-
das, enquanto a conexão para Q0 é implementada.
x y=x+1
A1 A0 D3 D2 D1 D0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
1 1 0 1 0 0
ROMs Programáveis (PROMs)

Para aplicações que usam um volume menor, os fabricantes desenvolveram ROMs com cone-
xões a fusível. Esse tipo de memória, chamada de PROM, tem a vantagem de ser programada pelo
usuário, mas é uma memória que, pela sua característica construtiva, pode ser programada somen-
te uma vez (one time programmable – OTP), isto é, não pode ser apagada nem reprogramada.
A estrutura da PROM com conexão a fusível é similar a estrutura da MROM. A PROM vem do
fabricante com uma conexão fina, fusível, no terminal-fonte de todos os transistores. Normalmente,
os dados são queimados em uma memória PROM, selecionando uma linha e aplicando o endereço
desejado nas entradas de endereço, colocando os dados desejados nas entradas de dados e depois
aplicando um pulso em um pino especial de programação do CI. A Figura 2.9 ilustra o processo de
programação/ queima da memória.

131

Figuras 2.9 As PROMs usam fusíveis que poder ser seletivamente queimados pelo usuário para programar um nível lógico 0 na célula.
ROM Programável e Apagável (Eraseble Programable Rom – EPROM)

Esse tipo de memória pode ser programado, apagada e reprogramada pelo usuário quantas
vezes for necessário. A EPROM é uma memória não-volátil, uma vez programada, mantém indefini-
damente os dados armazenados.
As células de armazenamento são constituídas de transistores MOS com uma porta de silício
sem conexão elétrica (flutuantes), mas bastante próximos de um eletrodo. O transistor produzirá
um “1” lógico sempre que for selecionado pelo decodificador de endereço. Não há carga armazena-
da na porta flutuante. Para programar um ”0”, um pulso de alta tensão é usado para deixar uma
carga líquida na porta flutuante. Essa carga líquida fica presa na porta flutuante e não possui um
caminho de descarga, o “0” ficará armazenado até que seja apagado. Os dados são apagados ex-
pondo o silício à luz UV de alta intensidade, devolvendo todas as células ao “1” lógico.
Observe a ilustração da Figura 2.10 que mostra o símbolo lógico da memória 27C64.

132

Figuras 2.10 (a) Símbolo lógico EPROM 27C64; (b) Encapsulamento típico mostrando a janela para entrada da luz UV; (c) Modos de
operação.
As maiores desvantagens da UV EPROM, são:

 Devem ser removidas do circuito para apagar/reprogramar.
 A operação de apagamento apaga toda a memória.
 Processo de apagamento é lento (aproximadamente 20 minutos).
Prom Apagável Eletricamente (Electrically Erasable Prom – EEPROM)

A EEPROM mantém a mesma estrutura de porta flutuante da EPROM, mas, com o acrés-
cimo de uma região muito fina de óxido acima do dreno do MOSFET da célula de memória, essa
modificação produz a principal característica da EEPROM, a capacidade e ser apagada eletricamen-
te. Aplicando-se uma tensão alta (21V) entre a porta do MOSFET e o dreno, uma carga pode ser in-
duzida na porta flutuante, em que ela permanece mesmo quando a tensão é removida; a aplicação
da mesma tensão, reversa, faz com que a carga seja removida da porta flutuante, apagando a célula.
Como a corrente necessária para esse mecanismo é muito baixa, o apagamento e a programação de
uma EEPROM podem ser feitos no próprio circuito, sem uma fonte de luz UV e sem uma unidade
especial de programação para PROM.
As vantagens da EEPROM, são:

133
Pode ser programada e apagada no próprio circuito.

Não necessita de luz UV.
Não necessita de unidade especial de programação PROM.
Capacidade de apagar e reescrever bytes individual e eletricamente na matriz de me-
mória.
E as desvantagens da EEPROM:
 Capacidade ou densidade: a complexidade da célula de memória e a inserção dos cir-
cuitos de suporte no CI diminuem sua capacidade de bit/mm2 de silício.
 Custo: requer aproximadamente o dobro de silício, comparada com a equivalente
EPROM.
O símbolo lógico para a 2846 INTEL é mostrado na Figura 2.11 (a) e está assim organizada:
1) Matriz 8K X 8 com 13 entradas de endereço (213 = 8192).
2) Oito pinos de I/O de dados.
3) Três entradas de controle:
 CE = 0, habilitação da saída.
 OE = 0, habilitação dos buffers de saída de dados.
 WE = 0, habilitação da operação de leitura.
Para ler o conteúdo de uma posição de memória, o endereço desejado é aplicado aos pinos
de endereços; CE = OE = WE = 0 .
Para escrever (programar) uma posição de memória, os buffers de saída são desabilitados de
modo que os dados a serem escritos possam ser aplicados como entradas nos pinos de I/O.
A temporização para a operação de escrita é mostrada na Figura 2.11(c). Analisemos as cur-
vas:
 Antes de t1 o dispositivo está no modo standby, um novo endereço é aplicado.
 Em t2 CE = WE = 0 para iniciar a operação de escrita e OE = 1, assim, os pinos de da-
dos permanecem em alta impedância (desconectados).
 Em t3 os dados são aplicados aos pinos de I/O.
 Em t4 os dados aplicados são escritos no endereço na borda de subida de WE e com o
retorno de CE = 0 o chip volta para o modo standby.
 Em t5 os dados são removidos.

134

Figuras 2.11 (a) Símbolo lógico EEPROM 2864; (b) Modos de operação; (c) Temporização para a operação de escrita.

135
CD-ROM
O CD-ROM é um tipo de armazenamento só de leitura muito usado em sistemas de computa-

dor. A tecnologia de disco e o hardware necessário para recuperar as informações são os mesmos
que aqueles usados em sistema de áudio. Apenas o formato dos dados é diferente. Os discos são
fabricados com uma superfície altamente reflexiva.
Para armazenar dados em discos, um feixe laser de alta intensidade é focado em um ponto
muito pequeno da superfície do disco. O calor desse feixe queima um ponto da superfície do disco
que provocará a difração da luz.
Para ler os dados, um feixe laser com potência muito baixa é focado sobre a superfície do dis-
co. Em qualquer ponto a luz refletida é sentida como um nível “1” ou um nível “0”.
Embora sofisticada, a tecnologia do CD, é relativamente barata e está se tornando uma forma
comum para carregar grandes quantidades de dados em computadores.
2.8. MEMÓRIA FLASH
Esse tipo de memória tem alta velocidade de leitura, é não-volátil, apagamento elétrico no
próprio circuito e densidade e custos muito próximos das EPROMs.
Estruturalmente, uma célula de memória flash é semelhante à célula com um único transistor
da EPROM, apenas um pouco maior. Têm uma camada de óxido mais fina na porta que permite o
apagamento elétrico, mas pode ser construída com uma densidade muito maior do que a das
EPROMs. Seu custo é considerável mente menor do que o da EEPROM, embora ainda não seja tão
próximo da EPROM, mas poderá ser à medida que a tecnologia flash se desenvolver. Vejamos a
comparação entre as memórias semicondutoras não voláteis ilustrada na Figura 2.12.
Fonte: Tocci (2008, p. 676).

Figura 2.12 As relações de compromisso entre as memórias semicondutoras não-voláteis mostram que a complexidade e o custo
aumentam à medida que a flexibilidade no apagamento e na programação aumenta.

136
As memórias flash são assim chamadas em virtude dos seus tempos curtos de apagamento e
de escrita. A maioria das memórias flash usa uma operação de apagamento total, na qual todas as
células do chip são apagadas simultaneamente. As mais recentes oferecem modo de apagamento
por setor.
A Figura 2.13 (a) mostra o símbolo e (b) modos de operação e as entradas de controle de uma
memória flash. Observe:
Fonte: Tocci (2008, p. 677).

Figuras 2.13 (a) Símbolo lógico para CI de memória flash 28F256A; (b) Modos de operação e entradas de controle.
2.9. APLICAÇÃO DAS ROMS

O termo ROM pode ser aplicado a todos os dispositivos de memória semicondutores não-
volátil e é usado em aplicações em que o armazenamento não-volátil de informações, dados ou có-
digos de programa nos quais os dados armazenados raramente ou nunca são alterados. A seguir,
citamos algumas das áreas de aplicação mais comuns:
 Memória de programa de microcontrolador dedicado.
 Transferência de dados e portabilidade.
 Memória bootstrap.
 Tabela de dados.
 Conversor de dados.
 Gerador de funções.
 Armazenamento auxiliar.
2.10. RAM SEMICONDUTORA

Os dispositivos de memória RAM são dispositivos de acesso direto, isso significa que qualquer
endereço de memória possui a mesma facilidade de acesso que qualquer outro. Quando usamos o

137
termo RAM, fica subentendido que é uma memória de acesso direto, volátil com operação de escri-
ta e de leitura.
As RAMs são usadas em computadores para armazenamento temporário de programas e da-
dos. Para que a RAM não torne lenta a operação do computador requer ciclos de leitura e escrita
rápidos.
Como vantagem da memória RAM, podemos citar que:
 Pode ser escrita e lida rapidamente com a mesma facilidade.
E como desvantagem da RAM, podemos destacar que:
 São voláteis e perdem as informações armazenadas se a alimentação for interrompida
ou desligada, mas, algumas RAMs, com tecnologia CMOS, usam uma quantidade muito
pequena de energia no modo satandby que elas podem ser alimentadas por baterias
sempre que a fonte de energia principal for interrompida/desligada.
2.11. ARQUITETURA DA RAM

Podemos relacionar a RAM como um número de registradores, cada um armazenando uma
única palavra de dado e cada um tendo um único endereço. São fabricadas com capacidade e com
tamanho de palavra de 1, 4 ou 8 bits.

Figura 2.14 Organização interna de uma RAM de 6 X 64.
A Figura 2.14 mostra a arquitetura simplificada de uma RAM que armazena 64 palavras de 4
bits (memória 64X4). Os endereços dessas palavras variam de 0 a 6310. Um código binário de ende-

138
reço é aplicado ao decodificador para selecionar um dos 64 endereços para leitura ou escrita. Como
64 = 26, o decodificador requer um código de entrada de seis bits. Suponha, por exemplo, que seja
aplicado o endereço:
A5 A4 A3 A2 A1 A0 = 110011
Como 1100112 = 5110, a saída 51 do decodificador vai para nível ALTO, selecionando o regis-
trador 51 tanto para operação de leitura quanto de escrita.
Operações da RAM
O código de endereço seleciona um registrador no CI de memória para leitura ou escrita:
 Leitura: RW = 1 e CS = 0. Habilita os buffers de saída de modo que o conteúdo do re-
gistrador selecionado apareça nas quatro saídas de dados. RW = 1, também desabilita
os buffers de entrada de dados. Assim, as entradas de dados não afetam a memória
durante uma operação de leitura.
 Escrita: RW = CS = 0. Habilita os buffers de entrada de modo que a palavra de quatro
bits, aplicada nas entradas de dados, seja carregada no registrador selecionado. RW =
0, também desabilita os buffers de saída, que são do tipo tristate, de modo que as saí-
das de dados ficam em alta impedância durante a operação de escrita, conseqüente-
mente, destrói a palavra que foi armazenada previamente naquele endereço.
 Seleção do chip: essas entradas são usadas para habilitar ou desabilitar o chip comple-
tamente. CS = 1, desabilita todas as entradas e saídas de dados (alta impedância); as-
sim, nenhuma operação de leitura ou escrita pode acontecer. Nesse modo o conteúdo
da memória não é afetado.
2.12. RAM ESTÁTICA (SRAM)

As células de memória SRAM são essencialmente FF que permanecem em um dado estado
(armazenam um bit) indefinidamente, desde que a alimentação não seja interrompida.
As SRAMs estão disponíveis nas tecnologias bipolar, MOS e BiCMOS; a maioria das aplicações
usam NMOS ou CMOS. A Figura 2.15 mostra, para comparação, células típicas de memórias estáti-
cas bipolar e outra NMOS. A célula bipolar requer mais área no chip do que a NMOS (um transistor
bipolar é mais complexo que um MOSFET), além disso, a célula bipolar requer resistores separados
enquanto a célula MOS usa MOSFET como resistores (Q3 e Q4).

139
Fonte: Tocci (2008, p. 685).

Figura 2.15 Células típicas da SRAM bipolar e NMOS.
Temporização de uma SRAM

Nem todas as RAMs têm as mesmas características de temporização, mas, a maioria dessas
características é similar e, portanto, usaremos um conjunto típico de características para fins de
ilustração. A Figura 2.16 mostra os diagramas de temporização (a) para um ciclo de leitura; (b) para
um ciclo de escrita.
 Ciclo de leitura: a CPU fornece esses sinais de entrada ( RW  1, CS  0 ) para a RAM
quando desejar ler dados de um determinado endereço da RAM. Por simplicidade o di-
agrama mostra apenas duas entradas. A saída de dados da RAM também é mostrada,
suponhamos que essa RAM tem uma saída de dados. Não se esqueça que a saída de
dados de uma RAM está conectada no barramento de dados da CPU Figura 2.5(a) (Ver
Esquema 1).

140

Figuras 2.16 Temporização típica de uma RAM; (a) Ciclo de leitura.
Antes de t0, as entradas de endereço teriam qualquer endereço que estivesse no barramento
proveniente da operação anterior. Desde que o pino de seleção de chip não esteja ativo ( CS  1 ),
ela não responde a esse endereço “antigo”. Observe que a linha RW = 1 (alguns fabricantes usam
WE ) está em nível ALTO antes de t0 e permanece nesse nível durante todo o ciclo de leitura. A saída
de dados está em seu estado de alta impedância, pois, CS  1 .
Em t0, a CPU aplica um novo endereço nas entradas da RAM, esse é o novo endereço da posi-
ção de memória a ser lida. Após um intervalo de tempo necessário para que os sinais de endereço
se estabilizem, a linha é ativada ( CS =0) e a RAM responde colocando o dado do endereço na linha
de saída de dados em t1.
Em t2, CS  1 , e a saída da RAM retorna para seu estado de alta impedância, após um interva-
lo de tempo tOD. O dado da RAM estará no barramento de dados entre t 1 e t3. A CPU usa a borda de
subida do sinal CS em t2 para capturar esse dado em um de seus registradores internos.
O tempo total de leitura tRC se estende desde t0 até t4, em que a CPU altera as entradas de en-
dereço para um novo ciclo de leitura ou escrita.
 Ciclo de escrita: a CPU fornece esses sinais de entrada ( RW  CS  0 ) e um novo en-

dereço para a RAM quando desejar escrever dados em um determinado endereço da
RAM.
Em t0, a CPU fornece um novo endereço para a RAM, após esperar um intervalo tempo tAS,
(tempo de set-up de endereço), tempo necessário para o decodificador da RAM respondera a um

141
novo endereço. As entradas de controle RW  CS  0 por um intervalo de tempo tW, denominado

intervalo de tempo de escrita.
Durante esse intervalo e tempo, no instante t1 a CPU fornece dados válidos para o barramento
de dados serem escritos na RAM. Esses dados têm de ser mantidos nas entradas da RAM por um
intervalo de tempo tDS (tempo de set up de dados), antes da desabilitação de RW e CS em t2, e por
pelo menos um intervalo de tempo tDH (tempo de hold de dados) após a desativação dos mesmos
sinais. De maneira similar, as entradas de endereços têm de permanecer estáveis durante um inter-
valo de tempo tAH (tempo de hold de endereço), após t2. A operação de escrita não será realizada de
modo confiável se qualquer um desses parâmetros de tempo não forem respeitados.
O tempo total de ciclo de escrita, tWC, se estende de t0 até t4, quando a CPU altera o conteúdo
das linhas de endereço para o próximo de leitura ou de escrita.

Figuras 2.16 Temporização típica de uma RAM; (b) Ciclo de escrita.
O tempo de ciclo de leitura, tRC e o tempo de ciclo de escrita, tWC, essencialmente determinam
a velocidade em que o CI de memória pode operar, vejamos na Tabela 1 a seguir.
Tabela 1 Velocidade em que o CI pode operar.

Dispositivo tRC(min) [ns] tWC(min) [ns]
CMOS MCM6206C, 32K X 8 15 15
NMOS 2147H, 4k X 1 35 35
BiCMOS MCM6708A, 64K X 4 8 8
CHIP SRAM
A RAM CMOS MCM6264C de 8K X 8 com tempos do ciclo de leitura e do ciclo de escrita de 12
ns e um consumo, em standby, de apenas 100mW. O símbolo lógico está representado na Figura
2.17(a). Ele tem 13 entradas de endereços, já que 213 = 8792 = 8K e oito linhas de I/O de dados. As

142
quatro entradas de controle determinam o modo de operação do dispositivo de acordo com a tabe-
la de modo, mostrada na Figura 2.17(b). Observe que o símbolo “&” é usado para denotar que am-
bas as entradas têm de estar ativas.

Figuras 2.17 (a) Símbolo SRAM CMOS MCM6264C; (b) Modos de operação.
Observando os diversos dispositivos de memória que estudamos nessa unidade, você notará
algumas similaridades. Por exemplo, observe os CIs ilustrados na Figura 2.18 e anote as funções dos
pinos. O fato de a mesma função estar associada aos mesmos pinos em todos esses dispositivos,
fabricados por diferentes companhias, não é coincidência. Os padrões industriais criados pelo JEDEC
(Joint Eletronic Device Engineering Council) fizeram com que os dispositivos de memória tornassem
bastante intercambiáveis.

143
Fonte: Tocci (2008, p. 688).

Figuras 2.18 Padrão JEDEC para encapsulamento de memória.
2.13. RAM DINÂMICA (DRAM)
As células de memórias da DRAM armazenam 1s e 0s como cargas em pequenos capacitores

MOS (normalmente de poucos picofarads), diferentemente das SRAM que armazenam informações
em FFs. Devido à tendência de fuga dessas cargas, após um período de tempo, as DRAMs requerem
recargas periódicas das células de memória, essa operação é denominada refresh da DRAM. Em
DRAMs modernas, cada célula de memória tem de ser recarregada normalmente a cada 2, 4 ou 8
ms, caso contrário seus dados serão perdidos. A necessidade de reavivamento é uma desvantagem
da DRAM em relação à SRAM. Alguns chips da DRAM já incorporam os circuitos de controle de re-
fresh e, não necessitam de hardware externo extra, mas requerem uma temporização especial dos
sinais nas entradas de controle.
DRAM são fabricadas com tecnologia MOS e se destacam pelas suas altas capacidades, baixo
consumo e velocidade moderada de operação.
Comparação entre as SRAM e DRAM (requisitos de projetos):
 Entradas de endereços: as DRAM devem ser tratadas de forma mais complexa que nas
SRAM, portanto, a DRAM é mais difícil de projetar que a SRAM.
 Capacidade e consumo: DRAM têm maior capacidade e menor consumo que a SRAM,
dados importantes quando os requisitos de projeto são tamanho, custo e consumo.
 Velocidade e complexidade: quando esses requisitos são dados importantes do proje-
to a SRAM são melhores. Elas são geralmente mais rápidas que as DRAM e não reque-
rem operação de refresh.
Em virtude da simplicidade da estrutura de sua célula, as DRAMs têm normalmente quatro ve-
zes a densidade das SRAMs. Essa maior densidade possibilita que quatro vezes mais capacidade de
memória seja colocada em uma única placa. O custo por bit no armazenamento usando DRAM é
aproximadamente um quinto a um quarto do custo das SRAM. Com relação ao consumo a DRAM

144
consome aproximadamente um sexto a metade do que as SRAM. Isso possibilita fontes de alimenta-
ção menores e mais baratas.
A memória interna principal da maioria dos microcomputadores pessoais usa DRAMs devido à
sua alta capacidade e seu baixo consumo. Entretanto, esses computadores utilizam algumas vezes
pequenas quantidades de SRAM para funções que necessitam de grande velocidade (vídeos gráfi-
cos, tabelas e memórias cache).
Estrutura e operação da DRAM

Conforme ilustrado na Figura 2.19, a arquitetura de uma DRAM é formada por uma matriz de
células de um bit. Nesse caso, 16.384 células são organizadas em uma matriz de 128 X 128. Cada
célula ocupa uma única linha e coluna na matriz. Quatorze entradas de endereços são necessárias
para selecionar uma das células (214 = 16.384); os bits menos significativos, A0 a A6, selecionam a li-
nha, e os bits mais significativos, A7 a A13, selecionam a coluna. Cada endereço de 14 bits seleciona
uma única célula para escrita ou leitura. As DRAMs estão disponíveis em capacidade de até 64Mbits
em diversas configurações.

Figuras 2.19 Arranjo das células em uma DRAM 16K X 1.
A Figura 2.20 mostra a representação simbólica de uma célula de memória dinâmica e seus
circuitos associados. Esse diagrama simplificado pode ser usado para descrever as idéias essenciais
relacionadas à leitura e escrita em uma DRAM. As chaves SW1 a SW4 são, na realidade, MOSFETs
controlados pelas diversas saídas do decodificador de endereço e pelo sinal R / W . O capacitor é a
célula de armazenamento. Um amplificador sensor pode servir a uma coluna inteira de memória,
mas atua sobre o bit da linha selecionada.
 Para escrever dados na célula: SW1 = SW2 = fechadas; SW3 = SW4 = abertas. Isso leva
o dado de entrada para o capacitor C. Um nível lógico 1 na entrada de dados carrega o

145
capacitor C, e um nível lógico 0 o descarrega. Em seguida as chaves são abertas de mo-

do que o capacitor C fique desconectado do restante do circuito. Num modelo ideal,
ele reteria a carga, mas sempre há alguma fuga pelas chaves desligadas, de modo que
perderá a carga gradualmente.
 Para ler dados na célula: SW1 = aberta, SW2 = SW3 = SW4 = fechadas. Isso conecta a
tensão armazenada no capacitor ao amplificador sensor. Esse amplificador compara a
tensão do capacitor com um valor de referência (VREF) para determinar se é um nível
lógico 0 ou 1 que está armazenado e para produzir uma tensão bem definida de 0V ou
5V para a saída de dados. Essa saída de dados também está conectada ao capacitor
(SW2 e SW3 estão fechadas) e restaura a tensão nele pela carga ou descarga. Em ou-
tras palavras, o bit de dado na célula de memória é restaurado cada vez que é lido.

Figuras 2.20 Representação simbólica de uma célula de memória DRAM.
Multiplexação de endereços
A DRAM apresentada na Figura 2.19 está obsoleta. Uma DRAM de 1M X 4 necessita de 20 en-
tradas; uma de 4M X 1 necessita de 22 entradas de endereço. Para reduzir o número de pinos nas
DRAMs de alta capacidade, os fabricantes utilizam a multiplexação de endereços, na qual, cada en-
trada de endereço pode acompanhar dois bits diferentes. Essa economia de pinos resulta em tama-
nhos menores de CIs. Em placas de memória de alta capacidade, isso é fundamental.
Nas DRAMs antigas, de pequena capacidade, a convenção foi apresentar os bits de mais baixa
ordem do endereço primeiro, especificando a linha, seguidos dos bits de mais alta ordem, especifi-
cando as colunas. As DRAMs mais recentes e os controladores que realizam a multiplexação, usam o
oposto dessa convenção, aplicando os bits de mais alta ordem como os do endereço da linha e, em
seguida, os bits de mais baixa ordem como os do endereço da coluna.
A Figura 2.21(a) mostra a arquitetura simplificada da DRAM TMS44100 de 4M X 1 da Texas
Instruments para ilustrar operação das DRAMs atuais. Funcionalmente, ela é uma matriz de células
organizadas como 2.048 linhas x 2.048 colunas. Uma única linha é selecionada pelos circuitos deco-
dificadores de endereço que podem ser pensadas como um decodificador 1 de 2.048. Semelhante-
mente, uma única coluna é selecionada pelo decodificador de endereços, que pode ser visto como
um decodificador 1 de 2.048. Como as linhas de endereços são multiplexadas, todos os 22 bits de
endereço não podem ser apresentados simultaneamente. Existem apenas 11 linhas de endereço e
elas vão para ambos os registradores, o da linha e o da coluna. O registrador da linha armazena a
metade superior e o registrador da coluna armazena a metade inferior. Quando a informação é cap-
turada duas importantes entradas de strobe controlam. O strobe do endereço da linha (row

146
address strobe - RAS ) é o clock do registrador (11 bits) de endereço da linha. O strobe do endereço
de coluna (column address strobe - CAS ) é o clock do registrador (11 bits) de endereço da coluna.
Um endereço de 22 bits é aplicado nessa DRAM em duas etapas usando as entradas RAS e
CAS .

Figuras 2.21(a) Arquitetura simplificada da DRAM TMS44100 de 4M X 1; (b) Temporização de RAS / CAS . (Cortesia da Texas Instruments).
A temporização é ilustrada na Figura 2.21(b). Analisemos as curvas:

147
 Em t0, os 11 bits do endereço da linha (A11 a A21) são aplicados nas entradas de endere-
ço. Depois de decorrido o tempo de setup (tRS) do registrados de endereço da linha.
 Em t1, a entrada RAS = 0 (acionada em nível BAIXO). Essa borda de descida carrega o
endereço da linha no registrador da linha, assim A11 a A21 aparecem nas entradas do
decodificador da linha; RAS = 0 também habilita esse decodificador, de modo que ele
possa decodificar o endereço da linha e selecionar uma linha matriz.
 Em t2, os 11 bits do endereço da coluna (A0 a A10) são aplicados nas entradas de ende-
reço.
 Em t3, a entrada CAS = 0 (acionada em nível BAIXO) para carregar o endereço da colu-
na no registrador de endereço da coluna. Essa entrada habilita o decodificador da co-
luna, de modo que ele possa decodificar o endereço da coluna e selecionar uma coluna
matriz.
Nesse momento, as duas partes do endereço estão nos seus respectivos registradores, os en-
dereços já foram decodificados para selecionar uma célula que corresponda ao endereço da linha e
da coluna e uma operação de leitura ou de escrita pode ser realizada.
Ciclos de leitura/escrita da DRAM

As operações de leitura e escrita da DRAM apresenta temporização muito mais complexa que
a SRAM e existem muitos requisitos críticos, de temporização, que o projetista de sistemas tem de
considerar. Vamos nos concentrar na seqüência de temporização básica para as operações de leitu-
ra e escrita de um pequeno sistema com memória DRAM. A Figura 2.22 mostra os diagramas de
temporização (a) para um ciclo de leitura; (b) para um ciclo de escrita.
Ciclo de leitura: R / W = 1 ( nível ALTO) durante toda a operação de leitura.

Figuras 2.22 Temporização típica de uma DRAM (a) Ciclo de leitura.

148
No instante t0, MUX = 0 (acionado em nível BAIXO) para aplicar os bits de endereço da linha
(A8 a A15) nas entradas de endereço da DRAM.
 Em t1, a entrada RAS = 0 (acionada em nível BAIXO) para carregar o endereço de linha
na DRAM.
 Em t2, MUX = 1 (nível ALTO) para colocar o endereço de coluna (A0 a A7) nas entradas
de endereço da DRAM.
 Em t3, CAS = 0 (vai para nível BAIXO) para carregar o endereço da coluna na DRAM.
 Em t4, DRAM responde colocando dados válidos, provenientes da célula de memória
selecionada, na linha de saída de dados (DATA OUT).
 Em t5, os sinais retornam para seus estados iniciais.
Ciclo de escrita: o comportamento típico dos sinais de escrita em uma DRAM.

Figuras 2.22 Temporização típica de uma DRAM (b) Ciclo de escrita.
No instante t0, o nível BAIXO em MUX coloca o endereço da linha nas entradas da DRAM.
 Em t1, a borda de descida em RAS = 0, carrega o endereço da linha na DRAM.
 Em t2, MUX vai para nível ALTO para colocar o endereço da coluna nas entradas da
DRAM.
 Em t3, a borda de descida em CAS = 0, carrega o endereço da coluna na DRAM.

149
 Em t4, o dado a ser escrito é colocado na linha de entrada de dados da DRAM.

 Em t5, a entrada R / W = 0, é pulsada para nível BAIXO para escrever o dado na célula
selecionada.
 Em t6, os dados de entrada são removidos de DATA IN.
 Em t7, os sinais retornam a seus estados iniciais.
Refresh da DRAM
A DRAM é projetada de forma que sempre que uma operação de leitura é realizada em uma
célula, todas as células daquela linha serão reavivadas. Essa característica especial de refresh por
linha torna fácil manter todas as células da DRAM reavivadas. Durante a operação normal do siste-
ma quando a DRAM está funcionando, é pouco provável que seja realizada uma operação de leitura
em cada linha da DRAM dentro do tempo limite de refresh. Portanto, algum tipo de lógica de con-
trole de refresh é necessário; seja ela externa ou como parte do circuito. Para ambos os casos exis-
tem dois modos: o refresh em rajada (burst) e o refresh distribuído.
 Refresh em rajada: a operação normal da memória é suspensa e cada linha da DRAM é
reavivada sucessivamente até que todas as linhas tenham sido reavivadas.
 Refresh distribuído: a reavivação da linha é intercalada com as operações normais da
memória.
A Figura 2.23 mostra o método mais universal de reavivação de uma DRAM, é o refresh ape-
nas com RAS . É realizado habilitando-se o endereço da linha com RAS enquanto CAS = R / W =1
( permanecem em nível ALTO).

Figuras 2.23 Refresh apenas com
RAS .
Esse método usa apenas o sinal de RAS para carregar o endereço da linha da DRAM para rea-
vivar todas as células daquela linha. O refresh por RAS pode ser usado para realizar um refresh por
rajada. Um contador de refresh fornece os endereços sequenciais da linha 0 até a linha 1023 (DRAM
4M X 1).
A maioria das DRAMs em produção atualmente tem circuitos de refresh no próprio chip que
elimina a necessidade de fornecimento externo de endereço de refresh. Esse método é mostrado na
figura 2.24(a), é o modo de refresh CAS antes de RAS . Nesse método, o sinal de CAS é acionado

150
em nível BAIXO primeiro e mantido em nível BAIXO até depois de RAS ir para nível BAIXO. Essa
sequência fará o refresh de uma linha da matriz de memória e incrementa um contador interno que
irá gerar os endereços de linha.
O CI TMS44100 também oferece “refresh oculto” que permite que uma linha seja reavivada
enquanto mantém os dados na saída. Isso é feito mantendo-se CAS em nível BAIXO após um ciclo
de leitura e, em seguida, pulsando RAS conforme mostrado na Figura 2.24 (b).
Fonte: adaptado de Tocci (2008)

Figuras 2.24 (a) Refresh CAS antes de RAS ; (b) Refresh oculto.
O modo auto refresh mostrado na Figura 2.25 automatiza totalmente o processo de refresh.
Forçando o sinal de CAS em nível BAIXO antes de RAS , em seguida, mantendo ambos em nível
BAIXO por pelo o 100μs, um oscilador interno gera clock para o contador de endereços de linha até
que todas as células sejam reavivadas.

Figuras 2.25 Auto-refresh.

151
Assim, encerramos os estudos desta unidade. Agora, é imprescindível fazer as leituras indica-
das no Conteúdo Digital Integrador. Bons estudos!
sentados e consolidar seu conhecimento. Antes realizar as questões autoavaliativas, realize as leitu-
ras indicadas, procurando assimilar o conteúdo estudado.

_______________________________________________________________________________

compreender integralmente os conteúdos apresentados nesta unidade.
3.1. TIPOS DE MEMÓRIAS E SUAS APLICAÇÕES
Neste momento, vamos iniciar uma imersão no tema em referência. Os dispositivos de memó-
ria conferem aos sistemas digitais uma grande vantagem em relação aos analógicos. Os vários tipos
de memórias e suas aplicações permitem uma grande flexibilidade aos sistemas digitais. Em Eletrô-
nica Digital, constantemente são implementados circuitos lógico com as quais podemos representar
quaisquer circuitos, transferir e armazenar dados e informações, para isso, é necessária grande ca-
pacidade de armazenamento de dados e rapidez em seu processamento. Os dispositivos de memó-
ria realizam essas operações. Para consolidarmos nossos conhecimentos nos assuntos tratados, in-
dicamos as seguintes leituras:
 PORTNOI, M. MEMÓRIAS – CARACTERÍSTICAS E TECNOLOGIA. Disponível em:

<https://www.eecis.udel.edu/~portnoi/academic/academic-files/memorias.html>.
 LIMA, W. E. M. MEMÓRIA DE UM COMPUTADOR – IME-USP. Instituto de Matemática e
Estatística, Universidade de São Paulo. Disponível em:.
<https://www.ime.usp.br/~weslley/memoria.htm>. Acesso em: 20 jan. 2017.
Hall do Brasil, 1994. Capítulo 12 (Disponível na Biblioteca Digital Pearson).

152
Vamos tomar como base alguns problemas apresentados em Tocci (2008).
1) Uma eterminada memória tem uma capcidade de 16K X 32. Quantas palavras ela pode armazenar? Qual é o
número e bits por palavras? Quantas células de memória ele contém?
2) Qual a capacidade de uma memória que tem 16 entradas d endereços, quatro entradas de dados e quatro
saídas de dados?
3) Consulte a Figura 2.5. Determine as saídas de dados para cada uma das seguintes condições de entrada.
a) [A] = 1011; CS = 1
b) [A] = 0111; CS = 0
4) Uma determinada ROM tem uma capacidade de 16K X 4 e uma estrutura interna semelhante àquela mostrada
na Figura 2.6.
a) Quantos registradores há na matriz?
b) Quantos bits há em cada registrador?
c) Qual é a especificação dos decodificadores de que ela necessita?

5) A Figura 2.26, mostra como os dados de uma ROM podem ser transferidos para um registrador externo. Essa
ROM tem os seguintes parâmeytros de temporização: t ACC = 250ns e tOE = 120ns. Suponha que novas entradas
de endereço foram aplicadas na ROM 500ns antes de ocorrer o pulso TRANSFER. Determine a duração mínima
do pulso TRANSFER para a realização de uma transferência de dados confiável.

Figuras 2.26 Problema 5.
6) Altere as conexões da MROM mostrada na Figura 2.8 de modo que ela armazene a função y = 3x + 5.
7) Uma determinada RAM estática tem os seguintes parâmetros de temporização, em nanosegundos.
tRC = 100 tAS = 20

tACC = 100 tAH = não informado
tCO = 70 tW = 40
tOD = 30 tDS = 10
tWC = 100 tDH = 20
a) Quanto tempo depois que as linhas de endereço estabilizam aparecem dados válidos na saída durante um
ciclo de leitura?

153
b) Quanto tempo os dads de saída permanecem válidos após

CS retornar para nível ALTO?
c) Quantas operações de leitura por segundo podem ser realizadas?
d) Durante quanto tempo as entradas
R / W e CS deveriam ser mantidas em nível ALTO após a
estabilização de um novo endereço em um ciclo de escrita?
e) Qual é o tempo mínimo que a entrada de dados tem de permanecer com dados válidos para que ocorra
uma operação de escrita segura?
f) Durante quanto tempo as entradas de endereço têm de ser mantidas estáveis após
R / W e CS
retornarem para nível ALTO?
g) Quantas operações de escrita por segundo podem ser realizadas?

8) Estude o diagrama em bloco funcional da DRAM TMS44100 mostrado na Figura 2.21.
a) Quais são as dimensões (linhas X colunas ) reais da matriz de célula da DRAM?
b) Sea matriz de células fosse realmente quadrada, quantas linhas teria?
c) Em que isso afetaria o tempo de refresh?
Gabarito
Confira, a seguir, as respostas corretas para as questões auto-avaliativas propostas:
1) 16.384; 32; 524.288.
2) 64K x 4.
3)
a) alta impedância.
b) 11101101.
4)
a) 16.384.
b) quatro.
c) Dois decodificadores 1 de 128.

5) 120ns.
6) Os transistores Q0, Q2, Q5, Q6, Q7, Q9 e Q15 terão o terminal fonte desconectado.
7)
a) 100ns.
b) 30ns.
c) 10milhões.
d) 20ns.
e) 30ns.
f) 40ns.
g) 10milhões.

154
8)
a) 4.096 colunas, 1.024 linhas.
b) 2.048.
c) Deveria sobrar.
5. CONSIDERAÇÕES
Chegamos ao final da quarta unidade, na qual você teve a oportunidade de trabalhar com os
dispositivos de memória, suas aplicações, características e as principais vantagens entre os tipos de
memórias apresentados, o desenvolvimento do conteúdo foi realizado gradativamente e com exer-
cícios de aplicação para fixação.
Lembre-se de que: “os engenheiros prudentes e responsáveis sempre examinam as soluções
obtidas para assegurar de que estão de acordo com o comportamento esperado para o sistema”
(NILSSON; RIEDEL, 2008, p. 403).
IDOETA, I. V. Elementos de eletrônica digital. 13.ed São Paulo: Érica, 1988. Capítulo VIII.
TOCCI, R. J. Sistemas digitais: princípios e aplicações. 10. ed. Rio de Janeiro: Prentice-Hall do Brasil, 1994. Capítulo 12. (Disponível na
Biblioteca Digital Pearson).

155

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ELETRÔNICA DIGITAL E LABORATÓRIO

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Reitor: Prof. Dr. Pe. Sérgio Ibanor Piva

Coordenador Geral de EaD: Prof. Ms. Evandro Luís Ribeiro

Corpo Técnico Editorial do Material Didático Mediacional

Claretiano - Centro Universitário

UNIDADE 1 - SISTEMAS DE NUMERAÇÃO, CÓDIGOS E CIRCUITOS LÓGICOS

UNIDADE 2 - CIRCUITOS LÓGICOS COMBINACIONAIS

UNIDADE 4 - DISPOSITIVOS DE MEMÓRIA

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É importante saber: ______________________________________________________________

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Sistemas de numeração, códigos e circuitos lógicos

Circuitos lógicos combinacionais

Flip Flops, contadores e registradores

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43) MOSFET: transistor de efeito de campo metal-oxido-semicondutor.

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3. ESQUEMA DOS CONCEITOS CHAVES

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Figura 1 Esquema de Conceitos-chave de Eletrônica Digital e Laboratório de Eletrônica Digital.

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Orientações para o estudo da unidade

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2. CONTEÚDO BÁSICO DE REFERÊNCIA

2. 1. CONVERSÃO DE BINÁRIO PARA DECIMAL

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2. 2. CONVERSÃO DE DECIMAL PARA BINÁRIO

O número 1 é menor que 4 e menor que 2, porém igual a 1. Então coloque um 0 na

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Método 2 (divisões sucessivas)

Binários menores que 1

Quadro 1 Potências negativas de 2.

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2. 3. SISTEMA DE NUMERAÇÃO HEXADECIMAL.

O Quadro 3 a seguir mostra as representações dos dígitos do sistema hexadecimal compara-

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Conversão de hexadecimal para decimal

Conversão de decimal para hexadecimal

Conversão de hexadecimal para binário

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Conversão de binário para hexadecimal

2. 4. CÓDIGO BCD (DECIMAL CODIFICADO EM BINÁRIO)

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Converter 94310 em código BCD:

Converter 23,2510 em código BCD:

Comparação entre BCD e binário

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Quadro 4 Equivalentes entre decimais, binários de 4 bits e código Gray.

2. 6. BYTES, NIBBLES E PALAVRAS

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Palavras codificadas (words)

2. 8. CONSTANTES E VARIÁVEIS BOOLEANAS

Quadro 5 Sinônimos para níveis lógicos 0 e 1.

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A Álgebra Booleana é um modo de expressar relação entre as entradas e saídas de um circuito

Entrada A Entrada B Saída x

A Figura 2.10 ilustra uma tabela para um circuito de três entradas.

2. 10. OPERAÇÃO OR (OU) E A PORTA OR

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