Aula01 1S19 Teoria Rev1

NE7720 - Sistemas Digitais II - Prof. Dr. Valter F.
Avelino (2019)
Aula 1
Objetivos e Metodologia 1
Objetivos
Proporcionar aos alunos conhecimentos básicos de sistemas digitais
sequenciais, projeto em nível de transferência entre registradores (RTL),
ferramentas de CAD e linguagem de descrição de hardware, com ênfase
em métodos e técnicas de projeto e análise de subsistemas digitais.
Metodologia
Aulas teóricas expositivas para aprendizado da metodologia e técnicas de
sistematização de projeto lógico de sistemas digitais.
Aulas práticas nas quais os alunos realizam projeto, implementação e
testes de sistemas digitais sequenciais e RTL, com aplicação em
dispositivos de lógica programável, utilizando linguagem VHDL.
Coordenador: Prof. Dr. Valter Fernandes Avelino (prevavelino@fei.edu.br )

Teoria: Prof. Dr. Valter Fernandes Avelino
Laboratório: Prof. Dr. Sérgio Clementi
NE7720 - Sistemas Digitais II - Prof. Dr. Valter F. Avelino (2019)
Programação – Aulas de Teoria

Aula 1
2
AULA DATA CONTEÚDO REFERÊNCIA
1 Cap. 3
Introdução ao Curso - Conceitos de Sistemas Sequenciais – Latch SR. Pag. 111 a 117
15/fev
2 Cap. 3
Implementação de Flip-Flop do tipo SR. Sincronização de Flip-Flops. Pag. 113 a 118
3 Cap. 3
Implementação de Flip-Flops dos tipos JK, D e T. Transformação de Biestáveis Pag. 119 a 125 e 146 a 147
22/fev
4 Entradas assíncronas, preset e clear, borda de subida e de descida, setup e Cap. 3 /Notas de Aula
hold. Metaestabilidade em biestáveis. Pag. 147 a 153
5 Cap. 4
Aplicações de contadores / divisor de frequência. Pag. 198 a 200
01/mar
6 Contador síncrono, propriedades, implementação, resposta em frequência e Cap. 4
formas de onda. Pag. 200 a 206
7 Cap. 3
Máquina de estados finitos – FSM – Definições. Pag. 127 a 132
08/mar
8 Cap. 3
Máquina de estados finitos – FSM – Projeto de Blocos de Controle. Pag. 132 a 146
9 Implementações por equações de estados e de saída dos modelos de Mealy Cap. 6
15/mar e Moore, projeto de 1 bit por estado. Pag. 341 a 351
10 Cap. 3
Exemplos de implementações usando máquinas sequenciais. Pag. 132 a 146
11 Atividades e exercícios de máquinas sequenciais e FSM. Notas de Aula
22/mar Cap. 6
12 Otimizações e tradeoffs na lógica sequencial. Pag. 335 a 341
13 Cap. 3 / Cap. 4
Registradores propriedades e aplicações. Pag. 125 a 127 / 166 a 173
29/mar
14 Cap. 4
Registradores de deslocamento e projetos com registradores. Pag. 174 a 181
--- 05/abr Semana de Provas - Avaliação P1
As notas de aula servem como roteiro de aula para o professor, contendo os principais tópicos que serão
explorados durantes as aulas. Podem também servir como roteiro de estudo, mas não substituem o livro texto da
disciplina: VAHID, F. – Sistemas Digitais – projeto, otimização e HDLs. 1
Programação – Aulas de Teoria

Aula 1
3
AULA DATA CONTEÚDO REFERÊNCIA

15 Projeto em Nível de Transferência entre Registradores - RTL - Conceitos e Cap. 5
Pag. 242 a 255
12/abr Metodologia.
16 Projeto em Nível de Transferência entre Registradores - RTL - Elementos do Cap. 5
Fluxo de Dados. Pag. 242 a 255
17 Projeto em Nível de Transferência entre Registradores - RTL - Elementos do Cap. 5
Pag. 242 a 255
26/abr Fluxo de Dados – Exemplos de Aplicação.
18 Projeto em Nível de Transferência entre Registradores - RTL - Unidade de Cap. 5
Controle. Pag. 242 a 255
19 Projeto em Nível de Transferência entre Registradores - RTL - Exemplos de
Notas de Aula
03/mai Aplicação.
20 Projeto em Nível de Transferência entre Registradores - RTL – Projeto em
Notas de Aula
sala de aula.
21 Projeto RTL – Simulação do projeto do laboratório. Notas de Aula
10/mai
22 Projeto RTL – Avaliação da simulação do projeto. Notas de Aula
23 Cap. 5
Detalhamento de Projeto RTL de Unidades de Controle. Pag. 255 a 271
17/mai
24 Cap. 5
Detalhamento de Projeto RTL de Unidades de Controle. Pag. 255 a 271
25 Cap. 5
Projeto RTL de Processadores de Propósito Específico - Exemplos. Pag. 439 a 442
24/mai
26 Projeto RTL de Processadores de Propósito Específico - Exercícios. Notas de Aula
Programação – Aulas de Laboratório

Aula 1
4
LOCAL /
AULA DATA TÍTULO TIPO DE ATIVIDADE PONTOS
CCI
1 (16/fev) Aula 1: Tecnologias de Implementação e VHDL ---- Presença
CCI
2 (23/fev) Aula 2: Introdução à Linguagem VHDL: Implementação de MUX Relatório no Moodle 1
CCI
3 (02/mar) Aula 3: Introdução à Linguagem VHDL: Implementação de ULA Relatório no Moodle 1
CCI
4 (09/mar) Aula 4: Introdução à Linguagem VHDL: Implementação de FF Relatório no Moodle 1
CLE
5 (16/mar) Experiência 1: Divisor de Frequência – Lógica Padrão Relatório Impresso 1
CLE
6 (23/mar) Experiência 2: Divisor de Frequência – VHDL e FPGA Relatório no Moodle 1
CCI
7 (30/mar) Projeto 1: Máquina de Estados- Discussão e Detalhamento Diagrama de Estados 1
CCI Apresentação da
8 (13/abr) Projeto 1 – Máquina de Estados – Avaliação da Simulação Simulação
2
CLE Configuração do FPGA
9 (27/abr) Projeto1: Máquina de Estado - Programação do FPGA e Relat. + Relatório no Moodle
1+1
CCI
10 (04/mai) Projeto 2: Desenvolvimento RTL – Discussão e Detalhamento Diagrama de Blocos 1
CCI Apresentação da
11 (11/mai) Projeto 2: Desenvolvimento RTL – Avaliação da Simulação Simulação
3
12 (25/mai) Projeto 2: Desenvolvimento RTL – Programação do FPGA e Rel. + Relatório no Moodle 3+1
13 (25/mai) Reposição de Experiências (substitui apenas aulas 2 a 6) /Relatório no Moodle
1
Aula 1
Metodologia e Critérios de Avaliação 5
1 - Aulas expositivas (com notas de aula disponíveis no Moodle)

2 - Proposta de exercícios para serem resolvidos em sala de aula
3 - Proposta de exercícios para serem resolvidos extra sala
4 - Critério de Avaliação:
MF= (0,4*ATV1 + 0,6*ATV2)*K*FO (Média Final)
K= (∑ de Pontos das Atividades + AC) *1,15 / 20 (Fator de laboratório)
FO= (1 + 0,001*MA) (Fator de Orientação)
Onde:
 ATV1: Prova P1 (0 ≤ P1 ≤ 10)*0,7 + Atividades Práticas 1 (0 ≤ AP1 ≤ 2) +
Desempenho 1 (0 ≤ DS1 ≤ 1)
 ATV2: Prova P2 (0 ≤ P2 ≤ 10)*0,7 + Atividades Práticas 1 (0 ≤ AP2 ≤ 2) +
Desempenho 2 (0 ≤ DS2 ≤ 1)
 FO: Fator de orientação em EAD (1,0  FO  1,1): para turmas regulares: FO=1,0
 K: Fator de Laboratório (0  K  1,15): avaliação de relatórios e projetos
 AC: Avaliação de Competências no Laboratório (0  AC  2)
 MA: Média das atividades de orientação (0  AC  100)

Aula 1
Referências 6
 Básica
[1] VAHID, F. – Sistemas Digitais – projeto, otimização e HDLs, 1ª Edição, Artmed –
Bookman, 2008
[2] ERCEGOVAC, M. D., LANG, T., MORENO, J. H. – Introduction to Digital Systems,
New York, NY – John Wiley and Sons, 1999
[3] D’AMORE, R. - VHDL: Descrição e Síntese de Circuitos Digitais. Rio de Janeiro, LTC,
2005
Complementar
[4] VAHID, F. – Digital Design: whit RTL Design, VHDL and Verilog, 2ª Edição, John Wiley
and Sons, 2011
[5] TOCCI, R. J., WIDMER, N. S., MOSS. G. L. – Sistemas Digitais – princípios e
aplicações, 11ª Edição, Pearson – Prentice Hall, 2011
[6] ERCEGOVAC, M. D., LANG, T., MORENO, J. H. – Introdução aos Sistemas Digitais,
Artmed – Bookman, 2002
[7] AVELINO, V. F. - Anotações de Aula de Sistemas Digitais II, Revisão 2019, Centro
Universitário da FEI, 2019 (disponível no Moodle)
Laboratório
[8] Roteiros experimentais e especificação dos projetos de laboratório (disponíveis no
Moodle)
[9] Tutoriais e resumo de comandos do Quartus Prime (disponíveis no Moodle)
Aula 1
Introdução a Lógica Sequencial 7
Diagrama de Blocos de Representação Lógica Combinacional

Definição 1: Um Circuito Lógico Combinacional (ou combinatório) é
definido como aquele cujo nível lógico do sinal de saída depende apenas da
combinação dos níveis lógicos presentes nas suas entradas externas.
Portas Lógicas Circuitos de Transformação
AND, OR, NOT Codificador, Decodificador
Entradas Lógicas Circuito Saídas Lógicas

Externas Combinacional Externas
Circuitos de Seleção Circuitos Aritméticos

MUX, DEMUX Somador, Subtrator, ULA
Esse circuito possui as seguintes propriedades:

a) Uma mesma combinação de valores de entrada não pode gerar dois
valores diferentes de saída;
b) O valor da saída depende apenas e tão somente dos valores das
entradas em determinado instante de tempo e não tem qualquer
dependência com valores anteriores.

Aula 1
Diagrama de Blocos Genérico de Representação Lógica Sequencial

Definição 2: Um Circuito Lógico Sequencial é definido como aquele cuja
saída lógica futura não depende apenas da combinação dos níveis lógicos
presentes nas suas entradas externas, mas pode depender de uma
condição interna atual (estado do sistema).
Entradas Lógicas Saídas Lógicas
Externas Lógica Externas
k m
Combinatória (Saídas Atuais)
n n
Estado Atual Estado Futuro
(Qn) (Qn+1)
Memória de Estado
k: n° entradas externas n n
m: n° saídas do sistema
n: n° de bits de estado Sincronismo
2n: n° estados do sistema
(CLOCK)
Aula 1
Propriedades da Lógica Sequencial

Esse circuito possui as seguintes propriedades:
a) Uma mesma combinação de valores de entrada pode gerar valores
diferentes de saída dependendo do seu estado atual;
b) Podem ser síncronos, quando a resposta da saída só é modificada em
função das entradas e do estado atual, mas apenas sob o comando de um
pulso de sincronismo (relógio ou clock);
c) Podem ser assíncronos quando a resposta da saída se modifica em
função das entradas e do estado atual do sistema, dependendo dos
tempos de propagação dos sinais pelos blocos lógicos do sistema.
d) Um sistema sequencial é caracterizado como uma máquina de estados,
cuja saída depende do estado atual do sistema e das entradas externas.
Os estados atuais, definidos como estados internos, são armazenados na
memória do sistema (memória de estado);
e) A memória interna do sistema armazena cada bit em um circuito chamado
de biestável ou flip-flop. Estes podem ser associados para armazenar
vários bits ou palavras que caracterizam os estados do sistema.

Aula 1
Propriedades da Lógica Sequencial

Exemplos de sistemas sequenciais:
 Contadores (de tempo, de eventos, de quantidades);
 Ordenadores;
 Registradores;
 Executores de instruções, etc.
Exercício 1: Classificar os sistemas digitais seguintes como sequenciais
(S) ou combinacionais (C):
Sistema Digital S/C Sistema Digital S/C
Relógio Digital Unidade Lógico-Aritmética
Portas Lógicas Calculadora Digital
Codificador de Prioridade Memória Digital
Semáforo de Trânsito Led Indicador de Porta Aberta
Alarme de Veículo Seletor de Fluxo em Via de Dados
Detector de Nível de Líquido Medidor de Distância
Decodificador de Display Balança Eletrônica
Somador/Subtrator Cofre Digital
Aula 1
Elementos de Lógica Sequencial 11
Elemento de Memória – Flip-flop ou Latch

Flip-flop (FF): Elemento básico de memória em sistemas digitais.
Entradas: diversas (comandam a comutação de estado)
Saídas: Normal: Q
Invertida: Q’ ou Q
Estados internos: SET ⇒ Q=1 e Q’=0
RESET ⇒ Q=0 e Q’=1
 Flip-flop x Latch
Flip-flop (FF): Sensível à transição (borda) de ao menos uma entrada.
Latch: Sensível ao nível das entradas.

Aula 1
Latch SR (NAND) 12
Elemento de Memória – Latch – SR (NAND)

Latch-SR (NAND): Elemento de memória (1 bit) implementado com portas
NAND realimentadas.
Entradas: SET ou S (ativa em nível lógico zero – NL0)
RESET ou R (ativa em nível lógico zero – NL0)
Saídas: Normal: Q
Invertida: Q’ ou Q
=0 =1
Δ Δ
=1 =0
Δ Δ
Estado de RESET Estado de SET
Aula 1
Latch SR (NAND) 13

Latch-SR (NAND): Operação de SET.
Transição RESET→ SET Transição SET→ SET
S OBS: Quando S=1 e R=1

R o Latch-NAND fica no
estado atual (memória)
Q
t0 t0+∆ t1

Aula 1
Latch SR (NAND) 14

Latch-SR (NAND): Operação de RESET.
Transição RESET→ RESET Transição SET→ RESET
S
OBS: Quando S=1 e R=1
R o Latch-NAND fica no
estado atual (memória)
Q
t0 t0+∆ t1
Aula 1
Latch SR (NAND) 15

Latch-SR (NAND): O que ocorre se SET e RESET são ativos simultaneamente?
S=0 S=1 S=1 S=1

1
1 0 1 0
1 1 0 1 0
R=0 R=1 R=1 R=1
S
OBS: Com S=1 e R=1 após
R S=0 e R=0 o Latch-NAND
pode ficar oscilando (até
Q
que estabilize por diferença
Q de tempos de atraso)
t0 t0+∆ t1t1+∆

Aula 1
Latch SR (NAND) 16
Elemento de Memória – Latch-SR (NAND)

Latch-SR (NAND): Tabela da verdade e representação simbólica.
Representações
equivalentes:
Representações de Estados – Latch NAND Aula

17
1
Elemento de Memória – Latch–SR (NAND)

Latch-SR (NAND): A lógica do elemento pode ser definida por tabelas, cujas
entradas são os sinais S e R mais o estado atual Qn que
definem o estado futuro Qn+1.
Tabela da Tabela Dinâmica Equação de Tabela de
Verdade do de Estados do Estados do Transição do
Latch-NAND Latch-NAND Latch-NAND Latch-NAND
S R Qn+1 S R Qn Qn+1 SR S R QnQn+1
00 01 11 10
0 0 P 0 0 0 P Qn 1 X 00
0 1 1 0 0 1 P 0 X 1 0 0 0 1 01
1 0 0 0 1 0 1 1 X 1 1 0 1 0 10
1 1 Qn 0 1 1 1 X 1 11
1 0 0 0 Qn+1 = S + R.Qn
Legenda: 1 0 1 0
Diagrama de Estados do Latch-NAND
1 1 0 0
Qn → Estado Atual 1 1 1 1 SR 01
Qn+1 → Estado Futuro
1X 0 1 X1
P → Condição Proibida
10
X → Condição Irrelevante

Aula 1
Aplicações com Lógica Sequencial 18
Elemento de Memória – Latch–SR (NAND)

Exemplo: Aplicação na eliminação de ruído de contato mecânico de chaves
Aula 1
Exercício 2: Completar as formas de onda considerando que são

aplicadas a um Latch-SR (NAND) e que Q=0 no instante inicial.

Aula 1
Exercício 3: Projetar um sistema de chamada de comissária de bordo,

conforme representado na figura abaixo. Quando o passageiro do avião
pode aperta o botão Chamar uma lâmpada acende fica acesa acima do seu
acento. Essa lâmpada deve permanecer acesa, mesmo depois de liberado
o botão Chamar, sendo apagada apenas após o acionamento do botão
Cancelar (quando o passageiro foi atendido).
• Considere que quando os botões são apertados geram nível lógico zero;
• Considere que a lâmpada acende quando a saída do sistema está no nível
lógico 1;
• Utilizar um Latch-SR (NAND) para a implementação do sistema.
Lâmpada de
Chamada
Chamar Sistema de
Chamada de
Cancelar Comissária

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Programação – Aulas de Teoria

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1 - Aulas expositivas (com notas de aula disponíveis no Moodle)

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Diagrama de Blocos de Representação Lógica Combinacional

Entradas Lógicas Circuito Saídas Lógicas

Circuitos de Seleção Circuitos Aritméticos

Esse circuito possui as seguintes propriedades:

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Diagrama de Blocos Genérico de Representação Lógica Sequencial

Propriedades da Lógica Sequencial

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Propriedades da Lógica Sequencial

Elemento de Memória – Flip-flop ou Latch

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Elemento de Memória – Latch – SR (NAND)

Elemento de Memória – Latch – SR (NAND)

Transição RESET→ SET Transição SET→ SET

S OBS: Quando S=1 e R=1

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Elemento de Memória – Latch – SR (NAND)

Transição RESET→ RESET Transição SET→ RESET

Elemento de Memória – Latch – SR (NAND)

S=0 S=1 S=1 S=1

R=0 R=1 R=1 R=1

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Elemento de Memória – Latch-SR (NAND)

Representações de Estados – Latch NAND Aula

Elemento de Memória – Latch–SR (NAND)

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Elemento de Memória – Latch–SR (NAND)

Exercício 2: Completar as formas de onda considerando que são

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Exercício 3: Projetar um sistema de chamada de comissária de bordo,

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