El VMC está desarrollando un proceso CMOS para ayudar a enseñar a los estudiantes de

microelectrónica las técnicas de fabricación de semiconductores. También pretende ser un vehículo

para la implementación de diseños de circuitos digitales y analógicos VLSI en VCU. El desarrollo del
proceso CMOS es un proyecto de ingeniería eléctrica senior en curso. El objetivo a largo plazo es
fabricar y probar dispositivos CMOS completamente en el VMC. Para lograr este objetivo, debemos
construir un flujo de proceso, diseñar un conjunto de máscaras, comprender los fundamentos del
diseño básico del diseño del circuito del chip de prueba y aprender sobre las operaciones de
herramientas de proceso. Este proyecto se está completando basándose en el diseño de chip de
prueba de n-pozos desarrollado en Rochester Institute of Technology.

I. INTRODUCCIÓN

Con la industria de la microelectrónica creciendo a un ritmo tan rápido, la escuela de ingeniería fue
fundada para ayudar a abordar la necesidad de ingenieros de pruebas y procesos altamente
capacitados. El programa ha centrado su atención en enseñar a los estudiantes de microelectrónica
los fundamentos del diseño y procesamiento de semiconductores.

II. CHIP DE PRUEBA

Para fabricar con éxito dispositivos y, lo que es más importante, circuitos completos, se diseñó y
documentó un chip de prueba para caracterizar las capacidades de nuestro proceso CMOS. Al
diseñar un chip de prueba robusto, con una amplia gama de celdas y estructuras de prueba,
podemos caracterizar las propiedades de nuestros procesos y configuraciones de herramientas.
Además de caracterizar nuestras herramientas y procesos, este chip de prueba nos ayudará a crear
reglas de diseño para futuros diseños de diseño de circuitos integrados.

A. Diseño
El diseño general del chip de prueba se ha modificado a partir de un diseño preexistente
construido por estudiantes y profesores de RIT [5]. El chip de prueba VCU fue diseñado para
tener 5000 micras x 5000 micras. Se realizaron cambios y mejoras en el chip de prueba
original para una caracterización más eficiente del proceso CMOS de VCU. Para conservar
el espacio, se omitieron varias estructuras de prueba, aunque muchas simplemente se
mejoraron para nuestras necesidades específicas.
Para problemas de compatibilidad en la prueba de prueba de las estructuras de prueba, se
realizaron modificaciones en el chip de prueba RIT [5] para garantizar una prueba correcta
y adecuada. La unidad de sondeo disponible de VCU utiliza una tarjeta de sonda de 10
contactos (2x5) con una separación de 100 micras entre los contactos y una tarjeta de 12
contactos (2x6) con una separación de 20 micras, como se muestra en la FIGURA 2 a
continuación.
 Las estructuras de prueba incluyeron Van der Pauw, medidas de resistencia de la lámina;
Cadenas de contac/Via, medidas de integridad de contacto y resistencia; Puertas de
transmisión [4]; Mediciones de CBKR; Transistores NMOSPMOS [2], estructuras de
capacidad de proceso para ancho de línea y V; Peine y estructuras serpentinas (estimación
de cortos y aperturas en líneas metálicas); y estructuras de caracterización de
enclavamiento [4].
B. Diseño
El chip de prueba se dividió en una región superior de células basada en la tarjeta de sonda
de 10 almohadillas de 400 por 1000 micrones, y una región inferior de células más grandes
y objetivos de resolución usando una tarjeta de sonda de 12 almohadillas. La región superior
fue diseñada para estructuras de prueba más pequeñas como CBKR y Van der Pauw's. La
región superior se dividió en filas y columnas, cada una con un número de celda que
comienza con 00 y se incrementa a 54. El primer número que representa la dirección de la
fila y el segundo que representa la columna, por ejemplo 54 es la fila 5, la columna 4. Las
estructuras similares fueronagrupados por fila y celda a celda desviada en tamaño, material
o escala. Se puede ver una muestra de una célula de transistor NMOS en la Figura 3.

III. PROCESO
 A. Flujo / Secciones transversales Se escribió un flujo de proceso para documentar la
implementación general del proyecto. Basado en una tesis de posgrado del Instituto de
Tecnología de Rochester para el flujo de proceso CMOS N-Well [5], se calcularon secciones
transversales y mediciones específicas utilizando un software de simulación de procesos.

C. Simulación
La herramienta de software de simulación de procesos Athena del conjunto de
herramientas de Silvaco se utilizó para simular el proceso y realizar los cambios necesarios
en el flujo antes de que comenzara la fabricación. El flujo general del proceso se dividió en
dos partes principales: el NMOS y el PMOS, donde cada parte se simuló por separado. Esto
se hizo para lograr resultados de simulación más rápidos y eficientes. Aunque los
dispositivos se simularon por separado, los pasos fueron diseñados para ser concurrentes
en la oblea. Las mismas condiciones, como la dosis, la energía, el tiempo y la temperatura
[3], se utilizan al fabricar dispositivos. Las simulaciones PMOS / NMOS fueron más allá
dividido en módulos más pequeños, que no tenían más de 2 pasos de difusión. Esto hizo
que las simulaciones generales fueran más eficientes. La salida de estos módulos se importó
a los módulos siguientes. Uno de los pasos más largos de la simulación fue el paso de
difusión. Por ejemplo, si una región de 10x10x7pm se simulara con un espaciado de
cuadrícula de .01pn, habría una necesidad de calculadores en 700,000 puntos de cuadrícula
diferentes en cada período de tiempo. Al principio, cada paso de difusión tardó
aproximadamente 3 horas en simularse, por lo que se tomó un enfoque diferente. Algunos
de los pasos tomados para hacer que las simulaciones sean más eficientes fueron; se
redujeron los tamaños de la cuadrícula, las simulaciones se relajaron mediante el proceso
de relajación proporcionado por el software y se redujeron los anchos y las alturas. Al
incorporar estas modificaciones, las simulaciones se acortaron al menos 5 minutos por
módulo. El objetivo de esta simulación fue encontrar la profundidad de la unión y la
concentración del pozo N para la comparación de pruebas. Cuando se simulaba el
dispositivo PMOS, una oblea de tipo N con la concentración de dopaje alcanzada debido a
la creación del pozo fue sustituida por el perfil del pozo real.

Una vez que se logró el N-Well, se construyó el dispositivo PMOS. Después de la

construcción del pozo N, no se realizaron cambios adicionales en el flujo del proceso, que
inicialmente se diseñó para este dispositivo. El dispositivo PMOS final se muestra en la
FIGURA 6.
C.Fabrication
Se han tomado medidas de fabricación para ayudar al Centro de Microelectrónica de
Virginia en los esfuerzos para establecer una instalación de fabricación de clase 100. Al
trabajar con fotolitografía, difusión y humectación [3], se han realizado progresos para
caracterizar el uso, la caracterización estadística y el rendimiento general de muchas
herramientas. Aún así, varias herramientas necesitan caracterización para completar un
proceso CMOS completo. Se están haciendo esfuerzos para remediar esta situación y la
fabricación de chips de prueba está programada para el año académico 2001-2001.

IV. PRUEBAS
Sin producto fabricado, las pruebas de rendimiento se han retrasado. Aunque se tomaron
en cuenta varios aspectos de las pruebas en el diseño del diseño general del chip de prueba,
también se realizarán simulaciones eléctricas más detalladas. Se hicieron modificaciones
para cambiar el diseño de las almohadillas de una formación de diez y doce almohadillas a
estrictamente una formación de diez almohadillas para lograr uniformidad y simplicidad.
Los diseños de los transistores se modificaron para que todos los contactos estuvieran
espaciados uniformemente con la base, el colector y el emisor en la misma ubicación. Este
diseño de prueba ayudará a los evaluadores al disminuir el código de programación y el
tiempo de alineación.

V. CONCLUSIÓN
A medida que más personas se involucran en la creciente industria de semiconductores, la
necesidad de personas con experiencia en procesos, diseño y pruebas se hace más evidente.
A pesar de los contratiempos con la caracterización de la herramienta, se han realizado
grandes progresos para establecer el proceso de fabricación de CMOS WELL VMC, así como
su programa de microelectrónica. El alcance general de Se prevé que este proyecto dure
varios semestres hasta que se fabrique el producto real. Toda la progresión ha sido
documentada para ayudar a los futuros estudiantes en la caracterización del proceso y el
diseño. Este semestre marca el comienzo de un proceso continuo dedicado a facilitar las
habilidades necesarias en los estudiantes que ingresan a la industria de los
semiconductores.