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2 giovani.bolzan@utec.edu.uy 02/08/2019
PRESENTACIÓN
Professor Giovani
Ingeniería de computación
Máster en Ingeniería Eléctrica (en curso)
Área de actuación: control de conversores fotovoltaicos/proyectos
Técnicas Digitales
Exactitud y menos ruído
Proyecto más fácil y de menor tamaño
Armazenamiento de informaciones
Menor complexidad de programación
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Analógico v Digital
Sistemas analógicos
Níveles de intensidad
Variación temporal; contínuo
Ejemplo: amplificadores de audio
Sistemas digitales
Modo discreto
Variación lógica
Ejemplo: Telecomunicaciones en escala mundial
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Analógico v Digital
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Analógico v Digital
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O que son técnicas digitales
Discretización de todo
Necessidad de converter todo a digital tra un coversor AD
Otimización de sistemas
Tamaño del sistema
Consumo de potencia
Armazenamiento de datos en gran cantidad
Sistematización; máquinas de estados
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Modo discreto
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Modo discreto
Intensidad nível numerico
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Conversores AD y DA
Ejemplo conversor DC eléctrico.
1. Lecturas de níveles de corriente y tensión eléctricas
2. Cálculo de la potencia: P =V . i
3. Determinación de la tensión de salida (PWM)
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Evolución temporal de puertas lógicas
Puertas lógicas con diodos
Com transistores (TTL)
Con CMOS
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Evolución temporal de puertas lógicas
Comparación tra las tecnologías
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Compuertas lógicas
OR
AND
NOT
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Compuertas lógicas
AND
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Compuertas lógicas
NOT
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Compuertas lógicas
Hacer las tablas de verdad:
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Compuertas lógicas
Hacer las tablas de verdad:
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Compuertas lógicas
Teoremas de álgebra booleana:
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Compuertas lógicas
Teoremas de álgebra booleana:
Teoremas de DeMorgan:
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Compuertas lógicas
Universalidad de la compuerta NAND:
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Compuertas lógicas
Universalidad de la compuerta NOR:
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Mapa de Karnaugh
Simplificación lógica más rápida
Consiste en criarse una tabla com los termos y gruparlos.
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Blocos
Tratar los dispositivos más básicos como cajá preta
Instanciar una ALU, um chip de compuertas NAND.
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Blocos
Para que sea utilizado en el full adder:
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Blocos
Y el full adder, por su vez, en la ALU:
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Blocos
Su definición será muy bien utilizada cuando programar HDL
Usaremos VHDL (Very Hard Difficult Language, o as vezes
también, Very High Speed Integrated Circuits Hardware
Description Language")
entity and_gate is
Port ( INA1 : in STD_LOGIC; -- AND gate input
INA2 : in STD_LOGIC; -- AND gate input
OA : out STD_LOGIC; -- AND gate output
end and_gate;
architecture Behavioral of and_gate is
begin
OA <= INA1 and INA2; -- 2 input AND gate
end Behavioral;
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Forma de onda
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Forma de onda
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Forma de onda
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Forma de onda
Delay : 5 unidades de tiempo
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