FACULTE DES SCIENCES ET

TECHNIQUES – AL HOCAÏMA

MASTER SYSTEMES EMBARQUES ET ROBOTIQUES

Année Universitaire : 2017/2018

Titre :

Compte rendu : TP Conception d’Additionneur 1-bit

Réalisé par : Encadré par :

-KHALIDY Anass - PR. BENAYA Nabil

1
 Sommaire :
I.INTRODUCTION…………………………………………………………….3
I.1 MODELSIM………………………………………………….…………………………….3
I.2 VHDL…………………………………………………….……………………………….3
II. DEROULEMENT :…………………………………………………………3
II.1 Lancement de ModelSim et création d’un nouveau composant Add 1 –bit :……3
III. SIMULATION …………………………………………………………….6
IV. CONCLUSION …………………………………………………………..7

2
I.INTRODUCTION :

I.1 MODELSIM est un outil de Mentor Graphics. Il fournit un environnement complet de

simulation et débogage pour les designs complexes en ASIC et en FPGA. Il prend en charge la
modélisation comportementale, le niveau de transfert de registre et la porte.
Il supporte plusieurs langages de description, dont le Verilog, le SystemVerilog, le VHDL et le SystemC.
Ce travail a été réalisé à l'aide de la version 6.5b de ModelSim SE sur Windows.

I.2 VHDL est un langage de description de matériel destiné à représenter le

comportement ainsi que l'architecture d’un système électronique numérique. Son nom complet
est VHSIC Hardware Description Langage.

II. DEROULEMENT :

II.1 Lancement de ModelSim et création d’un nouveau composant Add 1 –bit :

1. Lancer ModelSim.
2. Choisir File > New Project.
3. Donner un nom pertinent à notre nom de projet.
-Add1.vhdl
4. Cliquer deux fois sur notre fichier pour ouvrir l’éditeur de schémas.

5. Dans la zone L’entité, la description de l’interface du circuit (boite noire).

3
 6. Ensuite dans la zone architecture, donner les équations de l’additionneur.

7. Corriger les erreurs s’il y a lieu.

8. L’environnement de test (testbench) d’un modèle VHDL peut être lui-même

décrit comme un modèle VHDL.

4
5
III. SIMULATION :

Il est maintenant temps de simuler, toutes les entrées ont été définies avec les valeurs initiales et tout est
prêt pour une simulation. Pour exécuter la simulation, appuyez sur le bouton d’exécution.

-Wave (add-1bit) :

-Wave ( Testbench)

6
IV. CONCLUSION :

Ce travail est un outil qui nous facilite la conception des circuits ainsi nous permettant de
passer de la réflexion à la pratique.
Nous commençons dans un premier temps, par la description fait par le langage VHDL, et
ensuite comment travailler et simuler sur le logiciel ModelSim.

7
Annexe 1 ( Add)

library ieee;
use ieee.std_logic_1164.all;

ENTITY Add IS
port(A, B, Cin: in STD_LOGIC;
S, Cout: out STD_LOGIC);
END ENTITY Add;

architecture arch of Add is

begin
S <= ( A xor B xor Cin);
Cout <= (A and B ) or ( Cin xor (A and B));
end arch;

Annexe 2 (Testbensh)

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY Add IS

END Add;
--Architecture
ARCHITECTURE test OF Add IS

-- Déclaration du composant à tester --

COMPONENT Add
PORT(A : in std_logic; B : in std_logic; Cin : in std_logic; S : out std_logic; Cout : out std_logic);

END COMPONENT;
-- Déclaration des signaux de test --

signal A_tb, B_tb,Cin_tb, S_tb, Cout_tb: std_logic;

BEGIN

DUT: Add PORT MAP (A=>A_tb, B=>B_tb, Cin=>Cin_tb, S=>S_tb, Cout=>Cout_tb);

-- Création des signaux de test --

process
BEGIN

A_tb <='0'; B_tb <='0'; Cin_tb <='0';

wait for 200 ns;

A_tb <='0'; B_tb <='0'; Cin_tb <='1';

wait for 200 ns;

8
 A_tb <='0'; B_tb <='1'; Cin_tb <='0';

wait for 200 ns;

A_tb <='0'; B_tb <='1'; Cin_tb <='1';

wait for 200 ns;

A_tb <='1'; B_tb <='0'; Cin_tb <='0';

wait for 200 ns;

A_tb <='1'; B_tb <='0'; Cin_tb <='1';

wait for 200 ns;

A_tb <='1'; B_tb <='1'; Cin_tb <='0';

wait for 200 ns;

A_tb <='1'; B_tb <='1'; Cin_tb <='1';

END PROCESS;
END test;