Sujet de stage Master2 / 3eme année d'école ingénieur – Optimisation layout

transistors organiques imprimés.

Optimisation du layout de transistors organiques imprimés.

L'évolution récente de la synthèse de matériaux
pour l'électronique organique permet
d'envisager dès maintenant la réalisation de
circuits destinés à des applications sur des
grandes surfaces et sur des substrats souples
ou enroulables. Les progrès réalisés sur les
matériaux ces dernières années permettent dès
aujourd’hui la réalisation de fonctions logiques et
analogues avec des technologies
complémentaires (de type CMOS).

transistors imprimés sur

substrat plastique

Ce stage s’inscrit dans le cadre de la mise au point d’une technologie à base

de composants organiques imprimés (transistors, diodes, capteurs, etc.) dans
lequel le CEA-LITEN est fortement impliqué avec près de 20 personnes, tant
au travers de projets Européen (COSMIC) que par des collaborations avec
des industriels. Il se déroulera au CEA-LITEN et s’appuiera sur la technologie
existante de transistors imprimés. En effet, des circuits préliminaires ont été
réalisés par le laboratoire avec des règles de dessin très conservatives visant
avant tout à assurer la fonctionnalité des circuits. Le but de ce stage est
d’optimiser le layout des transistors afin de gagner en densité d’intégration et
en performances, sans sacrifier le rendement global des circuits.

Le travail attendu pour ce stage est le suivant:

- A partir de l’étude des structures existantes, en se basant sur des
simulations numérique (Silvaco, Comsol, etc.) et sur des mesures
électriques complémentaires (testeur paramétrique type Agilent ou
Keithley), le candidat visera à cerner les limitations des layouts actuels
des transistors en termes de parasites.
- Il prendra ensuite en charge le dessin de structures optimisées, en
visant à réduire tant les capacités parasites que la surface occupée par
les transistors, sans augmenter les résistances d’accès ni générer de
chemin de fuite supplémentaires. Pour ce faire, il générera des
variantes de layout de transistor (Cadence), qu’il validera par
simulation (type élément fini Comsol au niveau composant ou
Spice/Eldo au niveau circuit) et qui seront implémentées dans un circuit
de test
- A ce stade, il est attendu du candidat une optimisation au niveau du
transistor seul mais aussi au niveau des portes logiques élémentaires
(INV, NAND, NOR, MUX, D-latch, RS-latch, etc.).
- Il proposera ensuite d'éventuelles améliorations, suite aux retours de
mesures et de simulations

La technologie électronique organique imprimée du CEA-LITEN permettant

de réaliser rapidement les circuits (environ 2 semaines entre le tape-out et la

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transistors organiques imprimés.

fabrication du circuit), le candidat aura l'opportunité de pouvoir tester et

valider le circuit qu'il aura réalisé.

Profil recherché

Parmi les éléments de la formation de base du candidat, nous recherchons :

• principalement une formation en physique des composants et/ou de
l’état solide
• des notions en design/layout et simulation de circuit

En ce qui concerne les compétences, il est attendu un/une candidat(e) qui

sera amené tant à intervenir sur la partie expérimentale que sur le design et la
modélisation des composants. Le/la candidat(e) recherché(e) devra donc :
• faire preuve de dynamisme et être force de proposition de solutions
aux problèmes qui lui seront posés
• se montrer apte à gérer son temps et ses activités sur l’ensemble de la
durée de son stage

Durée du stage: 5 à 6 mois, indemnisé par le CEA.

Formation recherchée: Master2 ou 3ème année d'école d'Ingénieur

Lieu de travail du stagiaire:

LCI, CEA-LITEN: Laboratoire des Composants Imprimés (LCI) du CEA-LITEN
(Laboratoire d'Innovation pour les Technologies de l'Energie et des
Nanomatériaux), Grenoble (38)
Contact: Romain Gwoziecki (romain.gwoziecki@cea.fr)