1. Donnez la fonction logique réalisée par les circuits CMOS suivants.

VCC
VCC

A A B C

B D

C
E

A C G

E
B
B

D
C

Mémoires PROM
2. Considérez le code VHDL suivant. Montrez comment l’implémenter sur la mémoire ROM donnée.
entity combinatoire8 is
port (
A : in std_logic_vector(3 downto 0);
F : out std_logic_vector(2 downto 0)
);
end combinatoire8;

architecture arch of combinatoire8 is

signal T1, T2, T3 : std_logic;
begin

T1 <= A(3) and A(2) and A(1) and A(0);

T2 <= not(A(3)) and not(A(2)) and not(A(0));
T3 <= A(3) and not(A(2));

F(2) <= T1 or T3;

F(1) <= T1 or T2;
F(0) <= T2 or T3;

end arch;
 décodeur 4:16

m15
m14
m13
m12
A3 m11
m10
A2 m9
m8
A1 m7
m6
A0 m5
m4
m3
m2
m1
m0

D7 D6 D5 D4 D3 D2 D1 D0
0PLA, PAL, GAL et CPLD
3. Montrez comment implémenter les fonctions logiques suivantes sur l’extrait de circuit PAL donné.
E = (A + B’)’; F = (ABC)’; G = (A + BC)’
Les FPGA: structure, fonctionnement et utilisation
4. Montrez comment implémenter les fonctions logiques suivantes sur la tranche de FPGA montrée.
X = AB’C et Y = AB’CD + (PQR’S + PQ’R’S’ + P’QRS)D’
G4
YQ
G3 D Q
Table de
conversion
G2 G reset
16 X 1 S0
G1

H1 S1

F4
XQ
F3 D Q
Table de
conversion
F2 F reset
16 X 1 S2
F1

S3
CLK

reset

G4 G3 G2 G1 G F4 F3 F2 F1 F
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0
0 0 1 1 0 0 1 1
0 1 0 0 0 1 0 0
0 1 0 1 0 1 0 1
0 1 1 0 0 1 1 0
0 1 1 1 0 1 1 1
1 0 0 0 1 0 0 0
1 0 0 1 1 0 0 1
1 0 1 0 1 0 1 0
1 0 1 1 1 0 1 1
1 1 0 0 1 1 0 0
1 1 0 1 1 1 0 1
1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 1