RK2918 Datasheet Rev 1 0.en - Es PDF

RK2918 Hoja de datos Rev 1.
RK2918 Hoja de datos

Preliminar
Revisión 1.0
01 2011
Rockchips Confidencial 1
RK2918 Hoja de datos Rev 1.0
Historial de revisiones
Fecha Revisión Descripción

01/09/2011 1.0 Versión inicial
Tabla de Contenido
Tabla de Content............................................................................................... 3
Figura Índice ................................................ .................................................. .. 4
Tabla de índice ..................................................................................................... 5
Capítulo 1 Introducción ............................................... ..................................... 6
1.1 Características ................................................ ........................................... 6
1.1.1 Microprocesador .............................................. ............................ 6
1.1.2 Organización de la memoria ............................................. .................... 7
1.1.3 Memoria interna ............................................. ........................... 7
1.1.4 Memoria externa o dispositivo de almacenamiento .......................................... .... 7
1.1.5 Sistema de Comp ............................................. ....................... 9
1.1.6 Video Codec ............................................. .............................. 11
1.1.7 JPEG CODEC ............................................. .............................. 12
1.1.8 Mejora de la imagen ............................................. ................... 12
1.1.9 Motor gráfico ............................................. .......................... 14
1.1.10 Video IN / OUT ........................................... ............................... 14
1.1.11 Interfaz de audio ............................................. ........................... 16
1.1.12 Conectividad .............................................. .............................. 17
1.1.13 Otros .............................................. ...................................... 19
1.2 Diagrama de bloques ............................................... .................................. 19
Capítulo 2 Descripción del paquete .............................................. ......................... 21
2.1 Bola Mapa ............................................... .......................................... 21
2.2 Número Pin Orden .............................................. .............................. 25
2.3 RK2918 alimentación / masa descripciones IO ........................................... .... 30
2.3.1 RK2918 descripciones función IO ........................................... ..... 34
2.4 IO pin descripciones nombre ............................................. ..................... 49
2.4.1 RK2918 Tipo IO ............................................ ........................... 56
2.5 Información sobre el paquete ............................................... .......................... 57
2.5.1 Dimensión .............................................. ................................ 57
Capítulo 3 Especificaciones eléctricas .............................................. ...................... 60
3.1 Valoraciones máximos absolutos .............................................. ................. 60
3.2 Condiciones ambientales recomendadas .............................................. .... 60
3.3 Características de corriente continua ............................................... ............................
61
3.4 Características eléctricas de General de IO ............................................ .. 62
3.5 Características eléctricas de PLL ............................................. ........... 63
3.6 Características eléctricas de SAR-ADC ........................................... ..... 64
3.7 Características eléctricas de USB OTG/Host2.0 Interfaz ....................... 64
3.8 Características eléctricas de USB HOST1.1 Interfaz .............................. 65
3.9 Características eléctricas de DDR IO ............................................ ....... 65
Características 3.10Electrical para eFUSE ............................................. ... 65
Capítulo 4 Orientación Hardware .............................................. .......................... 66
4.1 Diseño de Referencia para RK2918 conexión PCB oscilador ........................ 66
4.2 Diseño de Referencia para la conexión PCB PLL ........................................... 66.
4.3 Diseño de Referencia para la conexión USB OTG/Host2.0 .............................. 67
4.4 RK2918 Encendido / apagado requisito secuencia ................................... 68
4.5 Poder RK2918 en descripciones de restablecimiento ............................................ ....... 68
Figura Índice
Higo.1-1 RK2918 Diagrama de bloques ............................................... ......................... 20
Higo.2-1 RK2908 bola Diagrama de Mapeo .............................................. ................ 24
Higo.2-2 RK2908 TFBGA512 Package Top View ............................................. ....... 58
Higo.2-3 RK2908 TFBGA512 Package Vista lateral ............................................. ...... 58
Higo.2-4 RK2908 TFBGA512 Package Vista inferior ............................................. .. 59
Higo.2-5 RK2908 TFBGA512 Dimensión Paquete .............................................. .... 59
Higo.4-1 Circuito de referencia externa para osciladores 24MHz/27MHz ............................. 66
Higo.4-2 Circuito de referencia externa para 32.768KHz oscilador ................................... 66
Higo.4-3 Circuito de referencia externa para PLL ............................................. ............. 67
Higo.4-4 Conexión de referencia de interfaz OTG/Host2.0 RK2918 USB ......................... 67
Higo.4-5 RK2918 secuencia de señales de restablecimiento .............................................. 68
...............
Tabla de índice
Tabla 2-1 RK2908 Pin Informaciones Numero de pedido .......................................... ...... 25

Tabla 2-2 informaciones RK2918 alimentación / masa IO ......................................... ....... 30
Tabla 2-3 descripciones RK2908 IO ............................................ ......................... 34
Tabla 2.4 RK2918 IO descripción de la función lista .......................................... ........... 49
Tabla 2.5 RK2918 IO Tipo de lista ........................................... .............................. 56
Tabla 3-1 RK2918 nominales máximos absolutos ........................................... .......... 60
Tabla 3-2 RK2918 recomienda condiciones de funcionamiento ......................................... 60
Tabla 3.3 Características RK2918 DC ............................................ .................... 61
Tabla 4.3 Características eléctricas de los RK2918 digital general IO .......................... 62
Tabla 5.3 Características RK2918 eléctricos para PLL .......................................... .... 63
Tabla 3.6 Características eléctricas RK2918 de SAR-ADC ...................................... 64
Tabla 7.3 RK2918 Características eléctricas para OTG/Host2.0 Interfaz USB ............. 64
Tabla 3-8 Características RK2918 eléctricos para HOST1.1 Interfaz USB .................... 65
Tabla 3.9 Características RK2918 eléctricos para DDR IO ........................................ 65
Tabla 3-10 RK2918 Características eléctricas para eFUSE ......................................... 65
Capítulo 1 Introducción
RK2918 es una potencia baja, solución procesador de alto rendimiento para los teléfonos móviles,
dispositivo de Internet móvil personal y otras aplicaciones multimedia digital.
RK2918 integra un ARM Cortex-A8 con un coprocesador de neón. Muchos incrustado
potentes aceleradores de hardware proporcionan un rendimiento optimizado para el hardware de gama
alta
aplicación. RK2918 es compatible con formato completo casi decodificador de vídeo 1080p @ 30fps por
como
H264, H263, RMVB, MPEG2, MPEG4, VC1, AVS, VP8, etc También es compatible con codificador H.264
por
1080p @ 30fps, codificador JPEG de alta calidad / decodificador y preprocesador de imagen especial y
postprocesador.
Motor de hardware 2D/3D integrado hace RK2918 totalmente compatible con
OpenGL ES2.0, OpenGL ES1.1 y OpenVG normas gráficas.
RK2918 tiene una interfaz de memoria externa de alto rendimiento (DDRIII / DDRII / LPDDR)
capaz de sostener los anchos de banda de memoria exigentes, que también proporciona un conjunto
completo de
interfaz de periféricos para soportar aplicaciones muy flexibles de la siguiente manera:
2 bancos, 8bits/16bits flash NOR interfaz / SRAM
8 bancos, 8bits/16bits Async NAND FLASH, LBA NANDN Flash, 8bits sincronización ONFI
NAND Flash, todo 24bits incrustado HW ECC
2 filas, el espacio de memoria de 2 GB, 16bits/32bits DDRIII, DDRII-800, LPDDR-400
8bits HS-MMC/SD, SDIO 4bits, 8bits interfaz eMMC
24bits de alto rendimiento, 3-capas TFT LCD Controller con el post-procesador,
1920x1080 tamaño máximo de pantalla
interfaz de pantalla eBook con 2048x2048 resolución máxima
Interfaz de 8bits sensor/CCIR656 y 10bits/12bits interfaz de datos sin procesar
Interfaz de 2 canales I2S, interfaz I2S 8ch, interfaz PCM / SPDIF
USB OTG 2.0/USB HOST2.0 / USB Host 1.0
Interfaz RMII / MII
Interfaz ADC de alta velocidad, interfaz de flujo TS
8bits/16bits interfaz de módem asíncrono
4x I2C, 4xUART con el hardware de control de flujo, 2x SPI, PWM
Este documento proporcionará orientación sobre cómo utilizar RK2918 correcta y eficiente.
En ellos, el capítulo 1 y capítulo 2 introducirán las características, diagrama de bloques y
descripción de las señales y el uso del sistema de RK2918, el capítulo 3 hasta el capítulo 46 la voluntad
describir la función completa de cada módulo en detalle.
1.1 Características
1.1.1 Microprocesador
 Procesador ARM Cortex-A8 es un alto rendimiento, bajo consumo de energía, la aplicación en

caché
 procesador que proporciona capacidades de memoria virtual lleno
 La plena aplicación de la arquitectura ARM v7-Un conjunto de instrucciones
procesador superescalar con tecnología para mejorar la densidad de código y
rendimiento

Embedded tecnología NEÓN para multimedia y procesamiento de señales mediante la ejecución de
Advanced SIMD y VFP conjuntos de instrucciones
 La tecnología Java-aceleración Jazelle ECA para el apoyo eficaz de anticipación-de-tiempo y
compilación just-in-time de Java o un lenguaje de código de bytes
 Tecnología Thumb-2 para un mayor rendimiento, eficiencia energética y densidad de código
 Tecnología TrustZone para transacciones seguras y DRM
 Red principal entero principal de 13 etapas y la tubería central de medios NEÓN 10 etapas
 Predicción de saltos dinámico con memoria caché de rama de dirección de destino, el tampón de la
historia mundial
y la pila de retorno 8-entrada

 MMU y de instrucciones y datos TLBs separadas de 32 entradas cada uno
 Interfaz AXI de alta velocidad de 64 bits que soporta múltiples operaciones pendientes
Caché de instrucciones integrado 32KB L1, caché de datos L1 de 32 KB, 512 KB de caché L2 con
la paridad y la verificación ECC
 Apoyo para la ETM debug no invasivo, el apoyo y la interfaz JTAG rastro de 8 hilos
 Debug ARMv7 con watchpoint y registros de punto de interrupción y un esclavo APB 32-bit
interfaz para un sistema de depuración CoreSight
 Cuatro dominios de alimentación independiente para apoyar interruptor de alimentación
interna de encendido / apagado basa en
 escena diferente aplicación (núcleo entero / ETM y DBG/Neon/L2 Cache)
Frecuencia máxima puede ser de hasta 650MHz @ peor de los casos y de 1 GHz @ caso típico
1.1.2 Organización de la memoria
 Memoria on-chip interno

10KB Boot Rom
SRAM interna 16KB para la seguridad y no seguridad de acceso, tamaño detallado es
programable
4KB SRAM interna compartida con Host interfaz esclava (HIF)
2 KB de SRAM interna compartida con controlador NAND
①Memoria fuera del chip externo
 DDRIII, DDRII-800, 16/32bits ancho de datos, 2 filas, 1 GB (máximo) de espacio de
direcciones por
rango
LPDDR-400, ancho de datos de 32 bits, 2 filas, 1 GB (máximo) de espacio de direcciones por
rango
SRAM asíncrona / Nor Flash, 8/16bits ancho de datos, 2banks, 1 MB (máximo) de espacio de
direcciones
por banco
Async NAND flash (NAND incluye LBA), 8/16bits ancho de datos, 8 bancos
Sync DDR NAND Flash, anchura de datos 8 bits, 8 bancos
1.1.3 Memoria interna
 Boot Rom Interna

Tamaño: 10KB
Arranque del sistema Soporte de el siguiente dispositivo:
8bits/16bits Async Flash NAND
Interfaz SPI0
interfaz eMMC
Código del sistema de soporte de descarga haciendo la siguiente interfaz:
USB OTG
UART1
SRAM interna
 Tamaño: 16KB
Apoyo a la seguridad y no seguridad de acceso
Seguridad o no seguridad en el espacio se puede programar el software, se utiliza junto con
Módulo TZMA
Espacio de seguridad puede ser 0KB, 4KB, 8KB, 12KB, 16KB de tamaño continuo
1.1.4 Memoria externa o dispositivo de

almacenamiento
 Dinámica de interfaz de memoria (DDRIII / DDRII / LPDDR)
Compatible con la norma JEDEC DDRIII / DDRII / LPDDR SDRAM
Velocidades de datos de hasta 800 Mbps (400 MHz) para DDRII y hasta 400 Mbps (200 MHz)
para LPDDR
Soporta hasta 2 filas de chips (selecciona), máximo espacio de direcciones de 1 GB por rango
16bits/32bits anchura de los datos se puede programar el software
5 puertos de host con 64bits de interfaz de bus AXI para acceder al sistema, el reloj del bus
AXI
asíncrona con el reloj DDR
Parámetros de tiempo programables apoyan SDRAM DDRIII / DDRII / LPDDR de
varios proveedores
Reordenamiento de comandos avanzada y planificación para maximizar la utilización del bus
Modos de baja potencia, como el apagado y auto-actualización para DDRII / LPDDR
SDRAM; parada de reloj y profundo de apagado para LPDDR SDRAM
Programable puerto de ultra alta prioridad (PORT0), por lo general de un puerto de la CPU
La indemnización por retrasos de mesa y latencias variables a través programable
tuberías
Embedded detección deriva dinámica del PHY para obtener compensación de deriva dinámico
con el controlador
 Salida programable e impedancia ODT con compensación PVT dinámico
 Modo de la ayuda una obra de baja potencia: apague PHY DDR y la mayoría de DDR IO
excepto dos dos señales de salida CKE CS y, hacer SDRAM todavía en estado de auto-
actualización
para evitar que los datos que faltaban.
 Interfaz de memoria estática (ASRAM / Nor Flash)
Compatible con la SRAM asíncrona estándar o ni flash
Soporta hasta 2 bancos (Selecciona chips), el máximo espacio de direcciones de 1 MB por
banco
Para bank0, anchura de datos 8bits/16bits es programable de software; Para BANK1, 16bits
Amplitud de datos es fijo
Soporte por separado los datos y bus de direcciones, también apoyan los datos y la dirección
compartida
bus para guardar los números IO
 NAND Flash Interface
Flash NAND 8bits/16bits Soporte async, hasta 8 bancos
8bits admite la Sincronización DDR NAND flash, hasta 8 bancos
Flash de la ayuda NAND LBA en modo asíncrono o de sincronización
16bit/1KB HW ECC, compatible con 8bit/512B
24bit/1KB HW ECC, compatible con 12bit/512B
Para el flash DDR NAND, derivación DLL apoyo y 1/4 o 1/8 de ajuste de reloj, máximo
velocidad de reloj es 75MHz
Para flash NAND asíncrono, sincronización de la ayuda de interfaz configurable, datos
máxima
tasa es 16bit/cycle
Embedded dos 256x32bits buffers para apoyar la operación de ping-pong
Embedded interfaz maestro AHB hacer la transferencia de datos por el método de DMA
También apoyará la transferencia de datos por interfaz esclava AHB junto con DMAC1
externa
 eMMC Interface
Compatible con interfaz INAND estándar
Protocolo MMC4.2 Soporte
Proporcionar secuencia de arranque eMMC para recibir datos desde el dispositivo de arranque
eMMC externa
Uno AHB interfaz esclava para completar la transferencia de datos, junto con DMAC1 externa
o CPU
Soporte combinado FIFO única (32x32bits) para transmitir y recibir
operaciones
Soporte FIFO más de plazo y la prevención contra el empotramiento al detener el reloj de
tarjeta
automáticamente
Apoyo a la generación y detección de errores CRC
Encajada del reloj de control de división de frecuencia para proporcionar la velocidad de
transmisión programable
Soporte de host de control de pull-up, la detección de la tarjeta y de la inicialización, la
protección contra escritura
Apoyo tamaño de bloque de 1 a 65535Bytes
 Interfaz
Ancho SD /deMMC
bus de datos es 8bits
Compatible con ver2.00 SD, versión 1.1 CE-ATA, Ver4.2 MMC
o CPU
operaciones
tarjeta
automáticamente
Ancho de bus de datos es flexible para apoyar 1bit/4bits para el modo SD y 1bit/4bits/8bits
para el modo de MMC
1.1.5 Componente del Sistema
 CRU (reloj y unidad de reajuste)

Reloj Soporte de control para conmutar los componentes individuales dentro RK2918
Soporte de control de soft-reset para los componentes individuales dentro RK2918
Apoyar solución reloj flexible, a la fuente de reloj, MUX reloj, reloj
división de frecuencia
Cuatro PLL integrados, de código pueden ser de dos 24MHz o 27MHz externa
entrada del oscilador, también el apoyo de dos niveles en cascada PLL para satisfacer reloj
especial
requisito de frecuencia
Hasta salida de reloj de 1,6 GHz para ARM PLL, hasta salida de reloj de 1,0 GHz para otro
tres PLL
 PMU (unidad de administración de energía)

Proporcionar cinco modos de trabajo (modo lento, de modo normal, modo de espera, de
modo de paro,
el modo power-down) para ahorrar energía diferente frecuencia o automáticamente el reloj
control de compuerta o de dominio de encendido / apagado de control
La pantalla de inicio se puede wakeup por cualquier interrupción de cada componentes en un
chip o
GPIO externa
Modo de parada y de apagado modo se puede wakeup por dedicado IO externa o 96
diferentes GPIOs o alarma RTC
Proporcionar 9 por separado dominios de alimentación, que pueden ser fuente de arriba /
abajo por el software
 RTCsobre la base de diferentes escenas de aplicación
Proporciona Año, Mes, Día, Día de la semana, horas, minutos y segundos de Información
basado en el reloj de entrada 32.768KHz
De alarma programable con generación de interrupción, que puede ser enmascarable
Alarma programable para despertar dispositivo PMU externa por el pasador de control de
salida
Proporcionar algunos registros de información del sistema de almacenamiento en la
alimentación RK2918
modo
Sólo necesita fuente de alimentación 1.2V, si no hablar con PMU externa
 Timer
Cuatro 32bits Timers en el chip con funcionamiento a base de interrupción
Proporcionar dos modos de funcionamiento: free-running y conteo definido por el usuario
Temporizador Soporte checkable estado de trabajo
timer0 y timer1 son para el dominio del sistema de la CPU, Timer2 y timer3 son para peri
dominio del sistema
apoyar reloj fijo independiente para timer0 y timer1 de 24MHz externo
entrada de reloj, asíncrono con reloj de bus APB
apoyar reloj dependiente para Timer2 y timer3 del sistema, como bus APB
reloj
 PWM
Cuatro PWMs on-chip con funcionamiento a base de interrupción
Programable de 4 bits pre-escalar de reloj del bus APB
Instalación de contador incorporado de 32 bits de temporizador /
Apoyo de gestión única o en modo PWM continuo de gestión
Apoyar interrupción enmascarable
Proporciona el modo de referencia y de salida diferentes formas de onda de ciclo de
trabajo
Proporciona el modo de captura y medir el ciclo de trabajo de la forma de onda de
entrada
 WatchDog
32 bits de ancho de vigilancia contra
Reloj del contador es de reloj del bus APB
Contador cuenta hacia atrás a partir de un valor predeterminado a 0 para indicar la
ocurrencia de un
tiempo de espera
 WDT puede realizar dos tipos de operaciones cuando se produce tiempo de espera:
Generar un reinicio del sistema
En primer lugar generar una interrupción y si esto no se borra por la rutina de servicio
por
 el tiempo que un segundo de tiempo de espera se produce luego generar un
 restablecimiento del sistema
Programable reinicio longitud del pulso
Totally 16 rangos definidos de tiempo de espera principal
 Arquitectura de bus
64-bit AXI multicapa / AHB arquitectura de bus compuesto
Seis incrustado interconexión AXI
CPU interconexión L1 con dos señores AXI 64-bits y seis 32/64bits AXI
esclavos
Interconexión CPU L2 con un AXI 32-bits de master, de 32 bits de esclavos AXI y mucha
de 32-bits de esclavos AHB / APB
Interconexión Peri con dos señores AXI de 64 bits, un esclavo AXI de 64 bits, uno
32-bits de esclavos AXI, dos maestros y un montón de 32-bits de AHB / APB AHB de 32 bits
de
esclavos
Pantalla de interconexión con tres maestros AXI 64 bits, dos de 32 bits de AHB
maestría y un esclavo AXI 64 bits
GPU y vcodec interconexión también con uno de 64 bits de master AXI y uno
64-bits de esclavos AXI, son la arquitectura AXI-lite de punto a punto
Para cada interconexión con AXI / AHB / APB bus compuesto, relojes para AXI / AHB / APB
dominios son siempre sincrónica y diverso cociente entero es apoyado por
ellos.
Para CPU L1/CPU L2/Peri tres interconexiones, proporcionan GPV registra para ser
programado por software para soportar diferentes escenas de aplicación
 Controlador de interrupciones
Soporte 71 fuentes de interrupción de entrada de diferentes componentes dentro RK2918 o
GPIO
Soporte 16 interrupciones de software activado por
Dos interfaces esclavas AXI para distribuidor compartida y la CPU para manejar individuo
registra con una intención
Nivel de interrupción de entrada es fijo, sólo de alto nivel sensitivo
Dos salidas de interrupción (nFIQ y nIRQ) para Cortex-A8, ambos son de bajo nivel sensible
Apoyar diferente prioridad de interrupción para cada fuente de interrupción, y que son
Siempre software programable
Ayuda para extensiones de seguridad para hacer algunos registros sólo se puede acceder en
el sistema
modo de seguridad
 DMAC
DMA programación basada en micro-código
El conjunto de instrucciones específicas proporciona flexibilidad para las transferencias DMA
de programación
Función de lista enlazada DMA es compatible para completar dispersión de reunir
transferencia
Apoyar caché de instrucciones internas
Embedded DMA manejador de hilos
Tipos de transferencia de datos de la ayuda con-memoria a memoria, de memoria a
periférico,
periférica-a-memoria
Señales de la ocurrencia de diferentes eventos DMA utilizando las señales de salida de
interrupción
Relación de correspondencia entre cada canal y diferentes salidas de interrupción es
software programable
Dos controlador DMA integrado, DMAC0 es para el sistema de CPU, DMAC1 es para peri
sistema
Características DMAC0:
6 canales totalmente
8 solicitud hardware de periféricos
3 Salida de interrupciones
Dual interfaz esclava APB para configurar el registro, designado como seguro y
no seguro
Tecnología de la ayuda TrustZone y las condiciones de seguridad programable para cada
DMA
 canal
Características DMAC1:
7 canales totalmente
20 solicitud de hardware de periféricos
4 Salida de alarma
Es compatible con la tecnología TrustZone
 Sistema de seguridad
Apoyar la tecnología TrustZone para los siguientes componentes dentro RK2918
Cortex-A8, la seguridad de apoyo y el modo de no-seguridad, interruptor de software
Controladora de interrupción, apoyar algunos registros y fuentes de interrupción dedicados
para funcionar sólo en modo de seguridad
DMAC0, compatible con algunos canales dedicados sólo funcionan en modo de seguridad
eFUSE, sólo se accede por Cortex-A8 en modo de seguridad
Memoria interna, parte del espacio se aborda sólo en el modo de seguridad, que se detalla
El tamaño es un software programable junto con TZMA (memoria TrustZone
adaptador) y TZPC (controlador protección TrustZone)
1.1.6 Video Codec
 Memoria interna compartida y la interfaz de bus para el decodificador y codificador

②
de vídeo
 Decodificador de Video
En tiempo real decodificador de vídeo de MPEG-1, MPEG-2, MPEG-4, H.263, H.264, AVS,
VC-1, RV, VP8, Sorenson Spark
La detección de errores y soporte ocultación para todos los formatos video
Estructura de datos de salida después de decodificador es YCbCr 04:02:00 semi-plana para
tener más
el uso eficiente de autobuses, para H.264, YCbCr 04:00:00 (monocromo) también es
compatible
El tamaño mínimo de la imagen es de 48x48 para todos los formatos de vídeo
③H.264 hasta el nivel de 4,2 HP: 1080p @ 60fps
(1920x1088)
MPEG-4 hasta el nivel de ASP 5: 1080p @ 60fps (1920x1088)
MPEG-2 hasta MP: 1080p @ 60fps (1920x1088)
MPEG-1 hasta MP: 1080p @ 60fps (1920x1088)
H.263: 576p @ 60fps (720x576)
Sorenson Spark: 1080p @ 60fps (1920x1088)
VC-1 hasta el nivel 3 AP: 1080p @ 30fps (1920x1088)
RV8/RV9/RV10: 1080p @ 60fps (1920x1088)
VP6/VP7/VP8: 1080p @ 60fps (1920x1088)
AVS: 1080p @ 60fps (1920x1088)
Para AVS, 04:04:04 muestreo no admitida
Para H.264, recorte de imagen no soportado
Para MPEG-4, GMC (Global Motion Compensation) no se admite
Para VC-1, Realce y mapeo gama son compatibles con la imagen post-procesador
Para MPEG-4 SP/H.263/Sorenson chispa, usando un H.264 modificado filtro en bucle para
aplicar filtro de desbloqueo en la unidad de post-procesador
 Video Encoder
Encoder solamente para H.264 (BP@level4.0, MP@level4.0, HP@level4.0) estándar
Sólo apoyar segmentos I y P, no B rebanadas
Codificación de entropía es CAVLC en BP y CABAC en MP
Resistencia a los errores Soporte basado en la predicción y rebanadas intra limitado
Longitud máxima MV es de + / - 14 píxeles en dirección vertical y + / -30 píxeles
dirección horizontal
Precisión píxel vector de movimiento es de hasta 1/4 píxeles en una resolución de 720p y 1/2
píxeles
en una resolución de 1080p
12 modos de predicción intra
Número de fotogramas de referencia es 1
Número máximo de grupos de división es 1
 Formato de datos de entrada:

YCbCr 04:02:00 planar
YCbCr 04:02:00 semi-planar
YCbYCr 04:02:02
CbYCrY 04:02:02 intercalada
RGB444 y BGR444
RGB555 y BGR555
RGB565 y BGR565
RGB888 y BRG888
RGB101010 y BRG101010
Formato de datos de salida: H.264 byte stream unidad y corriente unidad NAL H.264
 Tamaño de la imagen es de 96x96 a 1920x1088 (Full HD)
 ③Frecuencia de imagen máxima es de hasta 30 fps @
 1920x1080
 Velocidad de bits admitida es de 10 Kbps a 20 Mbps
1.1.7 JPEG CODEC
 JPEG decodificador
Archivo JPEG entrada: YCbCr 04:00:00, 04:02:00, 04:02:02, 04:04:00, 04:01:01 y
04:04:04 muestreo
formatos
Salida de imagen en bruto: YCbCr 04:00:00, 04:02:00, 04:02:02, 04:04:00, 04:01:01 y
04:04:04
semi-planar
Tamaño Decoder es de 48x48 a 8176x8176 (66.8Mpixels)
④Velocidad de datos máxima es de hasta 76million píxeles por segundo
Se soporta decodificación Miniatura y detección de errores

Orden de los datos no intercalada no soportado
 Codificador JPEG
Entrada de imagen en bruto:
YCbYCr 04:02:02
CbYCrY 04:02:02 intercalada
RGB444 y BGR444
RGB555 y BGR555
RGB565 y BGR565
RGB888 y BRG888
RGB101010 y BRG101010
Archivo JPEG de la salida: el formato de archivo JFIF 1.02 o JPEG no progresivas
Encoder la imagen a tamaño hasta 8192x8192 (64million píxeles) de 96x32
④Máxima velocidad de datos de hasta 90 millones de píxeles por segundo
Inserción de miniaturas Soporte con RGB8bits, RGB24bits y JPEG comprimido

miniaturas
1.1.8 Mejora de la imagen
 Imagen preprocesador
Sólo se utiliza junto con el codificador de vídeo dentro RK2918, es compatible con stand-
alone
modo
Proporciona RGB a YCbCr 04:02:00 conversión del espacio de color, compatible con BT.601,
BT.709 o coeficientes definidos por el usuario
Proporciona YCbCr4: 02:02 a YCbCr4: 02:00 conversión del espacio de color
Soporte de cultivo operación desde 8192x8192 a cualquier tamaño codificación soportada
Rotación Soporte con 90 o 270 grados
 Estabilización de vídeo
Trabajar en el modo combinado con codificador de vídeo dentro RK2918 e independiente
modo
Desplazamiento máximo estabilización en píxeles para dos de entrada de vídeo
secuencial
imágenes es + / - 16 píxeles
 Filtro de compensación de movimiento adaptativo
 Offset imagen alrededor estabilizado es un mínimo de 8 píxeles en modo standalone y 16
píxeles en modo combinado
 Detección de escenas El apoyo de la secuencia de vídeo, codifica marco clave cuando la
escena
cambiar notado
 Imagen post-procesador
Combinado con decodificador de vídeo / jpeg, post-procesador puede leer los datos de
entrada directamente
de salida del decodificador para reducir el ancho de banda de bus
También funciona como un modo autónomo, sus datos de entrada es a partir de una interfaz
de la cámara o
otros datos de imagen almacenados en la memoria externa
Formato de datos de entrada:
cualquier formato generada por el descodificador de vídeo en el modo combinado
YCbYCr 04:02:02
YCrYCb 04:02:02
CbYCrY 04:02:02
CrYCbY 04:02:02
Ouput formato de datos:
YCbYCr 04:02:02
YCrYCb 04:02:02
CbYCrY 04:02:02
CrYCbY 04:02:02
Longitudes totalmente configurables canal ARGB y lugares dentro de 32bits, como
ARGB de 32 bits (8-8-8-8), RGB de 16 bits (5-6-5), ARGB de 16 bits (4-4-4-4)
Tamaño de la imagen de entrada:
Modo combinado: desde 48x48 hasta 8176x8176 (66.8Mpixels)
Stand-alone: ancho 48 a 8.176, altura 48-8176 y
tamaño máximo limitado a 16.7Mpixels
Tamaño del paso es de 16 píxeles
Tamaño de la imagen: desde 16x16 hasta 1920x1088 (tamaño del paso horizontal 8, vertical
tamaño de paso 2)
Imagen de la ayuda paso a dimensiones:
Bicúbica interpolación polinómica con un núcleo horizontal de cuatro barril y una
de dos grifo kernel verticales
Relación de escala no entero arbitraria por separado para ambas dimensiones
Ancho de salida máxima es de ancho de entrada 3x
Altura máxima de salida es de altura de entrada de 3 aumentos, y la altura de entrada de
2,5 x cuando
corriendo formato RV/VP7/VP8 decodificador
Imagen de la ayuda la reducción a escala:
Relación de escala no entero arbitraria por separado para ambas dimensiones
Ilimitado relación de la reducción a escala
No se permite realizar el escalamiento horizontal y vertical hacia abajo en la escala
mismo tiempo
Soporte YCbCr a RGB conversioin color, compatible con BT.601-5, BT.709 y
coeficiente de conversión de usuario definibles
Soporte tramado (2x2 ordenó tramado espacial para 4,5,6 poco canal RGB
precisión
Apoyar canal alfa programable y operación de mezcla alfa con el
siguientes formatos de entrada de superposición:
Valor alfa de 8 bits + YCbCr4: 04:04, orden de los canales más significativo primero
siendo AYCbCr, 8bits
cada
Valor alfa de 8 bits 24 bits RGB, orden de los canales más significativo primero siendo
ARGB, 8bits cada
Desentrelazado Soporte con filtrado de desentrelazado espacial condicional, sólo
compatible con YCbCr4: 02:00 formato de entrada
 RGB Soporte contraste de la imagen / brillo / ajuste de saturación de color

 Apoyo el recorte de imagen y zoom digital sólo para JPEG o stand-alone
 Cuadro de la ayuda en pcture
 Imagen Rotación Soporte (flip horizontal, flip vertical, rotación 90180 o 270
grados)
1.1.9 Motor gráfico
 Compatible con OpenGL ES2.0, OpenGL ES1.1, OpenVG1.1, DirectFB,

GDI / DirectDraw, EGL1.4
 Soporte shader model3.0
 Tasa de geometría: 60M tri / s
 Tasa de Pixel-Profundidad solamente: 600M pix / s
 Tasa de píxeles con textura: 600M pix / s
 Tasa de Vertex: 300M vert / s
 Gráficos 2D Motor:
Bit Blit, Stretch Blit, filtra Blit
Relleno del rectángulo y claro
Dibujo lineal
Copiar bits
Filtro
Tramo de alto rendimiento y disminuir el tamaño
Expansión monocromo para el renderizado de texto
ROP2, ROP3, ROP4 mezcla alfa total y la transparencia
Alfa modos de fusión como Java 2 Porter-Duff reglas de mezcla de composición,
chroma key, y el patrón de la máscara
Transparencia por máscara monocromo
Sistema de 32K x 32K trama de coordenadas 2D
Rotación de 90,180 y 270 grados en cada primitiva 2D
Alta calidad del filtro ,32-fase 9-tap programable para apoyar escalado de imagen
Blending, escalado y rotación son compatibles con un pase para Blit tramo
Formato de Fuente:
RGBA4444, 5551,8888
RGBX4444, 5551,8888
RGB565
UYVY4: 02:02, YUY2 (4:2:2), YV12 (04:02:00)
Formatos Destino:
RGBA4444, 5551,8888
RGBX4444, 5551,8888
RGB565
3D Motor gráfico:
IEEE pipeline de punto flotante de 32 bits
Ultra-roscado, vértice unificado y sombreadores de fragmentos
 Baja carga de la CPU y bajo ancho de banda, tanto en alta y bajas tasas de datos
Hasta 12 elementos programables por el vértice
Operación textura Dependiente con alto rendimiento
La mezcla alfa
Soporte de vídeo de textura
La profundidad y stencil comparan
Soporte de hasta 8 fragmento shader texturas simultáneas
Soporte para 12 vertex shader texturas simultáneas
Muestreo Punto de muestreo poco lineal, filtrado de tri-lineal y texturas cúbicos
Resolver y rápido claro
8k x 8k tamaño de la textura y 8k x 8k objetivo la prestación
1.1.10 Video IN / OUT
 Interfaz de la cámara
Interfaz de sensor de imagen tipo CMOS Soporte
 Interfaz CCIR656 Soporte

 Soporte CCIR656 YCbCr raster 4:02:02 entrada de vídeo en el modo de 8 bits en 525/60
NTSC
 y 625/50 del sistema de vídeo PAL
Reloj de entrada de datos es de 27MHz para CCIR656 y 24MHz/48MHz para el sensor, y el
máximo

hasta 96 MHz para los datos crudos

 Proporcionar YUV 04:02:02 / 04:02:00 salida
 Soporte de hasta 3856x2764 píxeles de resolución y un máximo de 10 millones
 Entrada de formato de la ayuda YUYV / UYVY
Soporte 10/12-bit entrada de datos primarios
En el modo de sensor, apoyar programable por software vsync y href alta activa o
 bajo activo
Interfaz maestro 64bits AXI incorporado para mejorar el rendimiento, también compatible
con interfaz maestro 32bits AHB
 Interfaz de pantalla
Imagen de post-procesadores (IPP)
memoria a modo de memoria
formato de datos de entrada y el tamaño
RGB888: 16x16 hasta 8191x8191
RGB565: 16x16 hasta 8191x8191
YUV422/YUV420: 16x16 hasta 8190x8190
YUV444: 16x16 hasta 8190x8190
escalador pre
número entero reducción a escala (proporción: 1/2, 1/3, 1/4, 1/5, 1/6, 1/7, 1/8)
con lineal
filtro
desentrelazar (hasta 1080i) para apoyar YUV422 y YUV420 formato de entrada
Publicación de escalador
la reducción a escala de 1/2 ~ 1 relación no entero arbitrario
aumento de escala con 1 ~ 4 configuraciones de no entero arbitrario
, 2-tap filtro horizontal 4-tap verticales
El máximo ancho de la imagen de salida del mensaje escalador es 4096
Rotación Soporte con 90/180/270 grados y x-espejo, y-espejo
Controlador de LCD
Interfaz de pantalla
Paralelo Interfaz LCD RGB:
24 bits (RGB888)
18bit (RGB666)
16 bits (RGB565)
Interfaz serie LCD RGB:
3x8bit (soporte delta RGB)
3x8bit + maniquí
16 bits + 8 bits
MCU interfaz LCD:
I-8080 (hasta 24 bits RGB)
Modos Hold / Auto / Bypass
Interfaz de TV: UIT-R BT.656 (8-bits, 480i/576i/1080i)
Visualización del Proceso
Una capa de fondo: programable de color de 24 bits
Una capa de vídeo (win0)
ARGB888, RGB565, YCbCr422, YCbCr420, YCbCr444, AYCbCr
resolución máxima es de 1920x1080
pantalla virtual
1/8 a 8 con motor de escalado hacia abajo y la ampliación con la arbitraria
relación no entero
256 Nivel de mezcla alfa (sin escala en el modo ARGB / AYCbCr)
clave de color de transparencia
apoyo deflicker para la salida entrelazada
filtro fuerte / suave
Una capa gráfica (win1)

RGB888, ARGB888, RGB565
pantalla virtual
Mezcla alfa 256 niveles
Una capa de OSD (win2)
Modo de paleta 1/2/4/8bpp
8-bit alfa Alfa
Cursor de hardware (HWC)
32x32x2bpp
3-color y el modo transparente
2 colores + transparencia + modo tran_invert
Mezcla alfa de 16 niveles
3 x 256 x 8 bits de mostrar LUTs
Capa gráfica y capa de vídeo de superposición intercambiable
Admite la conversión de espacio de color: YCbCr a RGB (REC601-mpeg /
rec601-jpeg/rec709) y RGB a YCbCr
Replicación de Apoyo (16-bit y 24-bit) y tramado (24 bits para 16-bit/18-bit)
operación
Pantalla en blanco y negro
Modo de espera
controlador de pantalla eBook
Interfaz del sistema
Esclavo AHB para la configuración de registro

Master AHB para la transferencia de datos de imagen(DMA)
Salida de interrupciones
Interfaz EPD
hasta 2048x2048 de resolución
escala de grises de hasta 16 niveles
LUT se puede actualizar
modo directo y el modo LU T
modo totalmente la actualización y el modo de diferencias actualización
monofásicos y el modo multi-fase
visualización de la ventana de soporte
interfaz de controlador de código
interfaz de controlador de puerta
1.1.11 Interfaz de audio

 I2S/PCM con 8 canales
Resolución de audio de 16 bits compatibles de 32 bits
Velocidad de muestreo hasta 192 KHz
Proporciona el modo de trabajo de maestro y esclavo, software configurable
Embedded 4 FIFO TX y RX FIFO 1 con 32x32bits tamaño
Soporte I2S, tres formatos normales, justificado a la izquierda alineadas a la derecha de datos
en I2S
modo
Soporte temprana, late1, late2, late3 formatos cuatro datos en modo PCM
Para el modo de I2S solamente, apoyar número de canal de software configurable (TX:
2/4/6/8;
RX: 2)
Para el modo PCM, apoyar número de canal de software configurable (TX: 2/4/6/8;
RX: 2)
En el modo Tx maestro, Soporte I2S y PCM trabajo simultáneamente en condiciones de
mismos datos y misma frecuencia de muestreo de audio, y sólo usar dos canales por separado
para I2S y PCM
SCLK Soporte y polaridad LRCK software-configurable
SCLK puede-incluso dividida por 2 a 64 desde i2s reloj principal
 I2S/PCM con 2 canales

Anchura de los datos de audio de 16 bits compatibles de 32 bits
Velocidad de muestreo hasta 192 KHz
Proporciona el modo de trabajo de maestro y esclavo, software configurable
Embedded 1 FIFO TX y RX FIFO 1 con 32x32bits tamaño
Soporte I2S de modo normal, I2S modo justificado a la izquierda, I2S de modo
justificado a la derecha
Soporte modo PCM temprana, el modo de late1, modo de late2, modo de late3
I2S y PCM no se pueden utilizar al mismo tiempo
SCLK Soporte y polaridad LRCK software-configurable
SCLK puede-incluso dividida por 2 a 64 desde i2s reloj principal
 SPDIF
Uno Embedded 32x32bits búfer
Proporciona datos de audio con codificación bifase
Apoyar replay voz estéreo con 2 canales
Frecuencias de muestreo configurables de software de soporte (48KHz, 44.1KHz,
32KHz)
Apoyar 16bits/20bits/24bits anchura de datos de audio
Frecuencia del capítulo es las frecuencias de muestreo de datos de audio 128x
1.1.12 Conectividad
 Interfaz SDIO
Compatible con SDIO ver1.00
o CPU
operaciones
tarjeta
automáticamente
Ancho de bus de datos es flexible para apoyar 1bit/4bits
Soporte SDIO suspender y reanudar el funcionamiento
Soporte SDIO leer esperar
 Anfitrión Interfaz Esclavo
Serie interfaz MCU asíncrono 8bits/16bits 68/80
Apoyo a modo de acceso directo e indirecto
Búfer on-chips de 4KB SRAM de doble puerto para acceso directo
En el modo indirecto, la interfaz de host puede acceder a cualquiera de espacio en el
interior o en el exterior de
RK2918
 De alta velocidad ADC & TS interfaz de flujo

Sólo apoyar un solo canal (sólo yo, no el canal Q) 8bits/10bits entrada de datos
Operación de DMA-basado y se basa interrumpir-
TS 8bits soporte de flujo de recepción de datos
Funcionamiento del filtro PID Soporte
En combinación con la interfaz ADC de alta velocidad para aplicar el filtro de la original de
TS
datos
Proporcione el filtro PID hasta 64 canales simultáneamente PID
Apoyo de detección de sincronización de byte en el transporte de paquetes cabeza
Paquete de Soporte perdió mecanismo en condiciones de ancho de banda limitado
 MAC Ethernet Controller 10/100M

Access Controller compatible Ethernet IEEE802.3u medios (MAC)
10Mbps y 100Mbps compatibles
 Reintento automático y eliminación automática del marco de colisión

 Soporte completo duplex
 PAUSA apoyo de control de flujo full-duplex
 Filtrado de direcciones (broadcast, multicast, lógica, física)
 RMII Soporte (Reducido MII) y el modo de MII (Media Independent Interface)

En el modo RMII, reloj puede ser de RK2918 o PHY Ethernet externo
 Controlador de SPI
Dos controlador SPI en el chip dentro RK2918
Apoyar serial-master y modo serie-esclavo, configurable por software
Operación de DMA o basado interrumpir-
Embedded dos 32x16bits FIFO para TX y RX respectivamente operación
Soporte 2 Salida de chip-selecciona en modo serie-master
 Controlador UART
Cuatro controlador de UART en el chip dentro RK2918
Operación de DMA o basado interrumpir-
Embedded dos 32Bytes FIFO de TX y RX respectivamente operación
Soporte 5bit, 6bit, 7 bits, 8 bits de transmisión de datos en serie o recibir
Pedacitos de comunicación asíncrona estándar como inicio, parada y la paridad
Diversa reloj de entrada para la operación UART para obtener hasta 4 Mbps o de otro
velocidad de transmisión especial
Soporte reloj no entero se divide por la generación de reloj de transmisión
Modo de Apoyo IrDA1.0 SIR (115,2 Kbps) para UART1
El modo de control de flujo automático es sólo para UART0, UART2, UART3
 Controlador I2C
Cuatro controlador I2C en el chip en RK2918
Operación I2C multi-master
7bits y 10bits Apoyo modo de dirección
Software frecuencia de reloj programable y velocidad de transferencia de hasta 400Kbit / s
en el
modo rápido
8 bits en serie orientados y las transferencias de datos bidireccionales se pueden hacer en
hasta
100Kbit / s en el modo estándar
 GPIO
7 grupos de GPIO (GPIO0 ~ GPIO6), 32 GPIO por grupo, total tienen 224 GPIOs
Todos GPIO se puede utilizar para generar interrupción para Cortex-A8
En el modo de apagado, el estado (dirección IO y nivel de salida) de GPIO0 ~ GPIO5
puede ser controlado por otros registros en el dominio siempre activa
Totally 96 GPIO (GPIO0, GPIO4, GPIO6) se pueden utilizar para despertarè sistema de
parada
o en el modo de apagado
Todos GPIOs pull-up son software programable para resistencia de pull-up o no
Todos GPIOs desplegables son software programable para resistencia de pull-down o no
Todos GPIOs son pull-up o pull-down en default excepto GPIO1 [5] MUX con PWM3
después de la conexión on-reset
Todos GPIOs están siempre en dirección de entrada en mora después del encendido-reset
 HOST1.1 USB
Compatible con la especificación USB HOST1.1
Sólo admite la transferencia de hasta toda velocidad a 12
Mbps
Proporciona 6 canales de modo de acogida
Apoyar canal cabo periódica
 HOST2.0 USB
Compatible con la especificación USB HOST2.0
Soporta alta velocidad (480Mbps), plena velocidad (12Mbps) y baja velocidad (1.5Mbps)
modo
 Proporciona 3 canales de modo de

acogida
 OTG2.0 USB
Compatible con la especificación USB otg2.0
Soporta alta velocidad (480Mbps), plena velocidad (12Mbps) y baja velocidad (1.5Mbps)
modo
Soporta hasta 6 puntos finales de modo de dispositivo, además de controlar el punto final 0
Soporta hasta 4 Modo de dispositivo en los puntos finales, incluyendo el control de punto
final 0
Endpoints 1/3/5 sólo se pueden utilizar como datos en el Punto Final
Endpoints 2/4/6 sólo se pueden utilizar como datos OUT endpoint
Proporciona 6 canales de modo de acogida
Apoyar canal cabo periódica en modo host
1.1.13 Otros
 SAR-ADC (Aproximación Sucesiva Regístrate)

4 canales de 10 bits convertidor de una sola terminal SAR de analógico a
digital
Rango de velocidad de conversión es de 0,1 a 1 MSPS
SAR-ADC reloj debe ser inferior a 1 MHz
DNL menos de ± 1 LSB, INL menos de ± 2,0 LSB
Apagado actual es de aproximadamente 1uA
2.5V Fuente de alimentación para interfaz analógica
 eFUSE
1024bits (128X8) Fusible eléctrico de alta densidad
Condición de programación: VQPS deben ser 2,5 V (± 10%)
Tiempo de programa es de aproximadamente 4 ~ 6us
Leer condición: VQPS deben ser 0V o flotante o 2,5 V (± 10%)
Proporcionar apagado y modo de espera
 Tipo de paquete
TFBGA512 (cuerpo: 16 mm x 16 mm; tamaño de la bola: 0.3mm; bola echada: 0.65mm)
①:
Notas: DDRII y LPDDR no se utilizan de forma simultánea, así como asíncrona y sincronización de flash NAND DDR
②:
En RK2918, Video decodificador y codificador no se utilizan de forma simultánea debido compartida
buffer interno
③:Frecuencia de imagen máxima real dependerá del rendimiento de la frecuencia de reloj y el bus de sistema
④:
Máxima velocidad de datos real depende de la frecuencia de reloj y el índice de compresión JPEG
1.2 Diagrama de bloques

El siguiente diagrama muestra el diagrama de bloques básico para RK2918.
Sistema Periférico Conectividad
Reloj y reset
RK2918 HOST USB 1.1
Cortex-A8 OTG USB 2.0

PMU
32KB Icaché 32KB DCache HOST USB 2.0

PLL x 4
I2S/PCM
(M / S) (2 canales)
Registro del sistema ETM NEÓN
I2S/PCM
(M / S) (8 canales)
RTC
512KB de caché L2 TrustZone
SPDIF (1 canal)
Timerx4
UARTx4
PWMx3 Procesador Multi-Media
SPI (M / S) x2
WatchDog Motor gráfico 2D Motor gráfico 3D
MAC (MII / RMII)

SAR-ADC
JPEG Decoder JPEG Encoder
SDIO
Controlador de interrupciones
Imagen procesador pre Post procesador de imagen Modem E / F
DMACx2 (13CH)
1080p Video decoder X4 I2C

(H263/H264/MPEG2 1080p codificador de vídeo
/ MPEG4/VC-1/VP8 / (H.264)
RMVB / AVS)
TS E / F
Interfaz de imagen
Cámara I / F GPIO
(8bits CCIR / 8bits
Sensor)
Interfaz de memoria externa
EPD controlador I / F INAND / eMMC I / F

Tampoco Flash / Async Memoria
SRAM
SRAM (16KB)
(Seguridad / no de seguridad)
SDR / DDR / LBA NAND
Controlador de LCD SD2.0 / HS-MMC4.2 Flash
(1920x1080 salida (8bits) (ECC de 24 bits)
Panel de 24 bits ROM (10KB)
Ventana de 4 capas
Escala hacia arriba / abajo) DDRII
(400 MHz, LPDDR eFUSE
32bits/16bits) (200 MHz, 32 bits) (128 x 8 bits)
Higo. 1-1 RK2918 Diagrama de bloques
Capítulo 2 Descripción del Paquete
2.1 Bola Mapa

1 2 3 4 5 6 7 8 9 10 11 12
GPIO1_C [0] /
UART0_CTS_N / GPIO1_A [5] / GPIO1_A [4] / máster Erasmus Mundus
GPIO3_A [5] / GPIO3_A [4] / GPIO5_D [6] / GPIO5_D [5] / GPIO2_B [2] / GPIO1_A [6] /
La GPIO6_A [0] GPIO6_B [7] SDMMC1_DETECT_ EMMC_PWR_EN / _WRITE_PRT/SPI0_ GPIO6_C [2]
I2S1_LRCK_TX I2S1_SDO SDMMC1_PWR_EN SDMMC0_PWR_EN UART3_SIN I2C1_SDA
PWM3 CSN1
N
GPIO2_A [3] /
GPIO5_D [2] / SDMMC0_WRITE_P GPIO2_A [2] /
GPIO2_A [7] / GPIO3_A [3] / GPIO3_A [1] / PWM1 / GPIO5_D [3] / RT / SDMMC0_DETECT_ GPIO4_A [6] / GPIO1_A [7] /
B GPIO6_B [6] GPIO6_B [5] GPIO6_A [1]
UART2_RTS_N I2S1_SDI I2S1_SCLK UART1_SIR_IN I2C2_SDA PWM2 / N OTG1_DRV_VBUS I2C1_SCL
UART1_SIR_OUT
GPIO1_C [1] /
UART0_RTS_N / GPIO2_A [6] / GPIO3_A [2] / GPIO2_A [4] / GPIO1_B [5] / GPIO2_B [6] /
C GPIO6_A [5] GPIO6_B [4] GPIO6_A [2] SDMMC1_WRITE_P GPIO4_D [4] GPIO6_C [6] GPIO6_C [0]
UART2_CTS_N I2S1_LRCK_RX UART1_SIN PWM0 I2C0_SDA
RT
GPIO2_B [4] /
GPIO1_B [7] / UART3_CTS_N / GPIO3_A [0] / GPIO1_B [6] / GPIO5_D [4] / GPIO2_B [7] / GPIO0_A [7] /
D GPIO6_A [6] GPIO6_A [7] GPIO6_B [3] GPIO6_A [3] GPIO4_D [0]
UART0_SOUT I2C3_SDA I2S1_CLK UART0_SIN I2C2_SCL I2C0_SCL MII_MDCLK
GPIO2_B [5] /
GPIO2_B [0] / GPIO2_B [1] / GPIO2_A [5] /
E GPIO6_B [0] GPIO5_A [0] GPIO6_B [2] GPIO5_A [2] GPIO6_A [4] UART3_RTS_N / GPIO6_C [5] GPIO4_D [1] GPIO6_C [1]
UART2_SIN UART2_SOUT UART1_SOUT
I2C3_SCL
GPIO2_B [3] /
F GPIO6_B [1] GPIO0_A [1] GPIO5_A [1] GPIO0_A [0] AVDD_DPLL AHVDD_APLL AHVSS_APLL GPIO4_D [3] GPIO4_D [2] GPIO4_D [5] GPIO5_D [7]
UART3_SOUT
T XOUT24M XIN24M GPIO0_A [2] GPIO0_A [4] DVDD_APLL AVSS_DPLL DVSS_APLL VDDIO_AP1 VDDIO_AP0 VDDCORE VDDIO6 VDDCORE
H XOUT27M XIN27M GPIO0_A [3] GPIO4_A [3] DVDD_DPLL DVSS_DPLL DVSS_CGPLL NP NP NP NP NP
J GPIO4_A [0] GPIO4_A [1] GPIO4_A [2] GPIO4_A [4] AVDD_CGPLL DVDD_CGPLL AVSS_CGPLL NP NP NP NP NP
K DQ [3] DQ [2] DQ [1] DQ [0] TRST_N NPOR VDDIO0 NP NP GND GND GND
L DQS [0] DQS_b [0] DQ [5] DQ [4] TCK TDI VDDCORE NP NP GND GND GND
M DQ [7] DQ [6] DQ [17] DM [0] VSSIO_DDR0 TMS TDO NP NP GND GND GND
13 14 15 16 17 18 19 20 21 22 23 24
GPIO4_C [5] /
GPIO3_C [2] / GPIO3_D [1] / GPIO3_C [4] / GPIO4_C [0] / GPIO2_D [2] / GPIO4_C [1] / GPIO2_D [5] / GPIO2_D [6] /
GPIO2_C [5] / GPIO5_B [3] / RMII_CRS_DVALID GPIO5_A [7] /
SMC_ADDR [13] / SMC_ADDR [19] / SMC_ADDR [11] / RMII_CLKOUT / I2S0_LRCK_RX / RMII_TX_EN / I2S0_SDO1 / I2S0_SDO2 / La
SPI1_CSN0 HSADC_DATA6 / HSADC_DATA2
HOST_DATA [13] HOST_ADDR1 HOST_DATA [11] RMII_CLKIN MII_TX_ERR MII_TX_EN MII_RXD3 MII_TXD2
MII_RXD_VALID
GPIO3_A [7] / GPIO3_C [6] / GPIO3_C [5] / GPIO5_B [5] / GPIO2_D [3] / GPIO4_C [6] /
SMC_ADDR [15] / SMC_ADDR [16] / SMC_ADDR [12] / GPIO2_C [6] / GPIO5_B [2] / GPIO5_A [3] / HSADC_DATA8 / GPIO5_A [5] / GPIO4_D [7] / I2S0_SDI / RMII_RXD1 / GPIO1_D [4] /
SPI1_TXD HSADC_DATA5 MII_TX_CLKIN HSADC_DATA0 I2S0_LRCK_TX1 SDMMC0_DATA2 B
HOST_DATA [15] HOST_DATA [16] HOST_DATA [12] TS_VALID MII_COL MII_RXD1
GPIO5_B [6] / GPIO4_C [4] / GPIO4_C [2] / GPIO2_D [4] / GPIO2_D [7] /
HSADC_DATA9 / GPIO2_C [7] / GPIO4_A [7] / GPIO5_A [4] / GPIO5_B [4] / RMII_RX_ERR / RMII_TXD1 / GPIO5_B [1] / I2S0_SDO0 / GPIO2_A [0] / GPIO1_D [6] / I2S0_SDO3 / C
TS_FAIL SPI1_RXD SPDIF_TX TS_SYNC HSADC_DATA7 MII_RX_ERR MII_TXD1 HSADC_DATA4 MII_RXD2 SDMMC0_DATA6 SDMMC0_DATA4 MII_TXD3
GPIO3_C [7] / GPIO4_C [3] /

GPIO2_C [0] / GPIO2_C [3] / SMC_ADDR [17] / GPIO3_D [2] / GPIO0_A [6] / GPIO3_D [4] / GPIO1_D [2] / RMII_TXD0 / GPIO1_D [0] / GPIO3_B [7] / GPIO1_C [2] /
GPIO6_C [3] SPI0_CLK SPI0_RXD HOST_CSN MII_MD HOST_WRN SDMMC0_DATA0 SDMMC0_CLKOUT EMMC_DATA5 SDMMC1_CMD D
HOST_DATA [17] MII_TXD0
GPIO3_C [3] / GPIO3_D [7] / GPIO4_C [7] / GPIO2_D [0] /

GPIO2_C [1] / GPIO2_C [2] / GPIO3_D [3] / GPIO1_D [7] / GPIO5_B [0] / GPIO3_B [0] / GPIO2_A [1] /
GPIO6_C [7] SMC_ADDR [10] / SMC_ADDR [9] / RMII_RXD0 / I2S0_CLK / E
SPI0_CSN0 SPI0_TXD HOST_RDN SDMMC0_DATA5 HSADC_DATA3 EMMC_CLKOUT SDMMC0_DATA7
HOST_DATA [10] HOST_DATA [9] MII_RXD0 MII_RX_CLKIN
GPIO3_D [0] / GPIO1_A [3] / GPIO3_A [6] /

SMC_ADDR [18] / EMMC_DETECT_N / GPIO2_C [4] / SMC_ADDR [14] / GPIO5_A [6] / GPIO5_B [7] / GPIO4_D [6] / GPIO3_C [0] / GPIO3_B [2] / GPIO3_B [4] / GPIO3_B [5] /
GPIO6_C [4] SPI1_CLK HSADC_DATA1 HSADC_CLKOUT I2S0_LRCK_TX0 EMMC_DATA6 EMMC_DATA0 EMMC_DATA2 EMMC_DATA3 F
HOST_ADDR0 SPI1_CSN1 HOST_DATA [14]
GPIO4_A [5] / GPIO1_D [5] / GPIO1_D [1] / GPIO3_C [1] / GPIO1_D [3] / GPIO3_B [6] / GPIO1_C [7] /
VDDIO5 VDDCORE VDDIO4 VDDCORE OTG0_DRV_VBUS VDDIO3 SDMMC0_DATA3 SDMMC0_CMD EMMC_DATA7 SDMMC0_DATA1 EMMC_DATA4 SDMMC1_CLKOUT T
GPIO2_D [1] /
GPIO1_C [5] / GPIO1_C [6] / GPIO3_B [1] / GPIO1_C [3] / GPIO1_C [4] / GPIO3_B [3] /
NP NP NP NP NP I2S0_SCLK / H
SDMMC1_DATA2 SDMMC1_DATA3 EMMC_CMD SDMMC1_DATA0 SDMMC1_DATA1 EMMC_DATA1
MII_CRS
GPIO1_A [0] /
GPIO0_D [6] / GPIO0_A [5] / GPIO0_D [5] / GPIO4_B [2] / GPIO4_B [3] /
NP NP NP NP NP VDDCORE FLASH_CSN7 / J
FLASH_CSN5 FLASH_DQS FLASH_CSN4 FLASH_DATA [10] FLASH_DATA [11]
MDDR_TQ
GPIO4_B [6] / GPIO0_D [3] / GPIO0_D [4] / GPIO0_D [2] /

GND GND GND NP NP VDDIO2 FLASH_WP FLASH_WRN K
FLASH_DATA [14] FLASH_CSN2 FLASH_CSN3 FLASH_CSN1
GPIO4_B [0] / GPIO0_D [7] /

GND GND GND NP NP VDDCORE FLASH_DATA [6] FLASH_DATA [7] FLASH_DATA [2] FLASH_DATA [3] L
FLASH_DATA [8] FLASH_CSN6
GPIO4_B [7] / GPIO4_B [5] / GPIO4_B [1] /

GND GND GND NP NP VDDIO_FLASH1 FLASH_CLE FLASH_DATA [5] FLASH_CSN0 M
FLASH_DATA [15] FLASH_DATA [13] FLASH_DATA [9]
N DQ [19] DQ [18] DM [2] DQ [16] VDDIO_DDR0 BTMODE VDDCORE NP NP GND GND GND
P DQS [2] DQS_B [2] DQ [21] DQ [20] VSSIO_DDR1 VREF0 EWAKEUP_STOP NP NP GND GND GND
R DQ [23] DQ [22] BA [0] ZQ_PIN VDDIO_DDR1 LCDC_BYP VDDCORE NP NP GND GND GND
ANALOG_TEST_ EWAKEUP_POW
T Un [1] Un [0] BA [1] BA [2] VSSIO_DDR2 NP NP NP NP NP
PIN ER
U Un [2] Un [3] NC0 NC1 VDDIO_DDR2 VREF1 VDDCORE NP NP NP NP NP
V Un [6] CS_B0 Un [4] Un [5] VSSIO_DDR3 REAJUSTE TEST GPIO6_D [2] GPIO6_D [0] VDDCORE VDDIO_LCD0 VDDCORE
LCDC_DATA [0] / LCDC_HSYNC / LCDC_DATA [23] /

W CS_B1 ODT0 CKE1 RET_EN VDDIO_DDR3 Vref2 GPIO6_D [3] GPIO6_D [1] NC6
EBC_SDDO [0] EBC_SDLE EBC_GDRL
LCDC_DATA [18] / LCDC_DATA [9] /

Y CK CK_B CKE0 DLL_TEST_PIN [1] VSSIO_DDR4 VDDIO_DDR4 VSSIO_DDR5 VDDIO_DDR5 VSSIO_DDR6 VDDIO_DDR6
EBC_GDPWR2 EBC_SDCE1
LCDC_DATA [20] / LCDC_DCLK /

AA WE_B CAS_B ODT1 CN3 DLL_TEST_PIN [0] DQ [12] DQ [13] NC4 DQ [28] DQ [27]
EBC_SDSHR EBC_SDCLK

AB Un [10] RAS_B NC2 Un [14] DQ [9] DQ [10] DM [3] NC5 DQ [26] DQ [30]
EBC_SDDO [5] EBC_SDDO [3]

Corriente alterna Un [8] Un [13] Un [7] DQ [8] DM [1] DQS_b [1] DQ [14] DQ [24] DQS_B [3] DQ [29]

AD Un [11] Un [15] Un [9] Un [12] DQ [11] DQS [1] DQ [15] DQ [25] DQS [3] DQ [31]
1 2 3 4 5 6 7 8 9 10 11 12
GPIO4_B [4] /
GND GND GND NP NP VDDCORE FLASH_DATA [1] FLASH_RDY FLASH_RDN FLASH_DATA [0] FLASH_DATA [4] N
FLASH_DATA [12]
VDDCORE_EFUS
GND GND GND NP NP VDDIO_FLASH0 FLASH_ALE VDDIO_RTC RTCINT_OUT XOUT32K XIN32K P
E
GPIO3_D [6] /
GND GND GND NP NP VDDCORE SMC_ADDR [8] / EFUSE_VQPS VSSIO_UHOST VDDIO_UHOST USBHOST_DN USBHOST_DP R
HOST_DATA [8]
NP NP NP NP NP VDDIO1 VDDIO_EFUSE OTG1_ID OTG1_VSSA OTG1_VDD25 OTG1_DM OTG1_DP T
NP NP NP NP NP VDDCORE_RTC OTG1_DVDD OTG1_VSSAC OTG1_DVSS OTG1_VBUS OTG1_VDD33 OTG1_RKELVIN U
VDDIO_LCD1 VDDCORE VDDIO_VIP VDDCORE VDDIO_SMC0 VDDIO_SMC1 OTG0_DVDD OTG0_ID OTG0_VSSA OTG0_VDD25 OTG0_DM OTG0_DP V
GPIO5_D [1] /
GPIO5_C [4] /
LCDC_DATA [22] / LCDC_DATA [21] / GPIO1_B [4] / GPIO1_A [1] / EBC_SDCLK /
VIP_DATAIN [4] EBC_SDDO [4] / OTG0_VSSAC OTG0_DVSS OTG0_VBUS OTG0_VDD33 OTG0_RKELVIN W
EBC_GDSP EBC_GDOE VIP_CLKOUT SMC_CSN0 SMC_ADDR [6] /
SMC_DATA [4]
HOST_DATA [6]
GPIO5_D [0] /
GPIO0_B [5] / GPIO5_C [0] / GPIO0_C [4] / GPIO3_D [5] /
LCDC_DATA [19] / LCDC_DEN / EBC_SDLE / GPIO1_A [2] /
VIP_DATAIN [11] VIP_DATAIN [7] EBC_VCOM / EBC_SDDO [0] / EBC_GDPWR2 / SMC_ADDR [7] / SARADC_AIN [1] SARADC_AIN [2] Y
EBC_VCOM EBC_GDCLK SMC_ADDR [5] / SMC_CSN1
SMC_BLSN0 SMC_DATA [0] SMC_DATA [12] HOST_DATA [7]
HOST_DATA [5]
GPIO0_B [6] / GPIO0_B [1] /

GPIO5_C [1] / GPIO5_C [5] / GPIO0_C [5] /
LCDC_DATA [10] / LCDC_DATA [14] / GPIO1_B [0] / GPIO1_B [1] / EBC_SDSHR / EBC_SDCE1 /
VIP_DATAIN [10] EBC_SDDO [1] / EBC_SDDO [5] / EBC_SDCE3 / SARADC_AIN [0] SARADC_AIN [3] AA
EBC_SDCE2 EBC_BORDER0 VIP_DATAIN [0] VIP_DATAIN [1] SMC_BLSN1 / SMC_ADDR [1] /
SMC_DATA [1] SMC_DATA [5] SMC_DATA [13]
HOST_INT HOST_DATA [1]
GPIO0_C [2] / GPIO5_C [6] / EBC GPIO0_D [0] / GPIO0_B [7] / GPIO0_C [3] /
LCDC_VSYNC / LCDC_DATA [11] / LCDC_DATA [15] /
VIP_DATAIN [5] VIP_DATAIN [8] VIP_VSYNC EBC_GDPWR0 / _SDDO [6] / SMC_ EBC_SDOE / EBC_GDOE / EBC_GDPWR1 / VDDA_SARADC AB
EBC_SDOE EBC_SDCE3 EBC_BORDER1
SMC_DATA [10] DATOS [6] SMC_ADVN SMC_OEN SMC_DATA [11]
GPIO0_D [1] / GPIO0_B [3] /

GPIO5_C [2] / GPIO5_C [7] / GPIO0_C [0] / GPIO0_C [6] /
LCDC_DATA [7] / LCDC_DATA [12] / LCDC_DATA [16] / GPIO1_B [3] / EBC_GDCLK / EBC_BORDER0 /
VIP_DATAIN [6] VIP_HREF EBC_SDDO [2] / EBC_SDDO [7] / EBC_GDSP / EBC_SDCE4 / Corriente alterna
EBC_SDDO [7] EBC_SDCE4 EBC_GDPWR0 VIP_DATAIN [3] SMC_ADDR [4] / SMC_ADDR [3] /
SMC_DATA [2] SMC_DATA [7] SMC_DATA [8] SMC_DATA [14]
HOST_DATA [4] HOST_DATA [3]
GPIO0_B [0] / EBC GPIO0_B [2] /

GPIO5_C [3] / GPIO0_B [4] / GPIO0_C [1] / GPIO0_C [7] /
LCDC_DATA [8] / LCDC_DATA [13] / LCDC_DATA [17] / GPIO1_B [2] / _SDCE0/SMC_A EBC_SDCE2 /
VIP_DATAIN [9] VIP_CLKIN EBC_SDDO [3] / EBC_BORDER1 / EBC_GDRL / EBC_SDCE5 / AD
EBC_SDCE0 EBC_SDCE5 EBC_GDPWR1 VIP_DATAIN [2] DDR [0] / HOST_D SMC_ADDR [2] /
SMC_DATA [3] SMC_WEN SMC_DATA [9] SMC_DATA [15]
ATA [0] HOST_DATA [2]
13 14 15 16 17 18 19 20 21 22 23 24
Higo. 2-1 RK2908 bola Mapping Diagrama
2.2 Número Pin Orden

Tabla 2-1 RK2908 Pin Informaciones Numero de pedido
Bola # Pin Nombre Bola # Pin Nombre
A1 GPIO6_A [0] B1 GPIO6_B [6]
A2 GPIO6_B [7] B2 GPIO6_B [5]
A3 GPIO1_C [0] / UART0_CTS_N/SDIO_DETECT_N B3 GPIO6_A [1]
A4 GPIO3_A [5] / I2S1_LRCK_TX B4 GPIO2_A [7] / UART2_RTS_N
A5 GPIO3_A [4] / I2S1_SDO B5 GPIO3_A [3] / I2S1_SDI
A6 GPIO5_D [6] / SDIO_PWR_EN B6 GPIO3_A [1] / I2S1_SCLK
A7 GPIO5_D [5] / SDMMC_PWR_EN B7 GPIO5_D [2] / PWM1/UART1_SIR_IN
A8 GPIO2_B [2] / UART3_SIN B8 GPIO5_D [3] / I2C2_SDA
A9 GPIO1_A [5] / EMMC_PWR_EN/PWM3 B9 GPIO2_A [3] / SDMMC_WRITE_PRT/PWM2/UART1_SIR_OUT
A10 GPIO1_A [4] / EMMC_WRITE_PRT/SPI0_CSN1 B10 GPIO2_A [2] / SDMMC_DETECT_N
A11 GPIO6_C [2] B11 GPIO4_A [6] / OTG1_DRV_VBUS
A12 GPIO1_A [6] / I2C1_SDA B12 GPIO1_A [7] / I2C1_SCL
A13 GPIO2_C [5] / SPI1_CSN0 B13 GPIO3_A [7] / SMC_ADDR [15] / HOST_DATA [15]
A14 GPIO3_C [2] / SMC_ADDR [13] / HOST_DATA [13] B14 GPIO3_C [6] / SMC_ADDR [16] / HOST_DATA [16]
A15 GPIO3_D [1] / SMC_ADDR [19] / HOST_ADDR1 B15 GPIO3_C [5] / SMC_ADDR [12] / HOST_DATA [12]
A16 GPIO3_C [4] / SMC_ADDR [11] / HOST_DATA [11] B16 GPIO2_C [6] / SPI1_TXD
A17 GPIO5_B [3] / HSADC_DATA6 B17 GPIO5_B [2] / HSADC_DATA5
A18 GPIO4_C [5] / RMII_CRS_DVALID / MII_RXD_VALID B18 GPIO5_A [3] / MII_TX_CLKIN
A19 GPIO5_A [7] / HSADC_DATA2 B19 GPIO5_B [5] / HSADC_DATA8/TS_VALID
A20 GPIO2_D [2] / I2S0_LRCK_RX/MII_TX_ERR B20 GPIO5_A [5] / HSADC_DATA0
A21 GPIO2_D [5] / I2S0_SDO1/MII_RXD3 B21 GPIO4_D [7] / I2S0_LRCK_TX1
A22 GPIO2_D [6] / I2S0_SDO2/MII_TXD2 B22 GPIO2_D [3] / I2S0_SDI/MII_COL
A23 GPIO4_C [0] / RMII_CLKOUT / RMII_CLKIN B23 GPIO4_C [6] / RMII_RXD1/MII_RXD1
A24 GPIO4_C [1] / RMII_TX_EN / MII_TX_EN B24 GPIO1_D [4] / SDMMC_DATA2
C1 GPIO6_A [5] D1 GPIO6_A [6]
C2 GPIO6_B [4] D2 GPIO6_A [7]
C3 GPIO6_A [2] D3 GPIO6_B [3]
C4 GPIO1_C [1] / UART0_RTS_N/SDIO_WRITE_PRT D4 GPIO6_A [3]
C5 GPIO2_A [6] / UART2_CTS_N D5 GPIO1_B [7] / UART0_SOUT
C6 GPIO3_A [2] / I2S1_LRCK_RX D6 GPIO2_B [4] / UART3_CTS_N/I2C3_SDA
C7 GPIO2_A [4] / UART1_SIN D7 GPIO3_A [0] / I2S1_CLK
C8 GPIO1_B [5] / PWM0 D8 GPIO1_B [6] / UART0_SIN
C9 GPIO2_B [6] / I2C0_SDA D9 GPIO5_D [4] / I2C2_SCL
C10 GPIO4_D [4] D10 GPIO2_B [7] / I2C0_SCL
C11 GPIO6_C [6] D11 GPIO0_A [7] / MII_MDCLK
C12 GPIO6_C [0] D12 GPIO4_D [0]
C13 GPIO5_B [6] / HSADC_DATA9/TS_FAIL D13 GPIO6_C [3]
C14 GPIO2_C [7] / SPI1_RXD D14 GPIO2_C [0] / SPI0_CLK
C15 GPIO4_A [7] / SPDIF_TX D15 GPIO2_C [3] / SPI0_RXD
C16 GPIO5_A [4] / TS_SYNC D16 GPIO3_C [7] / SMC_ADDR [17] / HOST_DATA [17]
C17 GPIO5_B [4] / HSADC_DATA7 D17 GPIO3_D [2] / HOST_CSN
C18 GPIO4_C [4] / RMII_RX_ERR / MII_RX_ERR D18 GPIO0_A [6] / MII_MD
C19 GPIO4_C [2] / RMII_TXD1/MII_TXD1 D19 GPIO3_D [4] / HOST_WRN
C20 GPIO5_B [1] / HSADC_DATA4 D20 GPIO1_D [2] / SDMMC_DATA0
C21 GPIO2_D [4] / I2S0_SDO0/MII_RXD2 D21 GPIO4_C [3] / RMII_TXD0/MII_TXD0
C22 GPIO2_A [0] / SDMMC_DATA6 D22 GPIO1_D [0] / SDMMC_CLKOUT
C23 GPIO1_D [6] / SDMMC_DATA4 D23 GPIO3_B [7] / EMMC_DATA5
C24 GPIO2_D [7] / I2S0_SDO3/MII_TXD3 D24 GPIO1_C [2] / SDIO_CMD
E1 GPIO6_B [0] F1 GPIO6_B [1]
E2 GPIO5_A [0] F2 GPIO0_A [1]
E3 GPIO6_B [2] F3 GPIO5_A [1]
E4 GPIO5_A [2] F4 GPIO0_A [0]
E5 GPIO6_A [4] F5 AVDD_DPLL
E6 GPIO2_B [0] / UART2_SIN F6 AHVDD_APLL
E7 GPIO2_B [5] / UART3_RTS_N/I2C3_SCL F7 AHVSS_APLL
E8 GPIO2_B [1] / UART2_SOUT F8 GPIO2_B [3] / UART3_SOUT
E9 GPIO2_A [5] / UART1_SOUT F9 GPIO4_D [3]
E10 GPIO6_C [5] F10 GPIO4_D [2]
E11 GPIO4_D [1] F11 GPIO4_D [5]
E12 GPIO6_C [1] F12 GPIO5_D [7]
E13 GPIO6_C [7] F13 GPIO6_C [4]
E14 GPIO2_C [1] / SPI0_CSN0 F14 GPIO3_D [0] / SMC_ADDR [18] / HOST_ADDR0
E15 GPIO2_C [2] / SPI0_TXD F15 GPIO1_A [3] / EMMC_DETECT_N/SPI1_CSN1
E16 GPIO3_C [3] / SMC_ADDR [10] / HOST_DATA [10] F16 GPIO2_C [4] / SPI1_CLK
E17 GPIO3_D [7] / SMC_ADDR [9] / HOST_DATA [9] F17 GPIO3_A [6] / SMC_ADDR [14] / HOST_DATA [14]
E18 GPIO3_D [3] / HOST_RDN F18 GPIO5_A [6] / HSADC_DATA1
E19 GPIO4_C [7] / RMII_RXD0/MII_RXD0 F19 GPIO5_B [7] / HSADC_CLKOUT / GPS_CLK
E20 GPIO1_D [7] / SDMMC_DATA5 F20 GPIO4_D [6] / I2S0_LRCK_TX0
E21 GPIO5_B [0] / HSADC_DATA3 F21 GPIO3_C [0] / EMMC_DATA6
E22 GPIO3_B [0] / EMMC_CLKOUT F22 GPIO3_B [2] / EMMC_DATA0
E23 GPIO2_A [1] / SDMMC_DATA7 F23 GPIO3_B [4] / EMMC_DATA2
E24 GPIO2_D [0] / I2S0_CLK/MII_RX_CLKIN F24 GPIO3_B [5] / EMMC_DATA3
G1 XOUT24M H1 XOUT27M
G2 XIN24M H2 XIN27M
G3 GPIO0_A [2] H3 GPIO0_A [3]
G4 GPIO0_A [4] H4 GPIO4_A [3]
G5 DVDD_APLL H5 DVDD_DPLL
G6 AVSS_DPLL H6 DVSS_DPLL
G7 DVSS_APLL H7 DVSS_CGPLL
G8 VDDIO_AP1 H18 GPIO1_C [5] / SDIO_DATA2
G9 VDDIO_AP0 H19 GPIO1_C [6] / SDIO_DATA3
G10 VDDCORE H20 GPIO2_D [1] / I2S0_SCLK/MII_CRS
G11 VDDIO6 H21 GPIO3_B [1] / EMMC_CMD
G12 VDDCORE H22 GPIO1_C [3] / SDIO_DATA0
G13 VDDIO5 H23 GPIO1_C [4] / SDIO_DATA1
G14 VDDCORE H24 GPIO3_B [3] / EMMC_DATA1
G15 VDDIO4 K1 DQ [3]
G16 VDDCORE K2 DQ [2]
G17 GPIO4_A [5] / OTG0_DRV_VBUS K3 DQ [1]
G18 VDDIO3 K4 DQ [0]
G19 GPIO1_D [5] / SDMMC_DATA3 K5 TRST_N
G20 GPIO1_D [1] / SDMMC_CMD K6 NPOR
G21 GPIO3_C [1] / EMMC_DATA7 K7 VDDIO0
G22 GPIO1_D [3] / SDMMC_DATA1 K10 GND
G23 GPIO3_B [6] / EMMC_DATA4 K11 GND
G24 GPIO1_C [7] / SDIO_CLKOUT K12 GND
J1 GPIO4_A [0] K13 GND
J4 GPIO4_A [4] K18 VDDIO2
J5 AVDD_CGPLL K19 FLASH_WP
J6 DVDD_CGPLL K20 FLASH_WRN
J7 AVSS_CGPLL K21 GPIO4_B [6] / FLASH_DATA [14]
J18 VDDCORE K22 GPIO0_D [3] / FLASH_CSN2
J19 GPIO0_D [6] / FLASH_CSN5 K23 GPIO0_D [4] / FLASH_CSN3
J20 GPIO1_A [0] / FLASH_CSN7/MDDR_TQ K24 GPIO0_D [2] / FLASH_CSN1
J21 GPIO0_A [5] / FLASH_DQS M1 DQ [7]
J22 GPIO0_D [5] / FLASH_CSN4 M2 DQ [6]
J23 GPIO4_B [2] / FLASH_DATA [10] M3 DQ [17]
J24 GPIO4_B [3] / FLASH_DATA [11] M4 DM [0]
L1 DQS [0] M5 VSSIO_DDR0
L2 DQS_B [0] M6 TMS
L3 DQ [5] M7 TDO
L4 DQ [4] M10 GND
L5 TCK M11 GND
L6 TDI M12 GND
L7 VDDCORE M13 GND
L10 GND M14 GND
L11 GND M15 GND
L12 GND M18 VDDIO_FLASH1
L13 GND M19 GPIO4_B [7] / FLASH_DATA [15]
L14 GND M20 GPIO4_B [5] / FLASH_DATA [13]
L15 GND M21 FLASH_CLE
L18 VDDCORE M22 GPIO4_B [1] / FLASH_DATA [9]
L19 FLASH_DATA [6] M23 FLASH_DATA [5]
L20 GPIO4_B [0] / FLASH_DATA [8] M24 FLASH_CSN0
L21 FLASH_DATA [7] P1 DQS [2]
L22 FLASH_DATA [2] P2 DQS_B [2]
L23 FLASH_DATA [3] P3 DQ [21]
L24 GPIO0_D [7] / FLASH_CSN6 P4 DQ [20]
N1 DQ [19] P5 VSSIO_DDR1
N2 DQ [18] P6 VREF0
N3 DM [2] P7 EWAKEUP_STOP
N4 DQ [16] P10 GND
N5 VDDIO_DDR0 P11 GND
N6 BTMODE P12 GND
N7 VDDCORE P13 GND
N10 GND P14 GND
N11 GND P15 GND
N12 GND P18 VDDIO_FLASH0
N13 GND P19 FLASH_ALE
N14 GND P20 VDDCORE_EFUSE
N15 GND P21 VDDIO_RTC
N18 VDDCORE P22 RTCINT_OUT
N19 FLASH_DATA [1] P23 XOUT32K
N20 FLASH_RDY P24 XIN32K
N21 FLASH_RDN T1 Un [1]
N22 GPIO4_B [4] / FLASH_DATA [12] T2 Un [0]
N23 FLASH_DATA [0] T3 BA [1]
N24 FLASH_DATA [4] T4 BA [2]
R1 DQ [23] T5 VSSIO_DDR2
R2 DQ [22] T6 ANALOG_TEST_PIN
R3 BA [0] T7 EWAKEUP_POWER
R4 ZQ_PIN T18 VDDIO1
R5 VDDIO_DDR1 T19 VDDIO_EFUSE
R6 LCDC_BYP T20 OTG1_ID
R7 VDDCORE T21 OTG1_VSSA
R10 GND T22 OTG1_VDD25
R11 GND T23 OTG1_DM
R12 GND T24 OTG1_DP
R13 GND V1 Un [6]
R14 GND V2 CS_B0
R15 GND V3 Un [4]
R18 VDDCORE V4 Un [5]
R19 GPIO3_D [6] / SMC_ADDR [8] / HOST_DATA [8] V5 VSSIO_DDR3
R20 EFUSE_VQPS V6 REAJUSTE
R21 VSSIO_UHOST V7 TEST
R22 VDDIO_UHOST V8 GPIO6_D [2]
R23 USBHOST_DN V9 GPIO6_D [0]
R24 USBHOST_DP V10 VDDCORE
U1 Un [2] V11 VDDIO_LCD0
U2 Un [3] V12 VDDCORE
U3 NC0 V13 VDDIO_LCD1
U4 NC1 V14 VDDCORE
U5 VDDIO_DDR2 V15 VDDIO_VIP
U6 VREF1 V16 VDDCORE
U7 VDDCORE V17 VDDIO_SMC0
U18 VDDCORE_RTC V18 VDDIO_SMC1
U19 OTG1_DVDD V19 OTG0_DVDD
Sub-20 OTG1_VSSAC V20 OTG0_ID
U21 OTG1_DVSS V21 OTG0_VSSA
U22 OTG1_VBUS V22 OTG0_VDD25
U23 OTG1_VDD33 V23 OTG0_DM
U24 OTG1_RKELVIN V24 OTG0_DP
W1 CS_B1 Y1 CK
W2 ODT0 Y2 CK_B
W3 CKE1 Y3 CKE0
W4 RET_EN Y4 DLL_TEST_PIN [1]
W5 VDDIO_DDR3 Y5 VSSIO_DDR4
W6 Vref2 Y6 VDDIO_DDR4
W7 GPIO6_D [3] Y7 VSSIO_DDR5
W8 GPIO6_D [1] Y8 VDDIO_DDR5
W9 NC6 Y9 VSSIO_DDR6
W10 LCDC_DATA [0] / EBC_SDDO [0] Y10 VDDIO_DDR6
W11 LCDC_HSYNC / EBC_SDLE Y11 LCDC_DATA [18] / EBC_GDPWR2
W12 LCDC_DATA [23] / EBC_GDRL Y12 LCDC_DATA [9] / EBC_SDCE1
W13 LCDC_DATA [22] / EBC_GDSP Y13 LCDC_DATA [19] / EBC_VCOM
W14 LCDC_DATA [21] / EBC_GDOE Y14 LCDC_DEN / EBC_GDCLK
W15 VIP_DATAIN [4] Y15 VIP_DATAIN [11]
W16 GPIO1_B [4] / VIP_CLKOUT Y16 VIP_DATAIN [7]
W17 GPIO1_A [1] / SMC_CSN0 Y17 GPIO0_B [5] / EBC_VCOM/SMC_BLSN0
W18 GPIO5_C [4] / EBC_SDDO [4] / SMC_DATA [4] Y18 GPIO5_C [0] / EBC_SDDO [0] / SMC_DATA [0]
W19 GPIO5_D [1] / EBC_SDCLK / SMC_ADDR [6] / HOST_DATA [6] Y19 GPIO5_D [0] / EBC_SDLE / SMC_ADDR [5] / HOST_DATA [5]
W20 OTG0_VSSAC Y20 GPIO0_C [4] / EBC_GDPWR2/SMC_DATA [12]
W21 OTG0_DVSS Y21 GPIO1_A [2] / SMC_CSN1
W22 OTG0_VBUS Y22 GPIO3_D [5] / SMC_ADDR [7] / HOST_DATA [7]
W23 OTG0_VDD33 Y23 SARADC_AIN [1]
W24 OTG0_RKELVIN Y24 SARADC_AIN [2]
AA1 WE_B AB1 Un [10]
AA2 CAS_B AB2 RAS_B
AA3 ODT1 AB3 NC2
AA4 CN3 AB4 Un [14]
AA5 DLL_TEST_PIN [0] AB5 DQ [9]
AA6 DQ [12] AB6 DQ [10]
AA7 DQ [13] AB7 DM [3]
AA8 NC4 AB8 NC5
AA9 DQ [28] AB9 DQ [26]
AA10 DQ [27] AB10 DQ [30]
AA11 LCDC_DATA [20] / EBC_SDSHR AB11 LCDC_DATA [5] / EBC_SDDO [5]
AA12 LCDC_DCLK / EBC_SDCLK AB12 LCDC_DATA [3] / EBC_SDDO [3]
AA13 LCDC_DATA [10] / EBC_SDCE2 AB13 LCDC_VSYNC / EBC_SDOE
AA14 LCDC_DATA [14] / EBC_BORDER0 AB14 LCDC_DATA [11] / EBC_SDCE3
AA15 VIP_DATAIN [10] AB15 LCDC_DATA [15] / EBC_BORDER1
AA16 GPIO1_B [0] / VIP_DATAIN [0] AB16 VIP_DATAIN [5]
AA17 GPIO1_B [1] / VIP_DATAIN [1] AB17 VIP_DATAIN [8]
AA18 GPIO5_C [1] / EBC_SDDO [1] / SMC_DATA [1] AB18 VIP_VSYNC
Aa19 GPIO0_B [6] / EBC_SDSHR/SMC_BLSN1/HOST_INT AB19 GPIO0_C [2] / EBC_GDPWR0/SMC_DATA [10]
AA20 GPIO5_C [5] / EBC_SDDO [5] / SMC_DATA [5] AB20 GPIO5_C [6] / EBC_SDDO [6] / SMC_DATA [6]
AA21 GPIO0_B [1] / EBC_SDCE1/SMC_ADDR [1] / HOST_DATA [1] AB21 GPIO0_D [0] / EBC_SDOE / SMC_ADVN
AA22 GPIO0_C [5] / EBC_SDCE3/SMC_DATA [13] AB22 GPIO0_B [7] / EBC_GDOE / SMC_OEN
AA23 SARADC_AIN [0] AB23 GPIO0_C [3] / EBC_GDPWR1/SMC_DATA [11]
AA24 SARADC_AIN [3] AB24 VDDA_SARADC
AC1 Un [8] AD1 Un [11]
AC2 Un [13] AD2 Un [15]
AC3 Un [7] AD3 Un [9]
AC4 DQ [8] AD4 Un [12]
AC5 DM [1] AD5 DQ [11]
AC6 DQS_B [1] AD6 DQS [1]
AC7 DQ [14] AD7 DQ [15]
AC8 DQ [24] AD8 DQ [25]
AC9 DQS_B [3] AD9 DQS [3]
AC10 DQ [29] AD10 DQ [31]
AC11 LCDC_DATA [1] / EBC_SDDO [1] AD11 LCDC_DATA [4] / EBC_SDDO [4]
AC12 LCDC_DATA [2] / EBC_SDDO [2] AD12 LCDC_DATA [6] / EBC_SDDO [6]
AC13 LCDC_DATA [7] / EBC_SDDO [7] AD13 LCDC_DATA [8] / EBC_SDCE0
AC14 LCDC_DATA [12] / EBC_SDCE4 AD14 LCDC_DATA [13] / EBC_SDCE5
AC15 LCDC_DATA [16] / EBC_GDPWR0 AD15 LCDC_DATA [17] / EBC_GDPWR1
AC16 VIP_DATAIN [6] AD16 VIP_DATAIN [9]
AC17 VIP_HREF AD17 VIP_CLKIN
AC18 GPIO1_B [3] / VIP_DATAIN [3] AD18 GPIO1_B [2] / VIP_DATAIN [2]
AC19 GPIO5_C [2] / EBC_SDDO [2] / SMC_DATA [2] Ad19 GPIO5_C [3] / EBC_SDDO [3] / SMC_DATA [3]
AC20 GPIO5_C [7] / EBC_SDDO [7] / SMC_DATA [7] AD20 GPIO0_B [0] / EBC_SDCE0/SMC_ADDR [0] / HOST_DATA [0]
AC21 GPIO0_D [1] / EBC_GDCLK / SMC_ADDR [4] / HOST_DATA [4] AD21 GPIO0_B [2] / EBC_SDCE2/SMC_ADDR [2] / HOST_DATA [2]
AC22 GPIO0_B [3] / EBC_BORDER0/SMC_ADDR [3] / HOST_DATA [3] AD22 GPIO0_B [4] / EBC_BORDER1/SMC_WEN
AC23 GPIO0_C [0] / EBC_GDSP / SMC_DATA [8] AD23 GPIO0_C [1] / EBC_GDRL / SMC_DATA [9]
AC24 GPIO0_C [6] / EBC_SDCE4/SMC_DATA [14] AD24 GPIO0_C [7] / EBC_SDCE5/SMC_DATA [15]
2.3 Descripciones poder RK2918 / tierra IO

Tabla 2-2 Información sobre RK2918 alimentación / masa IO
Bola # Min (V) típico (V) Max (V)
Grupo Descripciones
K10, K11, K12, K13, K14, K15,
L10, L11, L12, L13, L14, L15,
M10, M11, M12, M13, M14, M15, Planta Core Interna

GND 0
N10, N11, N12, N13, N14, N15, y digitales IO Ground
P10, P11, P12, P13, P14, P15,
R10, R11, R12, R13, R14, R15
G10, G12, G14, G16,
L7, J18, N7, L18, Núcleo interno de energía

VDDCORE 1.08 1.2 1.32
R7, N18, U7, R18, (@ Frecuencia de la CPU <= 1GHz)
V10, V12, V14, V16
VDDIO0 K7 3 3.3 3.6 Digital GPIO Poder
VDDIO1 T18 3 3.3 3.6
VDDIO2 K18 3 3.3 3.6
VDDIO3 G18 3 3.3 3.6

Digital GPIO Poder
VDDIO4 G15 3 3.3 3.6
VDDIO5 G13 3 3.3 3.6
VDDIO6 G11 3 3.3 3.6
3 3.3 3.6
VDDIO_LCD0 V11
1.62 1.8 1.98
LCDC / EBC digital IO Potencia
3 3.3 3.6
VDDIO_LCD1 V13
1.62 1.8 1.98
3 3.3 3.6
VDDIO_VIP V15 Cámara digital IO Potencia
1.62 1.8 1.98
VDDIO_SMC0 V17 3 3.3 3.6

SMC / EBC digital IO Potencia
VDDIO_SMC1 V18 3 3.3 3.6
3 3.3 3.6
VDDIO_FLASH0 P18
1.62 1.8 1.98
NAND Flash Digital IO Potencia
3 3.3 3.6
VDDIO_FLASH1 M18
1.62 1.8 1.98
3 3.3 3.6
VDDIO_AP0 G9
1.62 1.8 1.98 I2S/UART/I2C para el teléfono móvil digital
3 3.3 3.6 IO Potencia

VDDIO_AP1 G8
1.62 1.8 1.98
1.7 1.8 1.9

VDDIO_DDR0 N5
1.65 1.8 1.95
DDRII (carril lane0/2/cmd datos)
1.7 1.8 1.9
VDDIO_DDR1 R5 LPDDR (lane0 data / 2 carriles cmd)
1.65 1.8 1.95
S Digital de Potencia
1.7 1.8 1.9
VDDIO_DDR2 U5
1.65 1.8 1.95
VSSIO_DDR0 M5 0
DDRII / LPDDR (carril lane0/2/cmd datos)
VSSIO_DDR1 P5 0
IO digital terrestre
VSSIO_DDR2 T5 0
DDRII (cke / cs / ret)

1.7 1.8 1.9
VDDIO_DDR3 W5 LPDDR (cke / cs / ret)
1.65 1.8 1.95
DDRII / LPDDR (cke / cs / ret) IO digital

VSSIO_DDR3 V5 0
Suelo
1.7 1.8 1.9

VDDIO_DDR4 Y6
1.65 1.8 1.95
DDRII (carril lane1/3/cmd datos)
1.7 1.8 1.9
VDDIO_DDR5 Y8 LPDDR (lane1 datos / 3 carriles cmd)
1.65 1.8 1.95
1.7 1.8 1.9
VDDIO_DDR6 Y10
1.65 1.8 1.95
VSSIO_DDR4 Y5 0
DDRII / LPDDR (carril lane1/3/cmd datos)
VSSIO_DDR5 Y7 0
IO digital terrestre
VSSIO_DDR6 Y9 0
AHVSS_APLL F7 0 ARM PLL (1.6GHz) Planta analógica
AHVDD_APLL F6 2.25 2.5 2.75 ARM PLL (1.6GHz) alimentación analógica
DVDD_APLL G5 1.08 1.2 1.32 ARM PLL (1.6GHz) de potencia digital
DVSS_APLL G7 0 ARM PLL (1.6GHz) Planta digital
AVSS_DPLL G6 0 DDR PLL (1.0GHz) Planta analógica
AVDD_DPLL F5 1.08 1.2 1.32 DDR PLL (1.0GHz) alimentación analógica
DVDD_DPLL H5 1.08 1.2 1.32 DDR PLL (1.0GHz) de potencia digital
DVSS_DPLL H6 0 DDR PLL (1.0GHz) Planta digital
CODEC / PLL GENERAL (1.0GHz)

AVSS_CGPLL J7 0
Tierra Analógica

AVDD_CGPLL J5 1.08 1.2 1.32
Alimentación analógica

DVDD_CGPLL J6 1.08 1.2 1.32
Digital Power

DVSS_CGPLL H7 N/A N/A N/A
Tierra digital
VDDA_SARADC AB24 2.25 2.5 2.75 SAR-ADC alimentación analógica
OTG0_VSSAC W20 0 USB OTG Tierra Analógica
OTG0_DVSS W21 0 USB OTG digital terrestre
OTG0_DVDD V19 1.116 1.2 1.32 USB Digital Power OTG
OTG0_VDD25 V22 2.325 2.5 2.75 USB OTG alimentación analógica
OTG0_VSSA V21 0 USB OTG Tierra Analógica
OTG0_VDD33 W23 3.069 3.3 3.63 USB OTG alimentación analógica
OTG1_VDD33 U23 3.069 3.3 3.63 USB alimentación analógica HOST2.0
OTG1_VSSA T21 0 USB Analog Ground HOST2.0
OTG1_VDD25 T22 2.325 2.5 2.75 USB alimentación analógica HOST2.0
OTG1_DVDD U19 1.116 1.2 1.32 USB Digital Power HOST2.0
OTG1_DVSS U21 0 USB HOST2.0 tierra digital
OTG1_VSSAC Sub-20 0 USB Analog Ground HOST2.0
VDDIO_UHOST R22 3 3.3 3.6 USB Digital Power Host1.0
VSSIO_UHOST R21 0 USB Host1.0 tierra digital
VDDCORE_RTC U18 1.08 1.2 1.32 Lógica RTC Digital Power
3 3.3 3.6
VDDIO_RTC P21 RTC IO Digital Power
1.62 1.8 1.98
VDDIO_EFUSE T19 3 3.3 3.6 eFUSE IO Digital Power
VDDCORE_EFUSE P20 1.08 1.2 1.32 lógica eFUSE Digital Power
2.3.1 Descripciones función RK2918 IO
Descripciones de la Tabla 2-3 RK2908 IO

① ② ③ ⑤
Pin Nombre Bola # func0 func1 func2 func3 Tipos Pad Drive tire hacia arriba / abajo Restablecer estado Fuente de alimentación
④
Lateral izquierdo
AHVSS_APLL F7 Tierra Analógica AG N/A N/A N/A
AHVDD_APLL F6 2.5V AP N/A N/A N/A
DVDD_APLL G5 1.2V DP N/A N/A N/A
DVSS_APLL G7 Tierra digital DG N/A N/A N/A
AVSS_DPLL G6 Tierra Analógica AG N/A N/A N/A
AVDD_DPLL F5 1.2V AP N/A N/A N/A

PLL dominio
DVDD_DPLL H5 1.2V DP N/A N/A N/A
DVSS_DPLL H6 Tierra digital DG N/A N/A N/A
AVSS_CGPLL J7 Tierra Analógica AG N/A N/A N/A
AVDD_CGPLL J5 1.2V AP N/A N/A N/A
DVDD_CGPLL J6 1.2V DP N/A N/A N/A
DVSS_CGPLL H7 Tierra digital DG N/A N/A N/A
XIN24M G2 XIN24M Yo N/A N/A Yo
XOUT24M G1 XOUT24M O N/A N/A O
XIN27M H2 XIN27M Yo N/A N/A Yo
XOUT27M H1 XOUT27M O N/A N/A O
TRST_N K5 TRST_N Yo 8 Abajo Me de Down
TDI L6 TDI Yo 8 Hasta Me Up
TCK L5 TCK Yo 8 Hasta Me Up

VDDIO0
TMS M6 TMS E/S 8 Hasta Me Up
TDO M7 TDO O 8 Abajo O hacia abajo
BTMODE N6 BTMODE Yo 8 Abajo Me de Down
EWAKEUP_STOP P7 EWAKEUP_STOP Yo 8 Abajo Me de Down
EWAKEUP_POWER T7 EWAKEUP_POWER Yo 8 Abajo Me de Down
LCDC_BYP R6 LCDC_BYP Yo 8 Abajo Me de Down
NPOR K6 NPOR Yo 8 Abajo Me de Down
TEST V7 TEST Yo 8 Abajo Me de Down
DQ [0] K4 DQ [0] E/S N/A N/A Yo
DM [0] M4 DM [0] O N/A N/A O
DQS_B [0] L2 DQS_b [0] E/S N/A N/A Yo
DQS [0] L1 DQS [0] E/S N/A N/A Yo
DQ [4] L4 DQ [4] E/S N/A N/A Yo
DQ [5] L3 DQ [5] E/S N/A N/A Yo
DQ [6] M2 DQ [6] E/S N/A N/A Yo
DQ [7] M1 DQ [7] E/S N/A N/A Yo
VREF0 P6 Vref4 DP N/A N/A N/A
DQ [16] N4 DQ [16] E/S N/A N/A Yo
DQ [17] M3 DQ [17] E/S N/A N/A Yo VDDIO_DDR0
DQ [18] N2 DQ [18] E/S N/A N/A Yo VDDIO_DDR1
DQ [19] N1 DQ [19] E/S N/A N/A Yo VDDIO_DDR2
DM [2] N3 DM [2] O N/A N/A O
DQS_B [2] P2 DQS_B [2] E/S N/A N/A Yo
DQS [2] P1 DQS [2] E/S N/A N/A Yo
DQ [20] P4 DQ [20] E/S N/A N/A Yo
DQ [21] P3 DQ [21] E/S N/A N/A Yo
DQ [22] R2 DQ [22] E/S N/A N/A Yo
DQ [23] R1 DQ [23] E/S N/A N/A Yo
ANALOG_TEST_PIN T6 ANALOG_TEST_PIN La N/A N/A N/A
ZQ_PIN R4 ZQ_PIN La N/A N/A N/A
BA [0] R3 BA [0] O N/A N/A O
BA [1] T3 BA [1] O N/A N/A O
BA [2] T4 BA [2] O N/A N/A O
Un [0] T2 Un [0] O N/A N/A O
Un [1] T1 Un [1] O N/A N/A O
Un [2] U1 Un [2] O N/A N/A O
Un [3] U2 Un [3] O N/A N/A O
Un [4] V3 Un [4] O N/A N/A O
Un [5] V4 Un [5] O N/A N/A O
Un [6] V1 Un [6] O N/A N/A O
RET_EN W4 RET_EN Yo N/A N/A Yo
CKE0 Y3 CKE0 O N/A N/A O
CKE1 W3 CKE1 O N/A N/A O
REAJUSTE V6 REAJUSTE O N/A N/A O VDDIO_DDR3
CS_B0 V2 CS_B0 O N/A N/A O
CS_B1 W1 CS_B1 O N/A N/A O
VREF1 U6 Vref4 DP N/A N/A N/A
CK Y1 CK O N/A N/A O
CK_B Y2 CK_B O N/A N/A O
ODT0 W2 ODT0 O N/A N/A O
WE_B AA1 WE_B O N/A N/A O
RAS_B AB2 RAS_B O N/A N/A O
CAS_B AA2 CAS_B O N/A N/A O
ODT1 AA3 ODT1 O N/A N/A O
Un [7] AC3 Un [7] O N/A N/A O VDDIO_DDR4
Un [8] AC1 Un [8] O N/A N/A O VDDIO_DDR5
Un [9] AD3 Un [9] O N/A N/A O VDDIO_DDR6
Un [10] AB1 Un [10] O N/A N/A O
Un [11] AD1 Un [11] O N/A N/A O
Un [15] AD2 Un [15] O N/A N/A O
Un [12] AD4 Un [12] O N/A N/A O
Un [13] AC2 Un [13] O N/A N/A O
Un [14] AB4 Un [14] O N/A N/A O
DLL_TEST_PIN [1] Y4 DLL_TEST_PIN [1] O N/A N/A O
DLL_TEST_PIN [0] AA5 DLL_TEST_PIN [0] O N/A N/A O
DQ [8] AC4 DQ [8] E/S N/A N/A Yo
DQ [9] AB5 DQ [9] E/S N/A N/A Yo
DQ [11] AD5 DQ [11] E/S N/A N/A Yo
DM [1] AC5 DM [1] O N/A N/A O
DQS_B [1] AC6 DQS_b [1] E/S N/A N/A Yo
DQS [1] AD6 DQS [1] E/S N/A N/A Yo
DQ [12] AA6 DQ [12] E/S N/A N/A Yo
DQ [15] AD7 DQ [15] E/S N/A N/A Yo VDDIO_DDR4
Vref2 W6 VREF DP N/A N/A N/A VDDIO_DDR5
DQ [24] AC8 DQ [24] E/S N/A N/A Yo VDDIO_DDR6
DM [3] AB7 DM [3] O N/A N/A O
DQS_B [3] AC9 DQS_B [3] E/S N/A N/A Yo
DQS [3] AD9 DQS [3] E/S N/A N/A Yo
LCDC_DATA [0] W10 LCDC_DATA [0] ebc_sddo0 E/S 12 Abajo Me de Down
LCDC_DATA [1] AC11 LCDC_DATA [1] ebc_sddo1 E/S 12 Abajo Me de Down
LCDC_DATA [2] AC12 LCDC_DATA [2] ebc_sddo2 E/S 12 Abajo Me de Down VDDIO_LCD0
LCDC_DATA [3] AB12 LCDC_DATA [3] ebc_sddo3 E/S 12 Abajo Me de Down VDDIO_LCD1
LCDC_DATA [4] AD11 LCDC_DATA [4] ebc_sddo4 E/S 12 Abajo Me de Down
LCDC_DATA [5] AB11 LCDC_DATA [5] ebc_sddo5 E/S 12 Abajo Me de Down
LCDC_DATA [6] AD12 LCDC_DATA [6] ebc_sddo6 E/S 12 Abajo Me de Down
LCDC_DATA [7] AC13 LCDC_DATA [7] ebc_sddo7 E/S 12 Abajo Me de Down
LCDC_HSYNC W11 LCDC_HSYNC ebc_sdle O 12 Abajo O hacia abajo
LCDC_DCLK AA12 LCDC_DCLK ebc_sdclk O 12 Abajo O hacia abajo
LCDC_VSYNC AB13 LCDC_VSYNC ebc_sdoe E/S 12 Abajo Me de Down
LCDC_DEN Y14 LCDC_DEN ebc_gdclk E/S 12 Abajo Me de Down
LCDC_DATA [8] AD13 LCDC_DATA [8] ebc_sdce0 E/S 12 Abajo Me de Down
LCDC_DATA [9] Y12 LCDC_DATA [9] ebc_sdce1 E/S 12 Abajo Me de Down
LCDC_DATA [10] AA13 LCDC_DATA [10] ebc_sdce2 E/S 12 Abajo Me de Down
LCDC_DATA [11] AB14 LCDC_DATA [11] ebc_sdce3 E/S 12 Abajo Me de Down
LCDC_DATA [12] AC14 LCDC_DATA [12] ebc_sdce4 E/S 12 Abajo Me de Down
LCDC_DATA [13] AD14 LCDC_DATA [13] ebc_sdce5 E/S 12 Abajo Me de Down
LCDC_DATA [14] AA14 LCDC_DATA [14] ebc_border0 E/S 12 Abajo Me de Down
LCDC_DATA [15] AB15 LCDC_DATA [15] ebc_border1 E/S 12 Abajo Me de Down
LCDC_DATA [16] AC15 LCDC_DATA [16] ebc_gdpwr0 E/S 12 Abajo Me de Down
LCDC_DATA [17] AD15 LCDC_DATA [17] ebc_gdpwr1 E/S 12 Abajo Me de Down
LCDC_DATA [18] Y11 LCDC_DATA [18] ebc_gdpwr2 E/S 12 Abajo Me de Down
LCDC_DATA [19] Y13 LCDC_DATA [19] ebc_vcom E/S 12 Abajo Me de Down
LCDC_DATA [20] AA11 LCDC_DATA [20] ebc_sdshr E/S 12 Abajo Me de Down
LCDC_DATA [21] W14 LCDC_DATA [21] ebc_gdoe E/S 12 Abajo Me de Down
LCDC_DATA [22] W13 LCDC_DATA [22] ebc_gdsp E/S 12 Abajo Me de Down
LCDC_DATA [23] W12 LCDC_DATA [23] ebc_gdrl E/S 12 Abajo Me de Down
VIP_DATAIN [4] W15 VIP_DATAIN [4] Yo 8 Abajo Me de Down
VIP_DATAIN [5] AB16 VIP_DATAIN [5] Yo 8 Abajo Me de Down
VIP_DATAIN [6] AC16 VIP_DATAIN [6] Yo 8 Abajo Me de Down
VIP_DATAIN [7] Y16 VIP_DATAIN [7] Yo 8 Abajo Me de Down

VDDIO_VIP
VIP_DATAIN [8] AB17 VIP_DATAIN [8] Yo 8 Abajo Me de Down
VIP_DATAIN [9] AD16 VIP_DATAIN [9] Yo 8 Abajo Me de Down
VIP_DATAIN [10] AA15 VIP_DATAIN [10] Yo 8 Abajo Me de Down
VIP_DATAIN [11] Y15 VIP_DATAIN [11] Yo 8 Abajo Me de Down
VIP_VSYNC AB18 VIP_VSYNC Yo 8 Abajo Me de Down
VIP_HREF AC17 VIP_HREF Yo 8 Abajo Me de Down
VIP_CLKIN AD17 VIP_CLKIN Yo 8 Abajo Me de Down
GPIO1_B [4] W16 GPIO1_B [4] vip_clkout E/S 12 Abajo Me de Down
GPIO1_B [0] AA16 GPIO1_B [0] vip_data0 E/S 8 Abajo Me de Down
GPIO1_B [1] AA17 GPIO1_B [1] vip_data1 E/S 8 Abajo Me de Down
GPIO1_B [2] AD18 GPIO1_B [2] vip_data2 E/S 8 Abajo Me de Down
GPIO1_B [3] AC18 GPIO1_B [3] vip_data3 E/S 8 Abajo Me de Down
GPIO5_C [0] Y18 GPIO5_C [0] ebc_sddo0 smc_data0 E/S 8 Abajo Me de Down
GPIO5_C [1] AA18 GPIO5_C [1] ebc_sddo1 smc_data1 E/S 8 Abajo Me de Down
GPIO5_C [2] AC19 GPIO5_C [2] ebc_sddo2 smc_data2 E/S 8 Abajo Me de Down
GPIO5_C [3] Ad19 GPIO5_C [3] ebc_sddo3 smc_data3 E/S 8 Abajo Me de Down
GPIO5_C [4] W18 GPIO5_C [4] ebc_sddo4 smc_data4 E/S 8 Abajo Me de Down
GPIO5_C [5] AA20 GPIO5_C [5] ebc_sddo5 smc_data5 E/S 8 Abajo Me de Down
GPIO5_C [6] AB20 GPIO5_C [6] ebc_sddo6 smc_data6 E/S 8 Abajo Me de Down
GPIO5_C [7] AC20 GPIO5_C [7] ebc_sddo7 smc_data7 E/S 8 Abajo Me de Down
GPIO5_D [0] Y19 GPIO5_D [0] ebc_sdle smc_addr5 host_data5 E/S 8 Abajo Me de Down
GPIO5_D [1] W19 GPIO5_D [1] ebc_sdclk smc_addr6 host_data6 E/S 8 Abajo Me de Down
GPIO0_D [0] AB21 GPIO0_D [0] ebc_sdoe smc_adv_n E/S 8 Hasta Me Up VDDIO_SMC0
GPIO0_D [1] AC21 GPIO0_D [1] ebc_gdclk smc_addr4 host_data4 E/S 8 Abajo Me de Down VDDIO_SMC1
GPIO0_B [0] AD20 GPIO0_B [0] ebc_sdce0 smc_addr0 host_data0 E/S 8 Abajo Me de Down
GPIO0_B [1] AA21 GPIO0_B [1] ebc_sdce1 smc_addr1 host_data1 E/S 8 Abajo Me de Down
GPIO0_B [2] AD21 GPIO0_B [2] ebc_sdce2 smc_addr2 host_data2 E/S 8 Abajo Me de Down
GPIO0_B [3] AC22 GPIO0_B [3] ebc_border0 smc_addr3 host_data3 E/S 8 Abajo Me de Down
GPIO0_B [4] AD22 GPIO0_B [4] ebc_border1 smc_we_n E/S 8 Hasta Me Up
GPIO1_A [1] W17 GPIO1_A [1] smc_csn0 E/S 8 Hasta Me Up
GPIO0_B [5] Y17 GPIO0_B [5] ebc_vcom smc_bls_n_0 E/S 8 Hasta Me Up
GPIO0_B [7] AB22 GPIO0_B [7] ebc_gdoe smc_oe_n E/S 8 Hasta Me Up
GPIO0_C [0] AC23 GPIO0_C [0] ebc_gdsp smc_data8 E/S 8 Abajo Me de Down
GPIO0_C [1] AD23 GPIO0_C [1] ebc_gdrl smc_data9 E/S 8 Abajo Me de Down
GPIO0_C [2] AB19 GPIO0_C [2] ebc_gdpwr0 smc_data10 E/S 8 Abajo Me de Down
GPIO0_C [3] AB23 GPIO0_C [3] ebc_gdpwr1 smc_data11 E/S 8 Abajo Me de Down
GPIO0_C [4] Y20 GPIO0_C [4] ebc_gdpwr2 smc_data12 E/S 8 Abajo Me de Down
GPIO0_C [5] AA22 GPIO0_C [5] ebc_sdce3 smc_data13 E/S 8 Abajo Me de Down
GPIO0_C [6] AC24 GPIO0_C [6] ebc_sdce4 smc_data14 E/S 8 Abajo Me de Down
GPIO0_C [7] AD24 GPIO0_C [7] ebc_sdce5 smc_data15 E/S 8 Abajo Me de Down
GPIO3_D [5] Y22 GPIO3_D [5] smc_addr7 host_data7 E/S 8 Abajo Me de Down
GPIO3_D [6] R19 GPIO3_D [6] smc_addr8 host_data8 E/S 8 Abajo Me de Down
GPIO0_B [6] Aa19 GPIO0_B [6] ebc_sdshr smc_bls_n_1 ap2bb_int E/S 8 Hasta Me Up
GPIO1_A [2] Y21 GPIO1_A [2] smc_csn1 E/S 8 Hasta Me Up
SARADC_AIN [0] AA23 SARADC_AIN [0] La N/A N/A N/A
SARADC_AIN [1] Y23 SARADC_AIN [1] La N/A N/A N/A

SARADC
SARADC_AIN [2] Y24 SARADC_AIN [2] La N/A N/A N/A
Dominio
SARADC_AIN [3] AA24 SARADC_AIN [3] La N/A N/A N/A
VDDA_SARADC AB24 2.5V AP N/A N/A N/A
OTG0_VSSAC W20 Tierra Analógica AG N/A N/A N/A
OTG0_DVSS W21 Tierra digital DG N/A N/A N/A
OTG0_DVDD V19 1.2V DP N/A N/A N/A
OTG0_VDD25 V22 2.5V AP N/A N/A N/A
OTG0_DM V23 OTG0_DM La N/A N/A N/A

OTG2.0 USB
OTG0_RKELVIN W24 OTG0_RKELVIN La N/A N/A N/A
Dominio
OTG0_DP V24 OTG0_DP La N/A N/A N/A
OTG0_VSSA V21 Tierra Analógica AG N/A N/A N/A
OTG0_VBUS W22 OTG0_VBUS La N/A N/A N/A
OTG0_VDD33 W23 3.3V AP N/A N/A N/A
OTG0_ID V20 OTG0_ID La N/A N/A N/A
OTG1_ID T20 OTG1_ID La N/A N/A N/A
OTG1_VDD33 U23 3.3V AP N/A N/A N/A HOST2.0 USB
OTG1_VBUS U22 OTG1_VBUS La N/A N/A N/A Dominio
OTG1_VSSA T21 Tierra Analógica AG N/A N/A N/A
OTG1_DP T24 OTG1_DP La N/A N/A N/A
OTG1_RKELVIN U24 OTG1_RKELVIN La N/A N/A N/A
OTG1_DM T23 OTG1_DM La N/A N/A N/A
OTG1_VDD25 T22 2.5V AP N/A N/A N/A
OTG1_DVDD U19 1.2V DP N/A N/A N/A
OTG1_DVSS U21 Tierra digital DG N/A N/A N/A
OTG1_VSSAC Sub-20 Tierra Analógica AG N/A N/A N/A
VDDIO_UHOST R22 3.3V DP N/A N/A N/A
USBHOST_DN R23 USBHOST_DN La N/A N/A N/A HOST1.1 USB
USBHOST_DP R24 USBHOST_DP La N/A N/A N/A Dominio
VSSIO_UHOST R21 Tierra digital DG N/A N/A N/A
VDDCORE_RTC U18 1.2V DP N/A N/A N/A
XIN32K P24 XIN32K Yo N/A N/A Yo

RTC
XOUT32K P23 XOUT32K O N/A N/A O
Dominio
RTCINT_OUT P22 RTCINT_OUT O 8 Abajo O hacia abajo
VDDIO_RTC P21 3.3V/1.8V DP N/A N/A N/A
VDDIO_EFUSE T19 3.3V DP N/A N/A N/A

eFUSE
EFUSE_VQPS R20 EFUSE_VQPS La N/A N/A N/A
Dominio
VDDCORE_EFUSE P20 1.2V DP N/A N/A N/A
FLASH_DATA [0] N23 FLASH_DATA [0] E/S 8 Abajo Me de Down
FLASH_DATA [2] L22 FLASH_DATA [2] E/S 8 Abajo Me de Down

VDDIO_FLASH0
FLASH_DATA [5] M23 FLASH_DATA [5] E/S 8 Abajo Me de Down
VDDIO_FLASH1
FLASH_RDY N20 FLASH_RDY Yo 8 Hasta Me Up
FLASH_ALE P19 FLASH_ALE O 8 Abajo O hacia abajo
FLASH_CLE M21 FLASH_CLE O 8 Abajo O hacia abajo
FLASH_RDN N21 FLASH_RDN O 8 Hasta O Up
FLASH_WRN K20 FLASH_WRN O 8 Hasta O Up
FLASH_WP K19 FLASH_WP O 8 Abajo O hacia abajo
GPIO4_B [0] L20 GPIO4_B [0] flash_data8 E/S 8 Abajo Me de Down
GPIO4_B [1] M22 GPIO4_B [1] flash_data9 E/S 8 Abajo Me de Down
GPIO4_B [2] J23 GPIO4_B [2] flash_data10 E/S 8 Abajo Me de Down
GPIO4_B [3] J24 GPIO4_B [3] flash_data11 E/S 8 Abajo Me de Down
GPIO4_B [4] N22 GPIO4_B [4] flash_data12 E/S 8 Abajo Me de Down
GPIO4_B [6] K21 GPIO4_B [6] flash_data14 E/S 8 Abajo Me de Down
FLASH_CSN0 M24 FLASH0_CSN O 8 Hasta O Up
GPIO0_D [2] K24 GPIO0_D [2] flash_csn1 E/S 8 Hasta Me Up
GPIO0_D [5] J22 GPIO0_D [5] flash_csn4 E/S 8 Hasta Me Up
GPIO0_D [6] J19 GPIO0_D [6] flash_csn5 E/S 8 Hasta Me Up
GPIO0_D [7] L24 GPIO0_D [7] flash_csn6 E/S 8 Hasta Me Up
GPIO1_A [0] J20 GPIO1_A [0] flash_csn7 mddr_tq E/S 8 Hasta Me Up
GPIO0_A [5] J21 GPIO0_A [5] flash_dqs E/S 8 Hasta Me Up
GPIO3_B [1] H21 GPIO3_B [1] emmc_cmd E/S 8 Hasta Me Up
GPIO3_B [0] E22 GPIO3_B [0] emmc_clkout E/S 12 Abajo Me de Down
GPIO3_B [2] F22 GPIO3_B [2] emmc_data0 E/S 8 Hasta Me Up VDDIO1
GPIO3_B [3] H24 GPIO3_B [3] emmc_data1 E/S 8 Hasta Me Up VDDIO2
GPIO3_B [6] G23 GPIO3_B [6] emmc_data4 E/S 8 Hasta Me Up VDDIO5
GPIO3_B [7] D23 GPIO3_B [7] emmc_data5 E/S 8 Hasta Me Up VDDIO6
GPIO3_C [0] F21 GPIO3_C [0] emmc_data6 E/S 8 Hasta Me Up
GPIO3_C [1] G21 GPIO3_C [1] emmc_data7 E/S 8 Hasta Me Up
GPIO1_C [2] D24 GPIO1_C [2] sdio_cmd E/S 8 Hasta Me Up
GPIO1_C [3] H22 GPIO1_C [3] sdio_data0 E/S 8 Hasta Me Up
GPIO1_C [7] G24 GPIO1_C [7] sdio_clkout E/S 12 Abajo Me de Down
GPIO1_D [0] D22 GPIO1_D [0] sdmmc_clkout E/S 12 Abajo Me de Down
GPIO1_D [1] G20 GPIO1_D [1] sdmmc_cmd E/S 8 Hasta Me Up
GPIO1_D [2] D20 GPIO1_D [2] sdmmc_data0 E/S 8 Hasta Me Up
GPIO1_D [3] G22 GPIO1_D [3] sdmmc_data1 E/S 8 Hasta Me Up
GPIO1_D [4] B24 GPIO1_D [4] sdmmc_data2 E/S 8 Hasta Me Up
GPIO1_D [5] G19 GPIO1_D [5] sdmmc_data3 E/S 8 Hasta Me Up
GPIO1_D [6] C23 GPIO1_D [6] sdmmc_data4 E/S 8 Hasta Me Up
GPIO1_D [7] E20 GPIO1_D [7] sdmmc_data5 E/S 8 Hasta Me Up
GPIO2_A [0] C22 GPIO2_A [0] sdmmc_data6 E/S 8 Hasta Me Up
GPIO2_A [1] E23 GPIO2_A [1] sdmmc_data7 E/S 8 Hasta Me Up
GPIO2_D [0] E24 GPIO2_D [0] i2s0_clk mii_rx_clkin E/S 12 Abajo Me de Down
GPIO2_D [1] H20 GPIO2_D [1] i2s0_sclk mii_crs E/S 8 Abajo Me de Down
GPIO2_D [2] A21 GPIO2_D [2] i2s0_lrck_rx mii_tx_err E/S 8 Abajo Me de Down
GPIO2_D [3] B22 GPIO2_D [3] i2s0_sdi mii_col E/S 8 Abajo Me de Down
GPIO2_D [4] C21 GPIO2_D [4] i2s0_sdo0 mii_rxd2 E/S 8 Abajo Me de Down
GPIO2_D [5] A23 GPIO2_D [5] i2s0_sdo1 mii_rxd3 E/S 8 Abajo Me de Down
GPIO2_D [6] A24 GPIO2_D [6] i2s0_sdo2 mii_txd2 E/S 8 Abajo Me de Down
GPIO2_D [7] C24 GPIO2_D [7] i2s0_sdo3 mii_txd3 E/S 8 Abajo Me de Down
GPIO4_D [6] F20 GPIO4_D [6] i2s0_lrck_tx0 E/S 8 Abajo Me de Down
GPIO4_D [7] B21 GPIO4_D [7] i2s0_lrck_tx1 E/S 8 Abajo Me de Down
GPIO4_C [0] A20 GPIO4_C [0] rmii_clkout rmii_clkin E/S 12 Abajo Me de Down
GPIO4_C [1] A22 GPIO4_C [1] rmii_tx_en mii_tx_en E/S 8 Abajo Me de Down
GPIO4_C [2] C19 GPIO4_C [2] rmii_txd1 mii_txd1 E/S 8 Abajo Me de Down
GPIO4_C [3] D21 GPIO4_C [3] rmii_txd0 mii_txd0 E/S 8 Abajo Me de Down
GPIO4_C [4] C18 GPIO4_C [4] rmii_rx_err mii_rx_err E/S 8 Abajo Me de Down
GPIO4_C [5] A18 GPIO4_C [5] rmii_crs_dvalid mii_rxd_valid E/S 8 Abajo Me de Down
GPIO4_C [6] B23 GPIO4_C [6] rmii_rxd1 mii_rxd1 E/S 8 Abajo Me de Down
GPIO4_C [7] E19 GPIO4_C [7] rmii_rxd0 mii_rxd0 E/S 8 Abajo Me de Down
GPIO5_A [3] B18 GPIO5_A [3] mii_tx_clkin E/S 8 Hasta Me Up
GPIO5_A [5] B20 GPIO5_A [5] hsadc_data0 E/S 8 Abajo Me de Down
GPIO5_A [6] F18 GPIO5_A [6] hsadc_data1 E/S 8 Abajo Me de Down
GPIO5_A [7] A19 GPIO5_A [7] hsadc_data2 E/S 8 Abajo Me de Down
GPIO5_B [0] E21 GPIO5_B [0] hsadc_data3 E/S 8 Abajo Me de Down
GPIO5_B [1] C20 GPIO5_B [1] hsadc_data4 E/S 8 Abajo Me de Down
GPIO5_B [2] B17 GPIO5_B [2] hsadc_data5 E/S 8 Abajo Me de Down
GPIO5_B [3] A17 GPIO5_B [3] hsadc_data6 E/S 8 Abajo Me de Down
GPIO5_B [4] C17 GPIO5_B [4] hsadc_data7 E/S 8 Abajo Me de Down VDDIO1
GPIO5_B [5] B19 GPIO5_B [5] hsadc_data8/ts_valid E/S 8 Abajo Me de Down VDDIO2
GPIO5_B [6] C13 GPIO5_B [6] hsadc_data9/ts_fail E/S 8 Abajo Me de Down VDDIO3
GPIO5_A [4] C16 GPIO5_A [4] ts_sync E/S 8 Abajo Me de Down VDDIO4
GPIO5_B [7] F19 GPIO5_B [7] hsadc_clkout gps_clk E/S 8 Abajo Me de Down VDDIO5
GPIO3_D [7] E17 GPIO3_D [7] smc_addr9 host_data9 E/S 8 Abajo Me de Down VDDIO6
GPIO3_C [3] E16 GPIO3_C [3] smc_addr10 host_data10 E/S 8 Abajo Me de Down
GPIO3_C [4] A16 GPIO3_C [4] smc_addr11 host_data11 E/S 8 Abajo Me de Down
GPIO3_C [5] B15 GPIO3_C [5] smc_addr12 host_data12 E/S 8 Abajo Me de Down
GPIO3_C [2] A14 GPIO3_C [2] smc_addr13 host_data13 E/S 8 Abajo Me de Down
GPIO3_A [6] F17 GPIO3_A [6] smc_addr14 host_data14 E/S 8 Abajo Me de Down
GPIO3_A [7] B13 GPIO3_A [7] smc_addr15 host_data15 E/S 8 Abajo Me de Down
GPIO3_C [6] B14 GPIO3_C [6] smc_addr16 host_data16 E/S 8 Abajo Me de Down
GPIO3_C [7] D16 GPIO3_C [7] smc_addr17 host_data17 E/S 8 Abajo Me de Down
GPIO3_D [0] F14 GPIO3_D [0] smc_addr18 host_addr0 E/S 8 Abajo Me de Down
GPIO3_D [1] A15 GPIO3_D [1] smc_addr19 host_addr1 E/S 8 Abajo Me de Down
GPIO2_C [1] E14 GPIO2_C [1] spi0_csn0 E/S 8 Hasta Me Up
GPIO2_C [2] E15 GPIO2_C [2] spi0_txd E/S 8 Abajo Me de Down
GPIO2_C [0] D14 GPIO2_C [0] spi0_clk E/S 12 Abajo Me de Down
GPIO2_C [3] D15 GPIO2_C [3] spi0_rxd E/S 8 Abajo Me de Down
GPIO2_C [4] F16 GPIO2_C [4] spi1_clk E/S 12 Abajo Me de Down
GPIO2_C [5] A13 GPIO2_C [5] spi1_csn0 E/S 8 Hasta Me Up
GPIO2_C [6] B16 GPIO2_C [6] spi1_txd E/S 8 Abajo Me de Down
GPIO2_C [7] C14 GPIO2_C [7] spi1_rxd E/S 8 Abajo Me de Down
GPIO4_A [7] C15 GPIO4_A [7] spdif_tx E/S 8 Abajo Me de Down
GPIO0_A [6] D18 GPIO0_A [6] mii_md E/S 8 Abajo Me de Down
GPIO0_A [7] D11 GPIO0_A [7] mii_mdclk E/S 8 Abajo Me de Down
GPIO3_D [2] D17 GPIO3_D [2] host_csn E/S 8 Hasta Me Up
GPIO3_D [3] E18 GPIO3_D [3] host_rdn E/S 8 Hasta Me Up
GPIO3_D [4] D19 GPIO3_D [4] host_wrn E/S 8 Hasta Me Up
GPIO5_D [7] F12 GPIO5_D [7] E/S 8 Hasta Me Up
GPIO6_D [0] V9 GPIO6_D [0] E/S 8 Abajo Me de Down
GPIO6_D [1] W8 GPIO6_D [1] E/S 8 Abajo Me de Down
GPIO6_D [2] V8 GPIO6_D [2] E/S 8 Abajo Me de Down
GPIO6_D [3] W7 GPIO6_D [3] E/S 8 Abajo Me de Down
GPIO6_C [0] C12 GPIO6_C [0] E/S 8 Abajo Me de Down
GPIO6_C [1] E12 GPIO6_C [1] E/S 8 Abajo Me de Down
GPIO6_C [2] A11 GPIO6_C [2] E/S 8 Abajo Me de Down
GPIO6_C [3] D13 GPIO6_C [3] E/S 8 Abajo Me de Down
GPIO6_C [4] F13 GPIO6_C [4] trace_data4 E/S 8 Abajo Me de Down
GPIO6_C [5] E10 GPIO6_C [5] trace_data5 E/S 8 Abajo Me de Down
GPIO6_C [6] C11 GPIO6_C [6] trace_data6 E/S 8 Abajo Me de Down
GPIO6_C [7] E13 GPIO6_C [7] trace_data7 E/S 8 Abajo Me de Down
GPIO1_A [6] A12 GPIO1_A [6] i2c1_sda E/S 8 Hasta Me Up
GPIO1_A [7] B12 GPIO1_A [7] i2c1_scl E/S 8 Hasta Me Up
GPIO4_A [5] G17 GPIO4_A [5] otg0_drv_vbus E/S 8 Abajo Me de Down
GPIO4_A [6] B11 GPIO4_A [6] otg1_drv_vbus E/S 8 Abajo Me de Down
GPIO4_D [0] D12 GPIO4_D [0] trace_data0 E/S 8 Hasta Me Up
GPIO4_D [1] E11 GPIO4_D [1] trace_data1 E/S 8 Hasta Me Up
GPIO4_D [2] F10 GPIO4_D [2] trace_data2 E/S 8 Hasta Me Up
GPIO4_D [3] F9 GPIO4_D [3] trace_data3 E/S 8 Hasta Me Up
GPIO4_D [4] C10 GPIO4_D [4] trace_clk E/S 8 Abajo Me de Down
GPIO4_D [5] F11 GPIO4_D [5] trace_ctl E/S 8 Abajo Me de Down
GPIO1_A [3] F15 GPIO1_A [3] emmc_detect_n spi1_csn1 E/S 8 Hasta Me Up
GPIO1_A [4] A10 GPIO1_A [4] emmc_write_prt spi0_csn1 E/S 8 Hasta Me Up
GPIO1_A [5] A9 GPIO1_A [5] emmc_pwr_en PWM3 E/S 8 Abajo Yo
GPIO1_B [5] C8 GPIO1_B [5] PWM0 E/S 8 Abajo Me de Down
GPIO2_A [2] B10 GPIO2_A [2] sdmmc_detect_n E/S 8 Hasta Me Up
GPIO2_A [3] B9 GPIO2_A [3] sdmmc_write_prt PWM2 uart1_sir_out_n E/S 8 Abajo Me de Down
GPIO2_A [4] C7 GPIO2_A [4] uart1_sin E/S 8 Abajo Me de Down
GPIO2_A [5] E9 GPIO2_A [5] uart1_sout E/S 8 Abajo Me de Down
GPIO2_B [6] C9 GPIO2_B [6] i2c0_sda E/S 8 Hasta Me Up
GPIO2_B [7] D10 GPIO2_B [7] i2c0_scl E/S 8 Hasta Me Up
GPIO5_D [3] B8 GPIO5_D [3] i2c2_sda E/S 8 Hasta Me Up
GPIO5_D [4] D9 GPIO5_D [4] i2c2_scl E/S 8 Hasta Me Up
GPIO6_B [5] B2 GPIO6_B [5] E/S 8 Abajo Me de Down
GPIO6_B [6] B1 GPIO6_B [6] E/S 8 Abajo Me de Down
GPIO6_B [7] A2 GPIO6_B [7] E/S 8 Abajo Me de Down
GPIO5_D [2] B7 GPIO5_D [2] PWM1 uart1_sir_in E/S 8 Abajo Me de Down
GPIO5_D [5] A7 GPIO5_D [5] sdmmc_pwr_en E/S 8 Abajo Me de Down
GPIO5_D [6] A6 GPIO5_D [6] sdio_pwr_en E/S 8 Abajo Me de Down
GPIO3_A [0] D7 GPIO3_A [0] i2s1_clk E/S 12 Abajo Me de Down
GPIO3_A [1] B6 GPIO3_A [1] i2s1_sclk E/S 8 Abajo Me de Down
GPIO3_A [2] C6 GPIO3_A [2] i2s1_lrck_rx E/S 8 Abajo Me de Down

VDDIO_AP0
GPIO3_A [3] B5 GPIO3_A [3] i2s1_sdi E/S 8 Abajo Me de Down
VDDIO_AP1
GPIO3_A [4] A5 GPIO3_A [4] i2s1_sdo E/S 8 Abajo Me de Down
GPIO3_A [5] A4 GPIO3_A [5] i2s1_lrck_tx E/S 8 Abajo Me de Down
GPIO2_A [6] C5 GPIO2_A [6] uart2_cts_n E/S 8 Hasta Me Up
GPIO2_A [7] B4 GPIO2_A [7] uart2_rts_n E/S 8 Hasta Me Up
GPIO2_B [0] E6 GPIO2_B [0] uart2_sin E/S 8 Abajo Me de Down
GPIO2_B [1] E8 GPIO2_B [1] uart2_sout E/S 8 Abajo Me de Down
GPIO2_B [2] A8 GPIO2_B [2] uart3_sin E/S 8 Abajo Me de Down
GPIO2_B [3] F8 GPIO2_B [3] uart3_sout E/S 8 Abajo Me de Down
GPIO2_B [4] D6 GPIO2_B [4] uart3_cts_n i2c3_sda E/S 8 Hasta Me Up
GPIO2_B [5] E7 GPIO2_B [5] uart3_rts_n i2c3_scl E/S 8 Hasta Me Up
GPIO1_B [6] D8 GPIO1_B [6] uart0_sin E/S 8 Abajo Me de Down
GPIO1_B [7] D5 GPIO1_B [7] uart0_sout E/S 8 Abajo Me de Down
GPIO1_C [0] A3 GPIO1_C [0] uart0_cts_n sdio_detect_n E/S 8 Hasta Me Up
GPIO1_C [1] C4 GPIO1_C [1] uart0_rts_n sdio_write_prt E/S 8 Hasta Me Up
GPIO6_A [0] A1 GPIO6_A [0] E/S 8 Abajo Me de Down
GPIO6_A [1] B3 GPIO6_A [1] E/S 8 Abajo Me de Down
GPIO6_A [2] C3 GPIO6_A [2] E/S 8 Abajo Me de Down
GPIO6_A [3] D4 GPIO6_A [3] E/S 8 Abajo Me de Down
GPIO6_A [4] E5 GPIO6_A [4] E/S 8 Abajo Me de Down
GPIO6_A [5] C1 GPIO6_A [5] E/S 8 Abajo Me de Down
GPIO6_B [0] E1 GPIO6_B [0] E/S 8 Abajo Me de Down
GPIO6_B [1] F1 GPIO6_B [1] E/S 8 Abajo Me de Down
GPIO6_B [2] E3 GPIO6_B [2] E/S 8 Abajo Me de Down
GPIO6_B [3] D3 GPIO6_B [3] E/S 8 Abajo Me de Down
GPIO6_B [4] C2 GPIO6_B [4] E/S 8 Abajo Me de Down
GPIO5_A [0] E2 GPIO5_A [0] E/S 8 Hasta Me Up
GPIO5_A [1] F3 GPIO5_A [1] E/S 8 Hasta Me Up
GPIO5_A [2] E4 GPIO5_A [2] E/S 8 Hasta Me Up
GPIO0_A [2] G3 GPIO0_A [2] E/S 8 Hasta Me Up
GPIO0_A [3] H3 GPIO0_A [3] E/S 8 Hasta Me Up
GPIO0_A [4] G4 GPIO0_A [4] E/S 8 Hasta Me Up
GPIO4_A [0] J1 GPIO4_A [0] E/S 8 Hasta Me Up
GPIO4_A [3] H4 GPIO4_A [3] E/S 8 Hasta Me Up
GPIO4_A [4] J4 GPIO4_A [4] E/S 8 Abajo Me de Down
NC0 U3 - - - - - - - -
NC1 U4 - - - - - - - -
NC2 AB3 - - - - - - - -
CN3 AA4 - - - - - - - -
NC4 AA8 - - - - - - - -
NC5 AB8 - - - - - - - -
NC6 W9 - - - - - - - -
①:
Notas: Tipos Pad: I = entrada, O = salida, I / O = entrada / salida (bidireccional),
AP = energía análoga, AG = Tierra Analógica
DP = digital Alimentación, DG = tierra digital
A = analógica
②:
Unidad de transmisión de salida es mA, sólo digital IO tiene valor unidad
③:
Restablecer estado: I = entrada sin ninguna resistencia pull, O = salida sin ninguna resistencia pull,
Me Up = entrada con resistencia de pullup débil, abajo = entrada con resistencia de pulldown débil
O Up = salida con resistencia de pullup débil, oh Abajo = salida con resistencia de pulldown débil
④: Es ubicación troquel. Para ejemplos, "lado izquierdo" significa que todos los OI relacionadas son siempre en el lado izquierdo de
la matriz
⑤:
Fuente de alimentación significa que todos los IOs relacionada está en estos dominios de energía IO. Si hay varios poderes se incluye, que están conectados entre sí en una anillo de poder
IO
2.4 IO nombre del pin descripciones

Esta sub-capítulo se centrará en la descripción detallada de cada función pins basado en
interfaz diferente.
Tabla 2-4 RK2918 IO lista de descripción de la función

Interfaz Pin Nombre Dirección Descripción
Modo de parada PMU activación externa dedicada

EWAKEUP_STOP Yo
fuente
Modo de alimentación PMU abajo dedicada externa

EWAKEUP_POWER Yo
fuente de activación
Misc
TEST Yo modo de prueba de habilitación de
chip
BTMODE Yo dispositivo de inicio de selección de chip (BootRom o Nor Flash)
LCDC_BYP Yo sede de la interfaz de derivación a la interfaz LCDC permitir
NPOR Yo Encendido de restablecimiento para

el chip
TRST_N Yo Entrada de reset interface JTAG
Entrada de reloj de la interfaz JTAG / SWD reloj de la interfaz

TCK Yo
entrada
Depurar
TDI Yo Entrada TDI interfaz JTAG
TMS E/S Entrada TMS interfaz JTAG / SWD datos de la interfaz fuera
TDO O Salida TDO interfaz JTAG
trace_clk O ETM Cortex-A8 puerto rastro clk
ETM Rastro trace_ctl O ETM Cortex-A8 de control del puerto rastro
trace_datai (i = 0 ~ 7) O -A8 corteza ETM puerto de datos de rastreo
sdmmc_clkout O reloj tarjeta SDMMC.
sdmmc_cmd E/S tarjeta SDMMC salida del comando y la entrada reponse.
sdmmc_datai
E/S entrada y salida de datos de la tarjeta SDMMC.
SD / MMC (I = 0 ~ 7)
Anfitrión tarjeta SDMMC detectar la señal, un 0 representa
sdmmc_detect_n Yo
Controlador presencia de la tarjeta.
tarjeta SDMMC de protección contra escritura de la señal, un 1

sdmmc_write_prt Yo representa
de escritura está protegido.
sdmmc_pwr_en O tarjeta SDMMC poder habilitar la señal de control
SDIO Host sdio_clkout O reloj de la tarjeta SDIO.
Controlador sdio_cmd E/S tarjeta sdio salida del comando y la entrada reponse.
sdio_datai
E/S entrada y salida de datos de la tarjeta SDIO.
(I = 0 ~ 3)
tarjeta sdio detectar la señal, un 0 representa la presencia

sdio_detect_n Yo
de tarjeta.
tarjeta SDIO de protección contra escritura de la señal, un 1

sdio_write_prt Yo representa
sdio_pwr_en O tarjeta sdio poder habilitar la señal de control
emmc_clkout O reloj de la tarjeta de máster

Erasmus Mundus.
emmc_cmd E/S tarjeta de máster Erasmus Mundus salida del comando y la
entrada reponse.
emmc_datai
E/S entrada y salida de datos de tarjetas de máster
(I = 0 ~ 7) Erasmus Mundus.
eMMC
tarjeta de máster Erasmus Mundus detectar la señal,
Interfaz emmc_detect_n Yo un 0 representa
presencia de la tarjeta.
tarjeta de máster Erasmus Mundus de protección contra

emmc_write_prt Yo escritura de la señal, un 1 representa
emmc_pwr_en O tarjeta de máster Erasmus Mundus poder habilitar la

señal de control
CK O Active-alta señal de reloj para el dispositivo de memoria.
CK_B O Active-bajo de la señal de reloj para el dispositivo de

memoria.
Active-alto reloj señal de habilitación a la memoria
CKEI (i = 0,1) O
dispositivo para dos de selección de
chip.
Active-bajo de la señal de selección de chip a la memoria
CS_Bi (i = 0,1) O
dispositivo. AHay dos de selección de chip.
Active-bajo dirección de fila estroboscópica a la memoria

RAS_B O
dispositivo.
Active-bajo dirección de columna estroboscópica a la memoria

CAS_B O
dispositivo.
Active-bajo de habilitación de escritura estroboscópica a la

WE_B O memoria
dispositivo.
DMC
BA [02:00] O Señal de dirección del Banco en el dispositivo de memoria.
Un [15:00] O Dirección de la señal para el dispositivo de memoria.
DQ [31:0] E/S Línea de datos bidireccional para el dispositivo de memoria.
Estrobos de datos bidireccionales Active-altos a la

DQS [03:00] E/S
dispositivo de memoria.
Estrobos de datos bidireccionales Active-bajos a la

DQS_B [03:00] E/S
dispositivo de memoria.
Active-baja señal máscara de datos a la memoria

DM [03:00] O
dispositivo.
On-Die señal de salida Terminación por dos chips

OED (i = 0,1) O
seleccione.
RET_EN Yo Active-bajo seguro de retención de entrada de

habilitación
Entrada de referencia de tensión para tres regiones de DDR
VREFi (i = 0,1,2) N/A
IO
Base de calibración ZQ que conecta 240ohm ± 1%

ZQ_PIN N/A
resistor
LPDDR señal de salida de temperatura de DDR

mddr_tq Yo
controlador
DLL_TEST_PIN [01:00] O Salida de la prueba digital de DLL.
ANALOG_TEST_PIN N/A Salida de prueba analógico DLL.
smc_oe_n O Salida de SMC señal de habilitación.
smc_bls_ni (i = 0,1) O SMC byte carril señal estroboscópica de dos bytes.
smc_we_n O SMC escribir señal de habilitación.
SMC smc_csni (i = 0,1) O El chip SMC señal de habilitación.
smc_adv_n O Dirección SMC señal válida en modo compartido
smc_addri (i = 0 ~ 19) O Señal de dirección SMC.
smc_datai (i = 0 ~ 15) E/S SMC línea de datos de dirección para dispositivo de

memoria.
Interrumpir señal desde RK2918 al módem en

ap2bb_int O
modalidad de acceso indirecto.
Anfitrión escribir señal de habilitación en la interfaz de i80 y el

host_wrn Yo anfitrión
señal de habilitación en la interfaz i68
Anfitrión leer señal de habilitación en la interfaz de i80 y el

HIF host_rdn Yo anfitrión
lectura / escritura en la indicación interfaz i68
host_csn Yo Anfitrión chip de señal de selección
host_addri (i = 0,1) Yo sede de señal de dirección
sede de bus de datos, host_data [15:00] es para el

host_datai (i = 0 ~ 17) E/S anfitrión
acceso, host_data [17:16] es sólo para lcd de bypass
IO_FLASH_WP O La señal de protección contra escritura de

Flash
IO_FLASH_ALE O Dirección de Flash pestillo señal de habilitación
IO_FLASH_CLE O Pestillo de comandos de Flash permiten a la señal
IO_FLASH_WRN O Escritura flash habilitar y señal de reloj
IO_FLASH_RDN O Lectura de flash permiten y escritura / lectura de la

señal
IO_FLASH_DATA [i] (i = 0 ~ 7) E/S Bajo 8bits de datos en flash las entradas / salidas de señal
NandC
Altas 8bits de datos en flash entradas / salidas
flash_datai (i = 8 ~ 15) E/S
señal
flash_dqs E/S Señal estroboscópica de datos de

Flash
IO_FLASH_RDY Yo Flash de señal de preparado /
ocupado
IO_FLASH0_CSN O Flash chip señal de habilitación para el chip 0
flash_csni (i = 1 ~ 7) O Flash chip señal de habilitación para el chip i, i = 1 ~ 7
hsadc_clkout O hsadc / tsi / reloj de referencia gps
HSADC hsadc_datai
Yo datos hsadc (i = 0 ~ 9) / tsi (i = 0 ~ 7) / GPS (i = 0,1)
Interfaz (I = 0 ~ 9)
ts_sync Yo señal ts sincronizador
i2s0_clk O Fuente de reloj I2S/PCM0
i2s0_sclk E/S I2S/PCM0 reloj en serie

I2S/PCM0 izquierdo y la señal del canal derecho de recibir
datos en serie, síncronos izquierdo y del canal derecho en
i2s0_lrck_rx E/S Modo de I2S y el comienzo de un grupo de la izquierda y
I2S/PCM0 canales adecuados en el modo PCM
Controlador i2s0_sdi Yo I2S/PCM0 de entrada de datos en serie
(8 canales) i2s0_sdoi
(I = 0,1,2,3) O I2S/PCM0 ouput de datos en serie
I2S/PCM0 izquierdo y derecho de la señal de canal para

transmisión de datos en serie, síncronos izquierda y derecha
i2s0_lrck_txi De E / S (i = 0)
canal en modo I2S (I = 0) y el comienzo de un
(I = 0,1) O (i = 1) grupo de los canales izquierdo y derecho en el modo PCM
(I = 0,1)
i2s1_clk O Fuente de reloj I2S/PCM1
i2s1_sclk E/S I2S/PCM1 reloj en serie

I2S/PCM1 izquierdo y la señal del canal derecho de recibir
datos en serie, síncronos izquierdo y del canal derecho en
i2s1_lrck_rx E/S Modo de I2S y el comienzo de un grupo de la izquierda y
I2S/PCM1
canales adecuados en el modo PCM
Controlador
i2s1_sdi Yo I2S/PCM1 de entrada de datos en serie
(2 canales)
i2s1_sdo O I2S/PCM1 ouput de datos en serie
I2S/PCM1 izquierdo y derecho de la señal de canal para
transmisión de datos en serie, síncronos izquierda y derecha
i2s1_lrck_tx E/S canal en el modo de I2S y el comienzo de un
grupo de los canales izquierdo y derecho en el modo PCM
SPDIF
spdif_tx O ouput datos bifase SPDIF
transmisor
spix_clk (X = 0,1) E/S spi reloj en serie
spix_csny
SPI E/S chip de spi señal de selección, bajo activo
(X = 0,1) (y = 0,1)
Controlador
spix_txd (X = 0,1) O SPI de salida de datos en serie
spix_rxd (X = 0,1) Yo SPI de entrada de datos en

serie
LCDC RGB pantalla de interfaz de reloj hacia fuera, MCU i80
LCDC_DCLK O
señal de interfaz RS
LCDC RGB interfaz vertival sincronización de pulso, MCU i80

LCDC_VSYNC O
señal CSN interfaz
LCDC Interfaz LCDC RGB pulso de sincronismo Horizontial, MCU

LCDC_HSYNC O
interfaz i80 señal WEN
Datos de la interfaz LCDC RGB permiten, MCU i80

LCDC_DEN O
señal REN interfaz
LCDC_DATA [23:00] E/S Salida de datos LCDC / entrada
VIP_CLKIN Yo Reloj de píxeles de entrada de interfaz de la

cámara
vip_clkout O Interfaz de la cámara del reloj de trabajo de salida
VIP_VSYNC Yo Interfaz de la cámara de la señal de sincronización

Cámara SI vertical
VIP_HREF Yo Interfaz de la cámara de la señal de sincronización
Horizontial
vip_data [03:00] Yo Datos de pixel de entrada de 4 bits bajos interfaz de la
cámara
VIP_DATAIN [11:04] Yo Datos de pixel de entrada de 8 bits de alto interfaz de la
cámara
ebc_sdclk O Eink reloj fuente del panel
ebc_sdle O Fuente del panel Eink pulso pestillo
ebc_sdoe O Salida de datos de origen del panel Eink permiten
ebc_sdce [05:00] O Datos de origen del panel Eink cambian permiten
ebc_sdd0 [07:00] O Datos de origen del panel Eink
ebc_sdshr O Fuente del panel Eink dirección de exploración
EBC ebc_gdclk O Eink reloj puerta del panel
ebc_gdoe O Modo de salida de la puerta del panel Eink
ebc_gdsp O Eink pulso arranque de puerta del panel
ebc_gdrl O Puerta del panel Eink dirección de

exploración
ebc_vcom O Eink tensión del panel Habilitar COM
ebc_border [01:00] O Señal de salida Eink panel de frontera
ebc_power [02:00] O Señal de control de potencia del panel Eink
rmii_clkout O Salida REC_CLK RMII
rmii_clkin Yo Entrada REF_CLK RMII
rmii_tx_en O transferencia RMII permiten
rmii_txd1 O transferencia de datos RMII
rmii_txd0 O transferencia de datos RMII

MII / RMII
rmii_rx_err Yo RMII recibir el error
rmii_crs_dvalid Yo detección de portadora RMII / recibir una entrada válida de

datos
rmii_rxd1 Yo RMII recibir datos
rmii_rxd0 Yo RMII recibir datos
mii_col Yo colisión mii detectar
mii_crs Yo detección de portadora mii detectar
mii_rx_clkin Yo mii reciben reloj del eMac phy
mii_rxd3 Yo mii recibir datos
mii_rx_err Yo mii reciben error
mii_rxd_valid Yo mii reciben datos válidos
mii_tx_clkin Yo reloj de transferencia de mii phy eMac
mii_txd3 O transferencia de datos mii
mii_tx_en O transferir datos mii permiten
mii_tx_err O Error de transferencia mii
mii_md E/S datos de la interfaz de gestión de mii
mii_mdclk O reloj de la interfaz de gestión de mii
XIN32K Yo entrada de reloj del cristal 32k
XOUT32K O salida de reloj de cristal 32k
RTC RTCINT_OUT O Señal de activación del RTC
señal de estado de energía, 0 significa que el suministro de

PWR_GOOD Yo energía, 1 medio
en el poder
PWM3 E/S Pulse Width Modulation salida

PWM
i2c0_sda E/S Datos I2C0
i2c0_scl E/S Reloj I2C0

I2C
UART uart0_sin Yo UART0 entrada de datos searial
uart0_sout O UART0 salida de datos searial
uart0_cts_n Yo UART0 borrar para enviar
uart0_rts_n O UART0 pedido de enviar
uart1_sir_out_n O Salida de datos UART1 IRDA SIR
uart1_sin Yo UART1 entrada de datos searial
uart1_sir_in Yo Entrada de datos UART1 IRDA SIR
OTG0_DM N/A USB OTG de la señal de datos 2.0 DM
USB OTG 2.0 transmisor Kelvin conexión a

OTG0_RKELVIN N/A
Resistencia Tune Pin
USB OTG
OTG0_DP N/A USB OTG 2.0 señal de datos DP
OTG0_VBUS N/A USB OTG 2.0 pin fuente de alimentación de 5 V
otg0_drv_vbus O USB OTG 2.0 unidad VBUS
OTG1_DM N/A USB HOST señal de datos 2.0 DM
HOST USB 2.0 transmisor Kelvin conexión a

OTG1_RKELVIN N/A
USB Host Resistencia Tune Pin
2.0 OTG1_DP N/A HOST USB 2.0 Señal de datos DP
OTG1_VBUS N/A HOST USB 2.0 pin fuente de alimentación de 5 V
otg1_drv_vbus O HOST USB 2.0 unidad VBUS
USB Host USBHOST_DN N/A Línea de datos UHOST DN
1.1 USBHOST_DP N/A Línea de datos UHOST DP
SARADC_AIN [i]
SAR-ADC N/A Señal de entrada SAR-ADC de 4 canales
(I = 0 ~ 3)
eFUSE EFUSE_VQPS N/A programa eFUSE y sentir el poder
2.4.1 RK2918 IO Tipo
La siguiente lista muestra el tipo IO excepto DDR IO y todos Energía / Tierra IO.
Tabla 2-5 Tipo RK2918 IO Lista

Tipo Diagrama Descripción Pin Nombre
La Analog IO celular con tensión IO EFUSE_VQPS
Dedicado Fuente de alimentación para

B SARADC_AIN [03:00]
Macro interno con tensión IO
32.768KHz Crystal Oscillator IO

C XIN32K/XOUT32K
con alta permitirá
Oscilador de cristal con alta XIN24M/XOUT24M

D
permitir XIN27M/XOUT27M
Pad de salida Triple estado con la

entrada,
E rapidez de respuesta limitada y habilitar
Parte de GPIO digitales
pull-up controlado

entrada,
F rapidez de respuesta limitada y habilitar
Parte de GPIO digitales
desplegable controlada

T entrada, Parte de GPIO digitales
y permitir pull-up controlado

H entrada, Parte de GPIO digitales
y permitir controlado desplegable
2.5 Información sobre el

paquete
Paquete RK2908 es TFBGA512
(Cuerpo: 16 mm x 16 mm; tamaño de la bola: 0.3mm; bola echada: 0.65mm)
2.5.1 Dimensión
Higo. 2-2 RK2908 TFBGA512 Package Top View
Higo. 2.3 RK2908 TFBGA512 Package Vista Lateral
Higo. 2.4 RK2908 TFBGA512 Package Vista inferior
Higo. 2.5 RK2908 TFBGA512 Dimensión del paquete
Capítulo 3 Especificaciones eléctricas
3.1 Grados máximos absolutos

Tabla 3-1 RK2918 nominales máximos absolutos
Parámetros Grupo de alimentación de energía Max Unidad
VDDCORE, VDDCORE_RTC,
VDDCORE_EFUSE,
1.32 V
OTG0_DVDD, OTG1_DVDD,
Tensión de alimentación de CC para la lógica digital DVDD_APLL, DVDD_DPLL, DVDD_CGPLL
interno
VDDIO0 ~ VDDIO6
VDDIO_LCD0, VDDIO_LCD1,
VDDIO_VIP,
VDDIO_SMC0, VDDIO_SMC1,
3.6 V
VDDIO_FLASH0, VDDIO_FLASH1,
VDDIO_AP0, VDDIO_AP1,
Tensión de alimentación de CC para GPIO digital VDDIO_UHOST, VDDIO_RTC,
(A excepción de SAR-ADC, PLL, USB, DDR IO) VDDIO_EFUSE
Tensión de alimentación DC para DDR IO VDDIO_DDR0 ~ VDDIO_DDR6 1.95 V
Tensión de alimentación de CC para la parte analógica del VDDA_SARADC 2.75 V
SAR-ADC
AHVDD_APLL 2.75
V
Tensión de alimentación de CC para la parte analógica AVDD_DPLL, AVDD_CGPLL 1.32
de PLL
OTG0_VDD25, OTG1_VDD25 2.75
V
Tensión de alimentación de CC para la parte analógica de OTG/Host2.0 OTG0_VDD33, OTG1_VDD33 3.63
USB
Voltaje de entrada analógica para el SAR-ADC 2.75 V
Voltaje de entrada analógica para el DP / DM / VBUS de OTG/Host2.0 USB 5 V
Tensión de entrada analógica para RKELVIN / ID de OTG/Host2.0 USB 2.75 V
Voltaje de entrada analógica para el DP / MS de HOST1.1 USB 3.6 V
Tensión de entrada digital para la memoria intermedia de 3.6 V

entrada de GPIO
Tensión de salida digital para búfer de salida de GPIO 3.6 V
Temperatura de almacenamiento 150 ℃
Valores absolutos nominales máximos especifican los valores más allá del cual el dispositivo puede ser
dañado
de forma permanente. La exposición prolongada a condiciones nominales máximos absolutos puede afectar
la fiabilidad del dispositivo.
3.2 Condiciones de funcionamiento recomendadas
Tabla 3-2 RK2918 recomienda las condiciones de funcionamiento

①
Parámetros Símbolo Min Typ Max Unidades
VDDCORE,
VDDCORE_RTC,
La lógica interna de energía digital
VDDCORE_EFUSE, 1.08 1.2 1.32 V
(excepto USB OTG)
DVDD_APLL, DVDD_DPLL,
DVDD_CGPLL
HOST1.1 USB IO Potencia VDDIO_UHOST 3 3.3 3.6 V
VDDIO0 ~ VDDIO6
Digital GPIO alimentación (3,3 V) VDDIO_SMC0, VDDIO_SMC1 3 3.3 3.6 V
VDDIO_EFUSE
VDDIO_LCD0, VDDIO_LCD1
VDDIO_VIP, VDDIO_RTC
3 3.3 3.6
Digital GPIO Power (3.3V/1.8V) VDDIO_FLASH0, V
1.62 1.8 1.98
VDDIO_FLASH1
VDDIO_AP0, VDDIO_AP1
DDR IO (modo DDRII) Potencia VDDIO_DDR0 ~ VDDIO_DDR6 1.7 1.8 1.9 V
DDR IO (modo DDRIII) Potencia VDDIO_DDR0 ~ VDDIO_DDR6 1.425 1.5 1.575 V
DDR IO (modo LPDDR) Potencia VDDIO_DDR0 ~ VDDIO_DDR6 1.65 1.8 1.95 V
Alimentación de referencia DDR (VREF) Entrada

VREF0, VREF1, Vref2 0,49 * VDDIO_DDR 0.5 * VDDIO_DDR 0,51 * VDDIO_DDR V
VREFyo- 40mV VREFyo VREFyo+ 40 mV

Tensión de terminación DDR externa V
(yo= 0 ~ 2) (yo= 0 ~ 2) (yo= 0 ~ 2)
PLL (1.6GHz) alimentación analógica AHVDD_APLL 2.25 2.5 2.75 V
PLL (1.0GHz) alimentación analógica AVDD_DPLL, AVDD_CGPLL 1.08 1.2 1.32 V
SAR-ADC alimentación analógica VDDA_SARADC 2.25 2.5 2.75 V
USB Digital Power OTG/Host2.0 OTG0_DVDD, OTG1_DVDD 1.116 1.2 1.32 V
OTG/Host2.0 Analog USB

OTG0_VDD25, OTG1_VDD25 2.325 2.5 2.75 V
Power (2.5V)
OTG/Host2.0 Analog USB

OTG0_VDD33, OTG1_VDD33 3.069 3.3 3.63 V
Power (3.3V)
Resistor externo USB OTG/Host2.0 REXT 42.768 43.2 43.632 Ohm
24
PLL frecuencia de reloj de entrada N/A N/A MHz
27
Temperatura de funcionamiento -40 25 85 ℃
①:
Notas: Nombre de símbolo es igual que el nombre del pin en las descripciones io
3.3 Características de
corriente continua
Tabla 3-3 Características RK2918 DC
Parámetros Símbolo Min Typ Max Unidades
De entrada de bajo voltaje VIllinois -0,3 0 0.8 V
Entrada de Alta Tensión Vih 2 3.3 3.6 V
Baja Tensión de salida Vol N/A 0 0.4 V
Salida de Alta Tensión V¡ay 2.4 3.3 N/A V
Punto Umbral Vt 1.41 1.54 1.68 V

GPIO digital
Punto Umbral con
@ 3.3V VTPU 1.4 1.52 1.67 V
Resistencia pullup Activado
Punto Umbral con

Vtpd 1.42 1.55 1.69 V
Pulldown resistor Activado
Resistencia pullup Rpu 34 50 80 Kohm
Pulldown Resistencia Rpd 35 51 84 Kohm
GPIO digital De entrada de bajo voltaje VIllinois -0,3 0 0.63 V
@ 1.8V Entrada de Alta Tensión Vih 1.17 1.8 3.6 V
Baja Tensión de salida Vol N/A 0 0.45 V
Salida de Alta Tensión V¡ay 1.35 1.8 N/A V
Punto Umbral Vt 0.8 0.89 0.98 V
Punto Umbral con

VTPU 0.79 0.88 0.97 V
Resistencia pullup Activado
Punto Umbral con

Vtpd 0.8 0.89 0.98 V
Pulldown resistor Activado
Resistencia pullup Rpu 64 111 204 Kohm
Pulldown Resistencia Rpd 60 106 202 Kohm
Entrada de Alta Tensión Vih_ddr VREF + 0,1 VDDQ V
De entrada de bajo voltaje Vil_ddr VSS-0.3 VREF - 0,1 V
Salida de Alta Tensión Voh_ddr 0.8 * VDDQ V

DDR IO
@ Modo DDRIII Baja Tensión de salida 0.2 * VDDQ V

Vol_ddr
Terminación de la entrada 100 120 140
resistencia (ODT) a Rtt 54 60 66 Ohm
VDDIO_DDRi / 2 (i = 0 ~ 6) 36 40 44
VDDIO_DDRyo+
VREF yo+ 0.125
Entrada de Alta Tensión Vih_ddr 1.8 0.3 V
(I = 0 ~ 2)
(I = 0 ~ 6)
VREFyo- 0.125
De entrada de bajo voltaje Vil_ddr -0,3 0 V
(I = 0 ~ 2)
DDR IO
VDDIO_DDRyo- 0.28
@ Modo DDRII Salida de Alta Tensión Voh_ddr 1.8 N/A V
(I = 0 ~ 6)
Baja Tensión de salida Vol_ddr N/A 0 0.28 V
Terminación de la entrada 120 150 180
resistencia (ODT) a Rtt 60 75 90 Ohm
VDDIO_DDRi / 2 (i = 0 ~ 6) 40 50 60
0.7 * VDDIO_DDRyo
Entrada de Alta Tensión Vih_ddr 1.8 N/A V
DDR IO (I = 0 ~ 6)
@ Modo LPDDR 0.3 * VDDIO_DDRyo

De entrada de bajo voltaje Vil_ddr N/A 0 V
(I = 0 ~ 6)
0.8 * DVDD_yoPLL DVDD_yoPLL DVDD_yoPLL

Entrada de Alta Tensión Vih_pll V
(I = A, D, CG) (I = A, D, CG) (I = A, D, CG)
PLL
0.2 * DVDD_yoPLL
De entrada de bajo voltaje Vil_pll 0 0 V
(I = A, D, CG)
USB HOST1.1 Entrada de Alta Tensión Vih_uhost 2 3.3 N/A V
IO De entrada de bajo voltaje Vil_uhost N/A 0 0.8 V
3.4 Características eléctricas para general IO

Tabla 3-4 Características RK2918 eléctricos para digital general IO
Parámetros Símbolo Condición de prueba Min Typ Max Unidades
Corriente de fuga de entrada Yoyo Vin = 3.3V o 0V -10 N/A 10 uA

Digital
GPIO Corriente de fuga de salida de tres estados

Yooz Vout = 3.3V o 0V -10 N/A 10 uA
@ 3.3V
Corriente de entrada de alto nivel Yoih Vin = 3.3V, discapacitados pulldown TBD N/A TBD uA
Vin = 3.3V, pulldown habilitado 39 65 94 uA
Vin = 0 V, pull-up desactivado TBD N/A TBD uA

Corriente de entrada de bajo nivel YoIllinois
Vin = 0 V, pull-up habilitada 41 66 97 uA
Corriente de fuga de entrada Yoyo Vin = 1.8V o 0V -10 N/A 10 uA
Corriente de fuga de salida de tres estados

Yooz Vout = 1.8V o 0V -10 N/A 10 uA
Digital
Vin = 1.8V, discapacitados pulldown TBD N/A TBD uA
GPIO Corriente de entrada de alto nivel Yoih
@ 1.8V Vin = 1.8V, pulldown habilitado 9 17 30 uA
Vin = 0 V, pull-up desactivado TBD N/A TBD uA

Corriente de entrada de bajo nivel YoIllinois
Vin = 0 V, pull-up habilitada 8.8 16 28 uA
3.5 Características eléctricas de PLL

Tabla 3-5 Características RK2918 eléctricos para PLL
①
Frecuencia de reloj de entrada Fen Fen = Fárbitro * NR @ 2.5V/1.2V 10 24/27 400 MHz
Frecuencia de comparación Fárbitro Fárbitro = Fen/ NR @ 2.5V/1.2V 10 N/A 50 MHz

①
Rango de operación del VCO FVCO FVCO = Fárbitro * NF @ 2.5V/1.2V 800 N/A 1600 MHz
①
Frecuencia de reloj de salida Ffuera Ffuera = FVCO/ NO @ 2.5V/1.2V 100 N/A 1600 MHz
Tiempo de bloqueo Tlt @ 2.5V/1.2V N/A N/A 0.2 ms
PLL (1.6G) Consumo de energía Fen = 50 MHz, Ffuera = 1600MHz,

② N/A N/A 2.3 N/A mW
(Modo normal) @ 2.5V/1.2V, 25 ℃
BP = HIGH, PD = LOW, Fen =

Consumo de energía
N/A 50MHz, Ffuera = 50 MHz, N/A 85.6 N/A UW
(Modo de derivación)
@ 2.5V/1.2V, 25 ℃
Consumo de energía
N/A PD = HIGH, @ 2.75V/1.32V, 125 ℃ N/A 1.36 N/A UW
(Modo power-down)
①
Frecuencia de reloj de entrada Fen Fen = Fárbitro * NR @ 1.2V 10 24/27 400 MHz
Frecuencia de comparación Fárbitro Fárbitro = Fen/ NR @ 1.2V 10 N/A 50 MHz
Rango de operación VCO (banda alta) ①

500 N/A 1000 MHz
FVCO FVCO = Fárbitro * NF @ 1.2V
Rango de operación VCO (banda baja) 300 N/A 600 MHz
Frecuencia de reloj de salida (de la banda) ①

62.5 N/A 1000 MHz
Ffuera Ffuera = FVCO/ NO @ 1.2V
Frecuencia de reloj de salida (banda baja) 37.5 N/A 600 MHz
PLL (1.0G) Tiempo de bloqueo Tlt @ 1.2V N/A N/A 0.2 ms

②
Consumo de energía Fen = 50 MHz, Ffuera = 1000MHz,
N/A N/A 1.46 N/A mW
(Modo normal) Banda alta, @ 1.32V, 125 ℃
BP = HIGH, PD = LOW, Fen =

Consumo de energía
N/A 50MHz, Ffuera = 50 MHz, @ 1.32V, N/A 13.38 N/A UW
(Modo de derivación)
125 ℃
Consumo de energía
N/A PD = HIGH, @ 1.32V, 125 ℃ N/A 1.41 N/A UW
(Modo power-down)
①:
Notas: NR es el valor del divisor de entrada;
NF es el valor de realimentación divisor;
NO es el valor de salida del divisor
②: PLL (1.6G) es ARM PLL con AHVDD_APLL y fuente de alimentación DVDD_APLL;
PLL (1.0G) es DDR PLL / CODEC PLL PLL / GENERAL con AVDD_DPLL / AVDD_CGPLL y
Fuente de alimentación DVDD_DPLL / DVDD_CGPLL
3.6 Características eléctricas de SAR-ADC

Tabla 3-6 Características RK2918 eléctricos para el SAR-ADC
Resolución ADC N/A 10 N/A Bits
El ciclo de trabajo debe estar entre

Velocidad de conversión Fs 0.1 N/A 1 MSPS
40% ~ 60%
Diferencial no linealidad DNL N/A ±1 N/A LSB
Integral Nn linealidad INL N/A ±2 N/A LSB
Ganancia de error Eganar -8 N/A 8 LSB
Offset Error Eoffset -8 N/A 8 mV
Alimentación Analógico
N/A 250 N/A uA
Corriente (VDDA_SARADC)
Gama de voltaje de entrada Vin 0 1.5 V
Digital Corriente de suministro N/A 20 N/A uA
Power Down actual N/A 1 N/A uA
El tiempo de encendido N/A 7 N/A 1 / Fs

hasta
3.7 Características eléctricas de OTG/Host2.0 Interfaz USB

Tabla 7.3 RK2918 Características eléctricas para OTG/Host2.0 Interfaz USB
Parámetros Condición de prueba Min Typ Max Unidades
SA transmitir, máximo Corriente De OTG_DVDD N/A 4.11 N/A mA
transición densidad Corriente De OTG_VDD33 N/A 2.68 N/A mA
(Todo 0 de datos en DP / DM) Corriente De OTG_VDD25 N/A 22.7 N/A mA
SA transmitir, mínimo Corriente De OTG_DVDD N/A 3.98 N/A mA
(Todo 1 de datos en DP / DM) Corriente De OTG_VDD25 N/A 15 N/A mA
Corriente De OTG_DVDD N/A 6.22 N/A mA
SA ocioso modo Corriente De OTG_VDD33 N/A 2.67 N/A mA
Corriente De OTG_VDD25 75℃ , N/A 5.99 N/A mA
FS transmitir, máximo Corriente De OTG_DVDD OTG0_VDD25 = OTG1_VDD25 = 2.5V, N/A 2.66 N/A mA
transición densidad Corriente De OTG_VDD33 OTG0_VDD33 = OTG1_VDD33 = 3.3V, N/A 16.4 N/A mA
(Todo 0 de datos en DP / DM) Corriente De OTG_VDD25 OTG0_DVDD = OTG1_DVDD = 1.2V, N/A 6.04 N/A mA
LS transmitir, máximo Corriente De OTG_DVDD Cable USB de 15 cm conectado a DP / DM N/A 3.34 N/A mA
(Todo 0 de datos en DP / DM) Corriente De OTG_VDD25 N/A 6.22 N/A mA
Corriente De OTG_DVDD N/A 1.83 N/A uA
Suspender modo Corriente De OTG_VDD33 N/A 0.1 N/A uA
Corriente De OTG_VDD25 N/A 15.2 N/A uA
Corriente De OTG_DVDD N/A 0.141 N/A mA
Sueño modo Corriente De OTG_VDD33 N/A 0.1 N/A uA
Corriente De OTG_VDD25 N/A 0.629 N/A mA
3.8 Características eléctricas de la interfaz USB HOST1.1

Tabla 3-8 Características RK2918 eléctricos para la interfaz USB HOST1.1
FS actual (modo de espera) N/A 0.5 N/A uA
FS actual (modo de entrada) N/A 450 N/A uA
FS actual (modo de salida) N/A 450 N/A uA
Transceptor pad capacitancia Pad a tierra N/A N/A 20 pF
Resistencia de salida del controlador unidad de estado estacionario N/A 10 N/A Ohm
3.9 Características eléctricas de DDR IO

Tabla 3-9 Características RK2918 eléctricos para DDR IO
VDDIO_DDR espera
@ 1,8 V, 125℃ 0 0 1.24 mA
DDR IO actual, ODT OFF
@ Modo DDRII Corriente de fuga de entrada, SSTL

@ 1,8 V, 125℃ 0 0 0.42 uA
modo, sin terminación
Corriente de fuga de entrada @ 1,8 V, 125℃ 3.23 57.965 435,1 nA
DDR IO VDD (1.2V) corriente de reposo @ 1.2V, 125℃ 0.01 0.01 3.51 uA
@ Modo LPDDR VDDIO_DDR reposo

@ 1,8 V, 125℃ 0 0 1.15 uA
corriente
3.10 Características eléctricas para eFUSE

Tabla 3-10 Características RK2918 eléctricos para eFUSE
lea actual para

Yoload_vdd STROBE alta 3.12 4.78 6.919 mA
VDDCORE_EFUSE (1.2V)
lea actual para normales de lectura

Yoactive_vdd 1.88 2.791 4.016 mA
Activo VDDCORE_EFUSE (1.2V) 10MHz
modo lea actual para

Yoload_vqps STROBE alta 0.004 0.014 0.365 uA
EFUSE_VQPS
lea actual para normales de lectura

Yoactive_vqps 0.003 0.012 0.368 uA
EFUSE_VQPS 10MHz
corriente de espera para

Yostandby_vdd 0.032 0.21 39.852 uA
standby VDDCORE_EFUSE (1.2V)
modo corriente de espera para

Yostandby_vqps 0.006 0.007 0.376 uA
EFUSE_VQPS
Corriente de apagado de
Yopd_vdd 0.005 0.031 4.679 uA
apagado VDDCORE_EFUSE (1.2V)
modo Corriente de apagado de

Yopd_vqps 0.006 0.008 0.396 uA
EFUSE_VQPS
Capítulo 4 Orientación Hardware
4.1 Diseño de referencia para RK2918 conexión PCB oscilador

Totalmente RK2918 puede usar tres osciladores. Su frecuencia típica de reloj es 24MHz, 27MHz
y 32.768KHz. Los dos osciladores con 24 MHz y 27 MHz proporcionarán reloj de entrada a cuatro
en-chip PLL, es programable por software para seleccionar una entrada de reloj del oscilador PLL.
Otra pieza electrónica con 32.768KHz es sólo para lógica interna RTC.
Circuito de referencia externa para osciladores con 24 MHz y 27 MHz de entrada

En el siguiente diagrama, el valor de Rf, Rd, C1, C2 se debe ajustar un poco
para mejorar el rendimiento del oscilador basado en el modelo de cristal real. Especialmente C1 y C2 valor
Se aconseja al usuario cumplir con la fórmula (C1 * C2) / (C1 + C2) = ~ 8 pF
Oscilador IO
XIN24M / XOUT24M /
XIN27M XOUT27M
Rf = 1M Ohm
Rd = 0 ~ 200 Ohm
8 ~ 12pF 8 ~ 12pF
Higo. 4-1 circuito de referencia externa para osciladores 24MHz/27MHz
Circuito de referencia externa para osciladores con entrada 32.768KHz

En el siguiente diagrama, el valor de C1, C2 se debe ajustar un poco para
un mejor rendimiento del oscilador basado en el modelo cristal verdadero, C1 y C2 conectados a chip
Se aconseja fuente de alimentación lógica a caer dentro de la gama de 10 pF y 30 pF.
Oscilador IO
XIN32K XOUT32K
Rf = 1M Ohm
Rd = 200 Ohm
10 ~ 30 pF 10 ~ 30 pF
Chip de Power Core
Higo. 4-2 circuito de referencia externa para 32.768KHz oscilador
4.2 Diseño de referencia para la conexión PCB PLL

El siguiente diseño de referencia es adecuado para dos tipos de PLL en RK2918, uno es ARM PLL
con 1.6GHz, otro es tres PLL con 1.0GHz, la diferencia es que tienen diferentes
valor para los componentes C1/C2/C3/C4, ya que estos valores están relacionados con PLL VCO máxima
frecuencia de oscilación (fvco).
Para PLL 1.6GHz, el AVDD / AVSS se asigna a AHVDD_APLL / AHVSS_APLL, DVDD / dVSS
se asigna a DVDD_APLL / DVSS_APLL;
Para PLL 1.0GHz, el AVDD / AVSS se asigna a AVDD_DPLL / AVSS_DPLL y
AVDD_CGPLL / AVSS_CGPLL, DVDD / dVSS se asigna a DVDD_DPLL / DVSS_DPLL y
DVDD_CGPLL / DVSS_CGPLL.
Higo. 4-3 circuito de referencia externa para PLL
En el circuito anterior, se recomienda 1 Ohm resistencia del filtro para la corriente de carga PLL
basado en la consideración caída IR. Para condensadores C1/C2/C3/C4, SMD de cerámica de alta
frecuencia
condensadores se seleccionan, y C1, C2, C3 deben ser elegidos con la misma serie de producto y
dimensión. Frecuencia de resonancia serie (SRF) de C1 está cerca de PLL fvco (1.6GHz y 1.0GHz),
después el valor de C1 es decidido, podemos obtener el valor C2/C3/C4 base a la siguiente fórmula:
C2 = C1 * 2
C3 = 2 * C2
C4 = C_total - (C1 + C2 + C3)
Fc_filter = 1 / (2 * pi * R * C_total) <100 KHz
Otro, por favor, preste más atención a lo siguiente remindment:
Inductancia parásita total, incluyendo bonos de alambre + PCB largo de rastro,
debe ser tan pequeña como sea posible mediante el uso de hilo de unión más corta y traza de PCB.
Todos los condensadores deben ser colocados como alfileres cercanos al poder y GNC como
posible y acortar el bucle de corriente lo más corto posible.
Utilice pistas anchas por el poder y paths.Keep tierra digital adyacente
señales y energía traza lejos de AVDD / AVSS para evitar el ruido de acoplamiento.
4.3 Diseño de referencia para la conexión USB OTG/Host2.0

En RK2918 hay USB OTG y la interfaz USB HOST2.0, de hecho, la misma interfaz es para
them.The siguiente diagrama muestra el diseño de referencia externa. Por supuesto, para HOST2.0 USB
algunas señales se pueden eliminar en base a diferentes aplicaciones.
REXT
Higo. 4-4 conexión de referencia de interfaz OTG/Host2.0 RK2918 USB
4.4 Requisito secuencia RK2918 energía hacia arriba / abajo

Para todos de la fuente de alimentación en RK2918, no existe ningún requisito específico de poder
arriba / abajo secuencia excepto la fuente de alimentación entre la lógica de la base y DDRII / LPDDR IO o
digital
GPIO, entre el poder OTG/Host2.0 alimentación USB.
Secuencia Fuente de alimentación para la lógica de núcleo (VDDCORE) y DDRII / LPDDR
IO (VDDIO_DDRi) (i = 0 ~ 6)
En general se recomienda que el VDDCORE y VDDIO_DDRi ser
alimentado-juntos, y también es aceptable para el suministro de VDDCORE para el encendido un muy corto
tiempo antes de que el suministro VDDIO_DDRi. Si la oferta VDDIO_DDRi debe encenderá antes de la
Suministro VDDCORE, se aconseja mantener el tiempo entre estos dos eventos de menos de 100 ms
para limitar la corriente excesiva VDDIO_DDRi empates.
①Secuencia Fuente de alimentación para la
lógica de núcleo (VDDCORE) y el poder GPIO digitales

En general se recomienda que "encender la tensión de GPIO superior primero y luego el
menor voltaje de la base ", por lo que la corriente palanca no tendría lugar en el escenario del encendido.
También es aceptable que "encender el voltaje de la base inferior, luego
mayor voltaje GPIO "sólo si los pines de control GPIO se establecen en un estado fijo. Sin embargo, la
tiempo de aceleración para ellos no puede ser inferior a 10 us.
No hay ningún requisito en la secuencia de apagado para dos grupos anteriores.

Los clientes pueden decidir qué tensión a bajar primero basado en la necesidad de la aplicación.
 Secuencia Fuente de alimentación para OTG/Host2.0 USB

Por favor siga la siguiente secuencia de encendido y recomendado
tiempo de aceleración es más de 10us
OTGi_DVDD (1.2V) -> OTGi_VDD25 (2.5V) -> OTGi_VDD33 (3.3V) (i = 0,1)
Para la secuencia de apagado, simplemente invierta con la secuencia de encendido.
OTGi_VDD33 (3.3V) -> OTGi_VDD25 (2.5V) -> OTGi_DVDD (1.2V) (i = 0,1)
①:
Notas: Potencia GPIO digitales incluyen VDDIOi (i = 0 ~ 6), VDDIO_VIP, VDDIO_RTC, VDDIO_EFUSE,
VDDIO_UHOST, VDDIO_LCDCj, VDDIO_FLASHj, VDDIO_SMCj, VDDIO_APj (j = 0 ~ 1).
4.5 RK2918 Encienda descripciones de reinicio

La siguiente figura muestra la secuencia de encendido-reset. Entrada externa power-on-reset
señal NPOR se libera después de la estabilización del oscilador de entrada XIN24M reloj o XIN27M.
Sysrstn señal interna se genera después NPOR se filtra fallo, que puede filtrar las 5 del reloj
ciclos (24 MHz o 27 MHz) para bajo pulso de NPOR, por lo que 208ns o 185ns bajo pulso de NPOR no lo
hará
ser reconocidos como señal de potencia-on-reset válida para RK2918.
Para hacer PLL funcionan normalmente, la señal de apagado interna (pllpd) para PLL debe ser alta
después de power-on-reset y mantiene alto nivel durante más de 1us después deasserted sysrstn.
Después de que se deasserted pllpd, PLL consumirán hasta 200us bloquear.
Así que el sistema esperará sobre 208us, entonces inactivos chiprstn señal de reset interno, que
se utiliza para controlar la lógica de generación de todo el reloj en el interior de CRU.
Después de 256 ciclos o sobre 10.7us, rstn_pre para la señal de restablecimiento de todos los IPs
internas se
No reafirmada, en otras palabras, sobre 10.7us de reloj ha sido generado antes de reposición de todos los
módulo interno se libera.
NPOR
sysrstn
pllpd
1.2us
chiprstn
208us
rstn_pre
10.7us
(Restablecimiento de
IP)
Higo. Secuencia de 4-5 señales de restablecimiento
RK2918

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RK2918 Hoja de datos Rev 1.

RK2918 Hoja de datos

Fecha Revisión Descripción

Tabla 2-1 RK2908 Pin Informaciones Numero de pedido .......................................... ...... 25

 Procesador ARM Cortex-A8 es un alto rendimiento, bajo consumo de energía, la aplicación en

1.1.2 Organización de la memoria

 Memoria on-chip interno

 Boot Rom Interna

1.1.4 Memoria externa o dispositivo de

1.1.5 Componente del Sistema

 CRU (reloj y unidad de reajuste)

 PMU (unidad de administración de energía)

1.1.6 Video Codec

 Memoria interna compartida y la interfaz de bus para el decodificador y codificador

 Formato de datos de entrada:

1.1.7 JPEG CODEC

Se soporta decodificación Miniatura y detección de errores

Inserción de miniaturas Soporte con RGB8bits, RGB24bits y JPEG comprimido

1.1.8 Mejora de la imagen

 RGB Soporte contraste de la imagen / brillo / ajuste de saturación de color

1.1.9 Motor gráfico

 Compatible con OpenGL ES2.0, OpenGL ES1.1, OpenVG1.1, DirectFB,

1.1.10 Video IN / OUT

 Interfaz CCIR656 Soporte

Una capa gráfica (win1)

1.1.11 Interfaz de audio

 I2S/PCM con 2 canales

 De alta velocidad ADC & TS interfaz de flujo

 MAC Ethernet Controller 10/100M

 Reintento automático y eliminación automática del marco de colisión

 Proporciona 3 canales de modo de

 SAR-ADC (Aproximación Sucesiva Regístrate)

1.2 Diagrama de bloques

Sistema Periférico Conectividad

Cortex-A8 OTG USB 2.0

32KB Icaché 32KB DCache HOST USB 2.0

MAC (MII / RMII)

1080p Video decoder X4 I2C

EPD controlador I / F INAND / eMMC I / F

Higo. 1-1 RK2918 Diagrama de bloques

Capítulo 2 Descripción del Paquete

2.1 Bola Mapa

H XOUT27M XIN27M GPIO0_A [3] GPIO4_A [3] DVDD_DPLL DVSS_DPLL DVSS_CGPLL NP NP NP NP NP

GPIO3_C [7] / GPIO4_C [3] /

GPIO3_C [3] / GPIO3_D [7] / GPIO4_C [7] / GPIO2_D [0] /

GPIO3_D [0] / GPIO1_A [3] / GPIO3_A [6] /

GPIO4_B [6] / GPIO0_D [3] / GPIO0_D [4] / GPIO0_D [2] /

GPIO4_B [0] / GPIO0_D [7] /

GPIO4_B [7] / GPIO4_B [5] / GPIO4_B [1] /

U Un [2] Un [3] NC0 NC1 VDDIO_DDR2 VREF1 VDDCORE NP NP NP NP NP

LCDC_DATA [0] / LCDC_HSYNC / LCDC_DATA [23] /

LCDC_DATA [18] / LCDC_DATA [9] /

LCDC_DATA [20] / LCDC_DCLK /

LCDC_DATA [5] / LCDC_DATA [3] /

LCDC_DATA [1] / LCDC_DATA [2] /

LCDC_DATA [4] / LCDC_DATA [6] /

NP NP NP NP NP VDDIO1 VDDIO_EFUSE OTG1_ID OTG1_VSSA OTG1_VDD25 OTG1_DM OTG1_DP T

NP NP NP NP NP VDDCORE_RTC OTG1_DVDD OTG1_VSSAC OTG1_DVSS OTG1_VBUS OTG1_VDD33 OTG1_RKELVIN U

GPIO0_B [6] / GPIO0_B [1] /

GPIO0_D [1] / GPIO0_B [3] /

GPIO0_B [0] / EBC GPIO0_B [2] /

Higo. 2-1 RK2908 bola Mapping Diagrama

2.2 Número Pin Orden