Université BBA – Département d’Electronique MCIL4-JAVA

République Algérienne Démocratique Et Populaire

‫وزارة التعليم العالي والبحث العلمي‬

Ministère De l’Enseignement Supérieure Et de La Recherche Scientifique

Université Mohamed El Bachir El Ibrahimi B.B.Arreridj

Faculté des sciences et de la technologie

Département d’électronique (MCIL 4)

DEVOIR N°02
(TP)

Réalisée par :

Atitallah Salah Eddine

Group : 01

Sous group : 01

Promotion: 2019 / 2020

1)Table de vérité :
en B A .y0 .y1 .y2 .y3
X x x 0 0 0 0
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1

2)Equations logiques des sorties :

Y3 = en.B.A
Y2= en.B.A
Y1= en.B.A
Y0= en. B.A
3)Description VHDL de type Flot de données (Data Flow):

LIBRARY IEEE ;
Use ieee.std_logique.1164.all ;

Entity DEC2_4 is
Port (en, B, A : in std_logic ;
y0, y1,y2,y3 : out std_logic) ;
End DEC2_4 ;

Architecture DF of DEC2_4 is
Begin
Y3 <= en and B and A;
Y2 <= en and B and not(A);
Y1 <= en andA and not(B);
Y0 <= en and not(B) and notA);
End DF;

4)Description VHDL de type comportementale:

LIBRARY IEEE ;
Use ieee.std_logique.1164.all ;
Entity DEC2_4 is
Port (en, B,A : in std_logic ;
y0, y1,y2,y3 : out std_logic) ;
End DEC2_4 ;

Architecture BEHAV of DEC2_4 is

Signale E :std_logique_vecteur(2 downto 0) ;
Begin
Sel <= en&B&A ;

Process(E)
Begine
If(E= “100“)then
.y0=>’1’, y1=>’0’, y2=>’0’, y3=>’0’ ;
Elseif(E=“101“)then
.y0=>’0’, y1=>’1’, y2=>’0’, y3=>’0’ ;
Elseif(E=“110“)then
.y0=>’0’, y1=>’0’, y2=>’1’, y3=>’0’ ;
Elseif(E=“111“)then
.y0=>’0’, y1=>’0’, y2=>’0’, y3=>’1’ ;
Else

.y0=>’0’, y1=>’0’, y2=>’0’, y3=>’0’ ;

End if ;
End process ;
End BEHAV ;

Un décodeur 3x8 à partir du décodeur DEC2x4

Schématique proposé :
Déclaration
5)Description VHDL de type structurelle pour DEC3_8 :

Entity DEC3_8 is
Port (en, C,B, A : in std_logic ;
y0, y1,y2,y3, y4,y5,y6,y7 : out std_logic) ;
End DEC3_8;

Architecture STRUCT of DEC3x8 is

signal t0,t1,t2 : std_logic
component DEC2_4
Port (en,B, A : in std_logic ;
y0, y1,y2,y3 : out std_logic) ;
end component ;
begin
t0<= not(C) ;
t1 <= t0 and En ;
t2 <= C and En ;
U0 : DEC2_4 port map (en =>t1, A => W0, B => W1, y0 =>y0, y1=>y1,y2=>y2, y3=>y3) ;
U1 : DEC2_4 port map (en =>t2, A => W0, B => W1, y0 =>y4, y1=>y5,y2=>y6, y3=>y7) ;
End STRUCT ;