UNIVERSITE ABDELHAMID IBN BADIS – MOSTAGANEM

FACULTE DES SCIENCES ET DE LA TECHNOLOGIE

Département Génie électrique

Fiche pratique N°1

I. Carte de développement FPGA ALTERA DE2

I. Schéma fonctionnel du panneau DE2

II. Les ressources de la carte FPGA DE2

Cyclone II Device Resources EP2C35C672C6

LEs 33,216
M4K RAM blocks (4 Kbits plus 512 parity bits 105
Total RAM bits 483,840
Embedded multipliers 35
PLLs 4
Maximum user I/O pins 475
484-Pin Fine Line BGA -6, -7, -8
LAB Columns 60
LAB Rows 35

III. Dispositif de configuration de la carte de développement DE2

4.1. Configuration du FPGA en mode JTAG
La figure suivante montre l'installation de configuration de JTAG. Pour télécharger un
train de bits de configuration dans le cyclone II FPGA, exécuter les étapes suivantes :
1. S'assurer qu'est mis sous tension au panneau DE2
2. Relier le câble fourni d'USB au port USB Blaster sur le panneau DE2
3. Configurer le circuit de programmation de JTAG en plaçant le commutateur de
RUN/PROG dans la position de RUN.
4. Le FPGA peut maintenant être programmé en utilisant le module de programmeur
de Quartus II pour choisir un dossier de train de bits de configuration avec le
fichier d’extension « .sof ».

4.2. Configurant l'EPCS16 en AS mode

La figure suivante montre l’installation de configuration. Pour télécharger un train de bits
de configuration dans le dispositif d'EPCS16 EEPROM, exécuter les étapes suivantes :
 1. S'assurer qu'est mis sous tension au panneau DE2
2. Relier le câble fourni d'USB au port USB Blaster sur le panneau DE2
3. Configurer le circuit de programmation de JTAG en plaçant le commutateur
RUN/PROG dans la position PROG.
4. L’EPCS16 peut maintenant être programmé en utilisant le module de programmeur
de Quartus II à choisir un dossier de train de bits de configuration avec fichier
d’extension « .pof ».
5. Une fois que l'opération de programmation est terminé, placer le commutateur
RUN/PROG de nouveau à la position RUN.
6. remettre à zéro la carte de développement DE2 ; cette action cause les nouvelles
données de configuration dans le dispositif EPCS16 d'être chargées dans l’FPGA.

IV. Logiciel de développement Quartus II

Pour plus du détail sur l’utilisation du Quartus II consulté le fichier « tut_quartus_intro_vhdl.pdf ».

5.1. Crée un nouveau programme VHDL

Note : il faut toujours nommé le fichier vhdl avec le même nom de l’entité du programme.

5.1. Crée un fichier de simulation

Remarque importante pour le VHDL
1. Dans un système à microprocesseur, les instructions sont exécutées les unes à la suite
des autres.
2. Avec VHDL il faut essayer de penser à la structure qui va être générée par le
synthétiseur pour écrire une bonne description.

3. L’assignation conditionnelle :

if condition then instructions

[elsif condition then instructions]
[else instructions]
end if ;

4. L’assignation sélective :
case signal_de_slection is
when valeur_de_sélection => instructions
[when others => instructions]
end case;

5. Affectation sélective :
with SIGNAL_DE_SELECTION select
SIGNAL <= expression when valeur_de_selection,
[expression when valeur_de_selection,]
[expression when others];

6. Affectation conditionnelle :
SIGNAL <= expression when condition
[else expression when condition]
[else expression];

7. Opérateur de concaténation : &.

S1 <= A & B & "01" ;
8. Affectation simple :
BUS <= "1001" ; -- BUS = 9 en « binaire »
BUS <= X"9" ; -- BUS = 9 en « hexadécimal »