Masterarbeit TUB IIS Komplett 29april

Vergleichende Untersuchung und Entwicklung von
Verzögerungselementen für hochlineare Ring-Oszillatoren
Masterarbeit
eingereicht von
Sara Toktam Pashmineh-Ghiaie

mit Diplom-Abschluss in Elektrotechnik/Nachrichtentechnik , TU-Darmstadt 2002
begleitender Professor:
Prof. Dr.-Ing. Heinrich Klar
TU-Berlin
Fakultät Elektrotechnik und Informatik
Institut für Technische Informatik und Mikroelektronik
Fachgebiet Mikroelektronik
Betreuer:
Dipl.-Ing. Matthias Völker
IC-Entwicklung –Analoge Systeme
Fraunhofer-Institut für integrierte Schaltungen IIS, Erlangen
April 2011
Masterarbeit - Vergleichende Untersuchung und Entwicklung von Verzögerungselementen für hochlineare Ring-Oszillatoren
Eidesstattliche Versicherung
Die selbständige und eigenhändige Ausfertigung versichert an Eides statt.
Berlin, den
IV-Technische Informatik & Mikroelektronik S. Pashmineh-Ghiaie Fraunhofer IIS

Fachgebiet Mikroelektronik IC-Design Analog-Systeme 2
Vorwort
Bei einem ringoszillator-basierten ADC kann die Erhöhung der Auflösung durch den Einsatz
eines Ringoszillators erreicht werden. Jedoch ist eine hohe Linearität für Ringoszillatoren von
entscheidender Bedeutung, da die Nichtlinearität der Oszillatoren die Leistungseffizienz des
oszillatorbasierten ADCs negativ beeinflusst.
Im Rahmen dieser Masterarbeit, die in Zusammenarbeit mit der technischen Universität

Berlin (Institut Mikroelektronik) und dem Fraunhofer IIS (Abteilung IC-Entwurf Analog
Systeme) in Erlangen erstellt wurde, wurden zuerst Kriterien definiert, um die Nichtlinearität
der bereits von Matthias Völker (Fraunhofer IIS) entworfenen Ringoszillatoren zu beurteilen.
Durch die Schaltungs-Analyse mit Hilfe der Simulation unter Cadence und Matlab wurden
die Ursachen der Nichtlinearität der drei ausgewählten Ringoszillatoren analysiert und
verglichen.
Anschließend wurde ein optimierter Ringoszillator entworfen, der eine bessere Linearität im
Vergleich zu den untersuchten Oszillatoren hat.

Persönliches
Mein erstes Diplom-Studium an der TU-Darmstadt im Fachbereich Elektrotechnik/

Nachrichtentechnik habe ich erfolgreich als Dipl.-Ingenieurin im Jahr 2002 abgeschlossen.
An der Universität Hannover habe ich eine Forschungsarbeit für UWB-Antennen durch-
geführt.
Da ich schon immer an integrierten Schaltungen interessiert war, begann ich an der TU-Berlin
ein Master-Studium der technischen Informatik und konnte ich meine theoretischen
Kenntnisse in Halbleiter, digitalen und analogen integrierten Schaltungen vertiefen.
Die vorliegende Arbeit habe ich in Zusammenarbeit mit der technischen Universität Berlin
und dem Fraunhofer Institut (IIS) in Erlangen erstellt.
An dieser Stelle bedanke ich mich bei Herrn Prof. Heinrich Klar für seine fundierten
Vorlesungen über integrierten Schaltungen während meines Master-Studiums und seine
Beratung und Begleitung meiner Masterarbeit.
Herrn Dipl.-Ing. Matthias Völker (Fraunhofer Institut IIS) danke ich für seine gute fachliche
Betreuung während dieser Arbeit am Fraunhofer Institut IIS.
Erlangen, den 29.04.2011
Sara T. Pashmineh-Ghiaie

1 Einleitung ......................................................................................................................8
2 Stand der Technik.......................................................................................................11
2.1 Grundlagen der Oszillatoren ............................................................................................. 11
2.1.1 Schwingungsbedingung eines Oszillators ..................................................................... 11
2.2 Spannungsgesteuerter Oszillator (VCO) ........................................................................... 13
2.3 LC-Oszillator ................................................................................................................... 14
2.4 Ringoszillator ................................................................................................................... 16
2.4.1 Verzögerungselemente ................................................................................................. 18
2.4.2 Schwingbedingungen der Ringoszillatoren ................................................................... 24
2.4.3 Verzögerungszeit eines Ringoszillator-Inverters ........................................................... 26
2.4.4 Frequenz eines Ringoszillators ..................................................................................... 27
2.4.5 Dynamische Verlustleistung .........................................................................................28
2.4.6 Linearitäts-Kriterium ................................................................................................... 28
2.4.7 Steuerung der Ausgangsfrequenz.................................................................................. 30
2.4.8 Steuerspannungen des Ringoszillators .......................................................................... 33
2.4.9 Frequenzverlauf ........................................................................................................... 36
2.5 Oszillatorbasierter ADC ................................................................................................... 39
2.5.1 Architektur ................................................................................................................... 40
2.5.2 SNDR........................................................................................................................... 42
2.5.3 Effektive Anzahl von Bits .............................................................................................. 43
2.5.4 Auflösung..................................................................................................................... 43
2.5.5 Gütezahl ...................................................................................................................... 44
2.5.6 Problem der Nichtlinearität eines VCOs....................................................................... 45
3 Linearitäts-Kriterien .................................................................................................. 47
3.1 Nichtlinearitäts-Kriterium I .............................................................................................. 47
3.2 Nichtlinearitäts-Kriterium II ............................................................................................. 49

3.3 Nichtlinearitäts-Kriterium III ............................................................................................ 50
3.4 Nichtlinearitäts-Kriterium IV ........................................................................................... 53
3.5 THD (Linearitäts-Kriterium V).........................................................................................54
3.6 INL (Linearitäts-Kriterium VI) [10] ................................................................................. 56
4 Untersuchung der hochlinearen Ringoszillatoren .....................................................59
4.1 Einsignal-Inverter Ringoszillator (ESI-RO) ...................................................................... 59
4.1.1 Schaltungsentwurf ........................................................................................................ 60
4.1.2 Untersuchung der Nichtlinearität ................................................................................. 61
4.1.3 Untersuchung der Nichtlinearitäts-Ursache .................................................................62
4.1.4 Zusäzlicher Strom (Zufluss-Strom) ...............................................................................69
4.2 Doppelsignal-Inverter Ringoszillator (DSI-RO) ................................................................ 72
4.3 gepufferter Einsignal-Inverter Ringoszillator (gePuESI-RO)............................................. 85
4.3.3 Schaltungsverhalten ..................................................................................................... 88
5 Schaltungsvergleich .................................................................................................. 101
5.1 DSI-und ESI-Ringoszillatoren ........................................................................................ 103
5.2 gePuESI- und ESI-Ringoszillator ................................................................................... 104
6 Optimierter Ringoszillator ....................................................................................... 106
6.1 Schaltungsentwurf .......................................................................................................... 106
6.2 Untersuchung der Nichtlinearität .................................................................................... 107
6.3 Untersuchung der Nichtlinearitäts-Ursache ..................................................................... 108

6.4 Simulationsergebnisse .................................................................................................... 110
6.5 Untersuchung des Zufluss-Stroms .................................................................................. 112
7 Zusammenfassung .................................................................................................... 116
8 Literatur .................................................................................................................... 118
A-1 Matlab-Codes der Nichtlinearitäts-Kriterien .......................................................... 120
A-2 Nichtlinearitäts-Kennlinien der 4 untersuchten Ringoszillatoren .......................... 123

1 Einleitung
Die Entwicklungstendenz bei integrierten Schaltungen geht Richtung Verkleinerung der

Transistoren und Reduzierung der Versorgungsspannung, jedoch erfüllen die analogen
Schaltungen nicht alle Erwartungen.
Zum Beispiel: eine niedrige Versorgungs-Spannung führt zu einem kleineren Signalhub.

Infolgedessen reduziert sich der Signal-Rauschabstand. Dadurch ist es problematisch, einen
preisgünstigen Analog-Digital-Umsetzer mit niedrigem Energiebedarf und hoher Auflösung
zu entwerfen.
Ein ringoszillator-basierter ADC ist eine gute Lösung für dieses Problem. Bei einem Ring-
oszillator kann die Erhöhung der ADC-Auflösung durch ein mehrphasiges Signal erreicht
werden. Da der Ringoszillator im Zeitbereich arbeitet, ist er für die Signalverarbeitung gut
geeignet [3].
Ringoszillatoren sind spannungsgesteuerte Oszillatoren (VCO), deren Ausgangsfrequenz mit

einer analogen Eingangs-Spannung oder -Strom gesteuert wird. Diese Schaltung wird in oszi-
llatorbasierten ADCs und vorwiegend in Phase-Locked-Loops (PLL) verwendet.
Das Linearitätsverhalten zwischen dem Steuersignal und der Ausgangsfrequenz des Ring-
Oszillators ist nötig, um die Linearität bzw. die Leistungseffizienz (FOM) eines oszillator-
basierten ADCs nicht negativ zu beeinflussen oder auch um die Verstärkung, Bandbreite und
Stabilität eines PLLs möglichst konstant zu erhalten.
Außer Ringoszillatoren werden LC- und Relaxations-Oszillatoren abhängig von ihren Eigen-
schaften in verschiedenen Anwendungsbereichen benutzt.
Relaxations-Oszillatoren haben eine höhere Linearität im Vergleich zu Ringoszillatoren.

Deshalb werden sie bei verschiedenen Messanwendungen verwendet. Aber der Nachteil von
Relaxations-Oszillatoren ist jedoch die kleinere Signalbandbreite aufgrund ihrer geringeren
Ausgangsfrequenz [3].
LC-Oszillatoren haben im Vergleich zu Ringoszillatoren ein geringeres Phasenrauschen. Aber

aufgrund ihrer integrierten Spulen benötigen sie einen höheren Flächenbedarf. Als zweiten
Nachteil weisen sie eine geringere Tuning-Range auf [3].
Bis jetzt wurde die Nichtlinearität des VCOs durch verschiedene Techniken kompensiert, z.B.
wie eine Rückkopplung des Ausgangssignals auf das Eingangssignal.
Aber sie haben zwei Nachteile. Zu einem werden zusätzliche Schaltungen nötig, die mehr
Chip-Fläche erfordern.
Zum anderen wird entsprechend der zusätzlichen Schaltungen mehr Strom bzw. Leistung-
aufgenommen.
Infolgedessen verschlechtert sich die Gütezahl „FOM“ des ADCs.

Deshalb ist die Entwicklung eines Ringoszillators mit hoher Linearität ein wichtiges Ziel.
Die Ringoszillatoren bestehen aus einer geschlossenen Kette der in Reihe geschalteten
Inverter, deren Verzögerungszeit von der Umladung der Lastkapazität jedes Inverters
verursacht wird.
Somit hängt die Verzögerungszeit von der Lastkapazität, dem Umladestrom und dem
Spannungshub der Lastkapazität bei der Auf- bzw. Entladung ab.
Die Lastkapazität und deren Spannungshub sind aufgrund der konstanten Versorgungs-
Spannung ebenfalls konstant.
Daher kann die Verzögerungszeit durch die Veränderung des Versorgungsstroms variiert
werden. Da die Oszillatorfrequenz mit der inversen Verzögerungszeit proportional ist, hat sie
einen linearen Zusammenhang mit dem Versorgungsstrom [3].
Die Erfindung von Matthias Völker und Harald Neubauer (Fraunhofer IIS) [2] hat diese
Eigenschaft für die Linearität des Ringoszillators genutzt, wobei der Versorgungsstrom mit
Hilfe einer Regelschleife der Steuergröße angeglichen wird.
Somit wird ein linearer Zusammenhang zwischen der Ringoszillator-Frequenz und der
Steuergröße erreicht.
Die vorliegende Arbeit beschäftigt sich mit der Analyse und Verbesserung der Linearität der
Ringoszillatoren, in der der lineare Zusammenhang zwischen dem Versorgungsstrom und der
Oszillatorfrequenz untersucht und analysiert wird.
Zu Beginn wird die Nichtlinearität der bereits entworfenen hochlinearen Ringoszillatoren von
Matthias Völker untersucht.
Die untersuchten Ringoszillatoren beinhalten 11 Element CMOS-Inverter, die in einer 180 nm

CMOS Technologie implementiert wurden, werden mit einer Spannung von 1,8 V versorgt.
Um die Nichtlinearität der Ringoszillatoren zu untersuchen und miteinander zu vergleichen,

werden verschiedene Kriterien definiert.
Ein einfacher Ringoszillator und zwei weitere mit besserer Linearität werden ausgewählt, um
ihre Nichtlinearitäts-Ursachen durch eine Schaltungs-Analyse zu ergründen.
Anschließend wird ihre Nichtlinearität miteinander verglichen.
Zum Schluss wird ein neuer Ringoszillator entworfen, der eine niedrigere Nichtlinearität im
Vergleich zu den untersuchten Oszillatoren hat.
Die vorliegende Arbeit ist in 8 Kapitel und 2 Anhänge unterteilt.
Nach einem einführenden Überblick in diesem Abschnitt (Kapitel 1) führt das Kapitel 2 in die
Thematik ein und diskutiert die notwendigen Grundlagen der Oszillatoren, Ringoszillatoren,
Verzögerungselemente eines Ringoszillators, deren Schaltungsverhalten und oszillatorbasierte
ADCs, welche im weiteren Verlauf dieser Arbeit zur Anwendung kommen.

Kapitel 3 erläutert die definierten Kriterien in dieser Arbeit, um die Nichtlinearität der
Ringoszillatoren zu beurteilen und miteinander zu vergleichen.
Kapitel 4 stellt einen einfachen Ringoszillator und zwei bereits entworfene hochlineare
Ringoszillatoren vor. Die Nichtlinearität jeder Schaltung wird untersucht und die
Nichtlinearitäts-Ursache durch ihr Schaltungsverhalten analysiert.
In Kapitel 5 werden die untersuchten Ringoszillatoren miteinander verglichen und deren

Eigenschaften für die Linearität berücksichtigt.
Kapitel 6 stellt den Entwurf eines neuen Ringoszillators vor. Seine Nichtlinearität und das
Schaltungsverhalten werden im Vergleich zu untersuchten Ringoszillatoren untersucht und
analysiert.
Kapitel 7 enthält die Zusammenfassung dieser Forschungsarbeit.
Kapitel 8 stellt die Literatur vor, auf die in den entsprechenden Abschnitten verwiesen wird.
Im Anhang A befinden sich die Matlab-Codes der definierten Nichtlinearitäts-Kriterien und

die Ergebnisse der untersuchten Ringoszillatoren.

2 Stand der Technik
2.1 Grundlagen der Oszillatoren
Oszillator ist eine Schaltung, die ein periodisches Signal (z.B. Sinus-, Sägezahn-, Trapez-
1
oder Rechteck-Form) mit einer Periodendauer „ T “ bzw. Frequenz f = wie im Bild 2-1
T
erzeugt.
Bild 2-1 ein periodisches Signal in Sinus-, Sägezahn- oder Rechteckform
Oszillatoren sind wichtige Bausteine in analogen und digitalen Schaltungen. Sie werden zum
Beispiel in Phase-Locked-Loops (PLL) für die System-Synchronisation verwendet.
2.1.1 Schwingungsbedingung eines Oszillators
Um ein Signal ungedämpft und periodisch zu erzeugen, benötigt die Oszillatorschaltung einen
Verstärker und die Rückkopplung des Ausgangssignals zum Eingangssignal. Das Bild 2-2
stellt eine lineare Struktur eines Oszillators dar.
Bild 2-2 lineare Struktur des Oszillators

Nach Nyquist1-Kriterium ist ein Verstärker mit Rückkopplung instabil bzw. oszilliert, wenn
die Pole in der rechten Hälfte der s-Ebene oder auf die jw -Achse liegen.
Die Pole in der rechten Halbebene weisen ein oszilliertes System mit stetig ansteigenden
Amplituden auf. Aber wenn ein Polpaar genau auf der jw -Achse liegt, oszilliert das System
mit ungedämpfter und konstanter Amplitude [5][26].
Um die Stabilität des Oszillators mathematisch zu untersuchen, wurde zuerst die Schaltung in
üblicher Weise mit einem Eingangssignal Vin (s ) betrachtet, obwohl der Oszillator kein Ein-
gangssignal aufweist. Die Übertragungsfunktionen des Verstärkers und der Rückkopplung in
Bezug auf die Laplace-Transformation werden wie im Bild 2-3 mit H(s) und G(s) bezeichnet
[24][26].
Bild 2-3 lineare Struktur des Oszillators mit Eingangssignal
Die Summe der Eingangs- und rückgekoppelten Ausgangs-Signale wird um H(s) verstärkt:
Vout ( s ) = H (s ) .(Vin (s ) + G ( s ).Vout (s )) (2-1)
Aus der Übertragungsfunktion des gesamten Systems - sogenannte Schleifenverstärkung -

ergibt sich die folgende Gleichung:
Vout ( s ) H (s )
= (2-2)
Vin ( s ) 1 - H ( s ) .G ( s )
Ist die Schleifenverstärkung unendlich groß bzw. hat sie reelle Pole bei einer bestimmten
Frequenz, kann das Ausgangssignal Vout (s ) für ein unendlich kleines Eingangssignal erhalten
werden.
Darauf basiert das Barkhausen-Kriterium2, das die grundlegenden Bedingungen der Schwin-
gung und der Stabilität eines Oszillators bestimmt.
1
) Harry Nyquist (1889-1976 geb. in Schweden) war ein amerikanischer Physiker.

Nach Barkhausen-Kriterium wird die Schleifenverstärkung zur stabilen Schwingung angeregt,

wenn die folgende Gleichung bzw. der Nenner der Schleifenverstärkung gleich null ist
[24][26]:
1 - H ( jw ) G ( jw ) = 0 (2-4)
Daher unterteilt sich das Kriterium in zwei Bedingungen:
a) das Produkt der Amplitude ist genau eins:
| H ( jw ) | . | G ( jw ) |= 1 (2-5)
b) die Phasenverschiebung muss gleich null sein oder ein ganzzahliges Vielfaches von
360° aufweisen:
Ð | H ( jw ) | . | G ( jw ) |= 2np (2-6)
2.2 Spannungsgesteuerter Oszillator (VCO)
Viele technische Anwendungen erfordern, dass die erzeugte Frequenz eines Oszillators von
einem Eingangssignal wie Spannung eingesteuert werden kann. Man bezeichnet diese als
„Voltage Controlled Oszillator“, abgekürzt VCO, was auf Deutsch - spannungsgesteuerter
Oszillator - bedeutet.
Ein idealer spannungsgesteuerter Oszillator ist eine Schaltung, deren erzeugte Ausgangs-
Frequenz f out zur Steuerspannung Vctr linear ist [12].
Das lineare Verhältnis zwischen der Ausgangsfrequenz und der Steuerspannung ist im Bild 2-
4 dargestellt und dafür gilt die folgende Gleichung:
f out = f 0 + K VCO Vctr (2-7)
Die Anfangsfrequenz bei einer Steuerspannung von null Volt ist mit f 0 gekennzeichnet.
2
) Heinrich Georg Barkhausen (1881-1956) war ein deutscher Physiker.

Bild 2-4 Das lineare Verhältnis zwischen der Steuerspannung und Ausgangsfrequenz eines VCOs
Mit K VCO wird die Verstärkung bzw. Steilheit eines VCOs bezeichnet:
f 2 - f1 ¶f out
K VCO = = (2-8)
V2 - V1 ¶Vctr
Ein idealer Oszillator hat eine konstante Steilheit. Ist K VCO nicht konstant, ist die Ausgangs-
frequenz nicht linear zur Steuerspannung bzw. verhält sich der Oszillator nicht linear.
Infolgedessen werden die gewollten Eigenschaften des gesamten Systems wie beim PLL, in
dem der VCO integriert ist, degeneriert.
Abhängig von Anwendungsbereichen gibt es zwei wichtige Kennwerte, die beim Entwurf
eines spannungsgesteuerten Oszillators zu beachten sind:
1) großer Frequenzbereich
2) hohe Linearität
Entsprechend der frequenzbestimmenden Bauelemente werden Oszillatoren klassifiziert. Für

die integrierten Schaltungen in der Hochfrequenztechnik werden oft LC-Oszillatoren
verwendet, deren Struktur und Funktion im nächsten Abschnitt erläutert wird.
2.3 LC-Oszillator
Ein LC-Oszillator beinhaltet zwei Teile:
1) einen LC-Tank als Resonator und

2) eine aktive Schaltung,
die eine geschlossene Schleife wie im Bild 2-5 bilden [12][22][24].

Bild 2-5 Funktionsmodell eines LC-Oszillators
Der Tank besteht aus zwei passiven elektrischen Bauelementen: einer Induktivität und einem
Kondensator, die parallel zueinander geschaltet sind.
Die Induktivität besitzt wegen ihrer Struktur einen Widerstand Rs, die man sich in Reihe mit
der Spule wie im Bild 2-6 vorstellen kann. Der Widerstand des Kondensators ist im Vergleich
gering und vernachlässigbar.
Bild 2-6 LC-Tank
Der LC-Tank kann nicht für eine unbegrenzte Zeit oszillieren, weil ein Teil der gespeicherten
Energie, die für die Schwingfähigkeit des Tanks benötigt wird, bei jedem Zyklus vom Wider-
stand des Resonators umgewandelt wird.
Um die Energie wieder zu ersetzen, wird zuerst der Wert dieses Resonator-Widerstandes Rp
benötigt.
Daher kann der LC-Tank wie im Bild 2-7 aus drei parallel-geschalteten neuen Bauelementen,
Induktivität Lp, Kapazität Cp und Widerstand Rp dargestellt werden.

Bild 2-7 konvertierte Schaltung aus dem LC-Tank Bild 2-6
Damit das System oszilliert, muss die aktive Schaltung wie im Bild 2-8 einen negativen
Widerstand, dessen Betrag mit dem Widerstand des LC-Tankes (Rp) gleich ist, aufweisen:
1 1
Gm = =- (2-9)
Rm Rp
Somit wird die Resistenz des Resonators kompensiert bzw. die umgesetzte Energie wird
durch die aktive Schaltung ergänzt.
Bild 2-8 LC-Tank mit einem negativen Widerstand Rm bzw. einer aktiven Schaltung
LC-Oszillatoren haben im Vergleich zu Ringoszillatoren ein geringeres Phasenrauschen. Aber

aufgrund ihrer integrierten Spulen benötigen sie einen höheren Flächenbedarf. Sie weisen eine
sehr geringere Tuning-Range auf.
2.4 Ringoszillator
Ein Ringoszillator besteht aus mehreren Verstärker-Stufen sogenannte Verzögerungs-

elemente, die in Reihe geschaltet sind. Der Ausgang des letzten Verstärkers wird auf den

Eingang des ersten rückgekoppelt und dabei bilden alle bestehenden Elemente eine gesch-
lossene Schleife bzw. einen Ring.
Im Bild 2-9 ist einen Ringoszillator mit N Verzögerungselementen dargestellt.
Bild 2-9 ein Ringoszillator mit N Verzögerungselementen
Bild 2-10 zeigt einen einfachen Ringoszillator, dessen Inverter jeweils mit einem Eingangs-
signal umgeschaltet werden. Deshalb werden diese Oszillatoren in dieser Arbeit Einsignal-
Inverter Ringoszillator genannt.
Bild 2-10 ein einfacher Einsignal-Inverter Ringoszillator
Die Verzögerungselemente sind CMOS-Inverter, die jeweils die Phase des Eingangssignals
vom Gate bis zum Ausgang (Drain) um 180° verschieben. Daher ist die Rückkopplung bei
ungerader Anzahl von Elementen negativ.

2.4.1 Verzögerungselemente
Um Ringoszillatoren besser zu betrachten, werden in nächsten Abschnitten die wichtigsten

Begriffe, Bauelemente und Prinzipien eines CMOS-Inverters behandelt [1][4][6][9][23].
2.4.1.1 MOS-Transistoren
Ein MOS-Transistor, der aus den englischen Wort Metall-Oxid-Semiconductor abgekürzt

wurde, basiert auf den Feldeffekttransistoren mit einem isolierten Gate-Anschluss.
Diese Transistoren werden in zwei grundlegenden Typen eingeteilt: NMOS und PMOS-
Transistoren.
Die Struktur eines NMOS-Transistors ist im Bild 2-11 dargestellt. Er besteht aus einem
schwachen p-dotierten Silizium als Grundmaterial, das als Substrat bezeichnet wird, und zwei
stark n-dotierten Gebieten im oberen Teil des Substrats, die die Drain- und Source-Elektrode
bilden.
Eine Eingangsspannung am Gate-Anschluss, das den gesamten Kanalbereich zwischen dem

Drain und Source überdeckt und mit einer dünnen Isolierschicht von der npn-Struktur
abgetrennt ist, steuert den Transistor[1][6][23].
Bild 2-11 npn-Struktur eines NMOS-Transistors
Der Transistor beinhaltet eine Schwellspannung U Tn , die von der Flachbandspannung F FB ,

Source-Substrat-Spannung U SB , Substratdotierung N Sub und anderen Technologieparameter
abhängig ist [1].

Die Schwellspannung kann wie folgt definiert werden [1]:
U T = U T 0 + g ( U SB + 2 | 2F F | - 2 | 2F F | ) (2-10)
wobei U T 0 die Schwellspannung für U SB = 0 V und F F das Fermipotential, g den Substrat-

steuerfaktor beschreiben:
kT n
FF = ln( i ) (2-11)
q N sub
1
g = 2e Si e 0 qN Sub (2-12)
c ox
Der PMOS-Transistor hat die umgekehrte Polaritäten bzw. eine pnp-Struktur mit einer
Schwellspannung U Tp .
Ist die Schwellspannung für einen NMOS-Transistor positiv bzw. für einen PMOS-Transistor
negativ, wird der Transistor für eine Gate-Source Spannung von null Volt gesperrt. Diese
Transistoren gehören zu Anreicherungs-Transistorentypen.
Deren Stromgleichung für die Trioden- und Sättigungs-Arbeitsbereiche werden wie folgt
definiert [1]:
a) Trioden-Bereich:
- für den NMOS-Transistor, wenn 0 < U DSn < (U GSn - U Tn ) :
2
V
I Dn _ Tr = b n [(U GSn - U Tn ) .U DSn - DSn ] (2-13)
2
- für den PMOS-Transistor, wenn (U GSp - U Tp ) < U DSp < 0 :
2
VDSp
I Dp _ Tr = - b p [(U GSp - U Tp ) .U DSp - ] (2-14)
2
b) Sättigungsbereich
- für den NMOS-Transistor, wenn 0 < (U GSn - U Tn ) < U DSn :
bn
I Dn _ Sat = [(U GSn - U Tn ) 2 (2-15)
2
- für den PMOS-Transistor, wenn U DSp < (U GSp - U Tp ) < 0 :

bp
I Dp _ Sat = - (U GSp - U Tp ) 2 (2-16)
2
Der Verstärkungsfaktor der Stromgleichungen wurde mit b n bzw. b p bezeichnet, der von der
Transistor-Dimensionierung und vom Herstellungsprozess abhängig ist.
Er fasst den folgenden Term zusammen:
W
b n, p = m n , p .C OX
'
(2-17)
L
In dieser Gleichung beschreibt m n, p die Beweglichkeit der Elektronen bzw. Löcher, COX
'
die
flächenspezifische Oxidkapazität, W die Breite und L die Länge des Transistors.
Aus der Gleichung 2-10 verursacht die Source-Substrat-Spannung eine Schwellspannungs-

Verschiebung, die Substratsteuerung oder „Body-Effekt“ genannt wird.
Dieser Effekt reduziert den Drain-Strom des Transistors.
Um die Substratsteuerung zu verhindern, wurden in dieser Arbeit die Substrat-Anschlüsse der

PMOS- an der Versorgungsspannung und NMOS-Transistoren auf Masse angeschlossen.
2.4.1.2 CMOS-Inverter
Ein CMOS-Inverter umfasst zwei in Serie geschaltete NMOS- und PMOS-Transistoren wie
im Bild 2-12.
Die beiden Transistoren stehen über ihre Drain-Elektroden in Kontakt und steuern das
Ausgangssignal Z. Ihre Gates sind mit einander verbunden und werden von einem
Eingangssignal A gesteuert.
An die Source-Elektrode des PMOS-Transistors wird die Versorgungsspannung Vdd , die in

dieser Arbeit 1,8 V beträgt, angelegt.
Der Source-Anschluss des n-Kanal-Transistors liegt auf Masse ( VSS ).

Bild 2-12 Struktur eines CMOS-Inverters
2.4.1.3 Schaltungsverhalten eines CMOS-Inverters
Die logischen Eingangs- und Ausgangs-Signale entsprechen der Versorgungsspannung bzw.

der Masse und werden in dieser Arbeit mit Vdd bzw. VSS gekennzeichnet.
Wie im Bild 2-13a legt man den Eingang auf Masse, leitet der PMOS-Transistor während der
NMOS-Transistor gesperrt wird.
Von der Versorgungsspannung fließt ein Strom I Vdd über PMOS-Transistor, die in dieser
Arbeit Versorgungsstrom genannt wird. Da der NMOS-Transistor gesperrt ist, wird die Last-
kapazität C L aufgeladen, bis die Ausgangsspannung den Maximalwert Vdd erreicht.
Damit wird das Signal von VSS auf Vdd am Ausgang invertiert. Deshalb wird der Bereich, in
dem sich der PMOS-Transistor befindet, „Pull-Up“-Netzwerk genannt, da er die Ausgangs-
spannung von der niedrigsten ( VSS ) auf die höchste Spannung ( Vdd ) erhebt.
Bei einem Vdd -Eingangssignal ist der NMOS-Transistor leitend, gleichzeitig wird der PMOS-
Transistor ausgeschaltet. Daher fließt kein Strom mehr von der Versorgungsspannung über
PMOS, sondern da die Source-Elektrode des NMOS-Transistors auf Masse ( VSS ) bzw. an der
niedrigsten Spannung von 0 V liegt, wird die Lastkapazität entladen.
Damit wird das Eingangssignal von Vdd auf VSS am Ausgang invertiert wie im Bild 2-13b.
Der Bereich, wo sich der NMOS-Transistor befindet, wird „Pull-Down“-Bereich genannt, da
er die Ausgangsspannung von der höchsten ( Vdd ) auf die niedrigste Spannung ( VSS ) absenkt.

Bild 2-13 Schaltungsverhalten eines CMOS-Inverters bei einem a) Vss- b) Vdd- Eingangssignal
2.4.1.4 Kurzschluss-Strom
Die Inverter-Schaltvorgänge eines Ringoszillators sind von der Auf- und Entladungszeit der
Lastkapazität der Verzögerungselemente abhängig. Ihre Dauer wird mit Anstiegszeit „ t LH “
und Abfallzeit „ t HL “ im Bild 2-14 bezeichnet, die zwischen 10% und 90% des steigenden
bzw. fallenden Flankenverlaufs des Eingangs- oder Ausgangssignals definiert sind [1].
Bild 2-14 Signalverlauf eines Eingangssignals

Bei steigendem Eingangssignal von null Volt ( VSS ) auf Vdd ist zuerst der PMOS-Transistor
noch aktiv. Sobald die Schwellspannung des NMOS-Transistors U Tn überschritten ist, wird
der N-MOSFET eingeschaltet, während der PMOS-Transistor noch leitend ist.
Deshalb fließt ein Strom sogenannter Kurzschluss-Strom vom „Pull-Up“ in den „Pull-Down“
Bereich.
Ist die Schwellspannung des PMOS-Transistors U Tp überschritten, wird der Transistor ausge-
schaltet und daher fließt kein Kurzschluss-Strom mehr.
Im Bild 2-15 ist dieser Schaltvorgang dargestellt. Die beiden Transistoren sind zwischen dem
Zeitpunkt t1 und t 2 leitend und es fließt in diesem Zeitbereich ein Kurzschluss-Strom I sc .
Beim fallenden Eingangssignal von Vdd auf VSS ist zu Beginn der NMOS-Transistor noch
leitend.
Sobald die Schwellspannung des PMOS-Transistors U Tp unterschritten wird, beginnt dieser

Transistor zu leiten, während der NMOS-Transistor noch aktiv ist.
Ein Teil des Versorgungsstroms I Vdd , der vom Pull-Up in die Lastkapazität fließt, wird als
Kurzschluss-Strom vom NMOS-Transistor in den „Pull-Down“-Bereich geleitet [1][20][21].
Im Bild 2-15 sind die beiden Transistoren zwischen dem Zeitpunkt t 3 und t 4 leitend und es
fließt in diesem Zeitraum ein Kurzschluss-Strom I sc .
Bild 2-15 Eingangsignal und der Kurzschluss-Ströme eines MOS-Transistors

Im Abschnitt „Linearitäts-Kriterium“ wird das Problem des Kurzschluss-Stroms im

Zusammenhang mit der Linearität der Ringoszillatoren genauer erklärt.
2.4.2 Schwingbedingungen der Ringoszillatoren
Das Ausgangssignal eines CMOS-Inverters hat eine Phasenverschiebung von 180° zum
Eingangssignal an dessen Gate-Elektrode. Daher ist die Rückkopplung negativ.
Die erläuterte Schwingbedingung gilt für einen Oszillator mit einem Verstärker und positiver
Rückkopplung.
Um die Stabilitätsbedingungen der Ringoszillatoren, die negative Rückkopplung haben, nach

dem Barkhausen-Kriterium mathematisch zu untersuchen, wird die Schaltung wie im Bild
2-16 mit einem Eingangssignal Vin (s ) vorgesehen, obwohl der Oszillator ohne Eingangs-
signal oszilliert [12].
Bild 2-16 ein lineares Modell der Ringoszillatoren
Das Signal wird von einem Verstärker ungedämpft aufrecht erhalten.
Die Übertragungs-Funktion H(s) des Verstärkers ist das Produkt der Übertragungsfunktionen
aller Verzögerungselemente des Ringoszillators [12]:
H ( s ) = H 1 (s ).H 2 (s )....H N (s ) (2-18)
Durch den Verstärker wird das Eingangssignal und sowohl das negative Rückgekoppelte
Ausgangssignal verstärkt:
Vout ( s ) = H ( s ) .(Vin ( s ) - Vout ( s )) (2-19)
Die Übertragungsfunktion des Systems bzw. die Schleifenverstärker-Faktor ergibt sich aus
der folgenden Gleichung:
Vout ( s ) H ( s)
= (2-20)
Vin ( s ) 1 + H ( s )

Da das Eingangssignal unendlich klein ist, muss entsprechend der Nenner „1+H(s)“ null sein,
um Ausgangssignal ungedämpft zu bleiben.
Nach Barkhausen-Kriterium wird die Schleifenverstärkung zur stabilen Schwingung angeregt,

wenn die folgenden Bedingungen erfüllt werden:
a) die Amplitude des Verstärker-Faktors muss gleich eins:
| H ( jw ) |= 1 (2-21)
b) und die Phasenverschiebung des Verstärkers genau 180° sein:
Ð | H ( jw ) | = 180° (2-22)
Eine Schaltung, die nur aus einem rückgekoppelten Verstärker besteht, kann nicht oszillieren.
Zwei in Reihe geschaltete und rückgekoppelte Inverter führen zu einem stabilen Zustand. Im
Bild 2-17 ist diese Schaltung dargestellt.
Wenn der NMOS-Transistor des ersten Inverters “N1“ aufgrund des Null- bzw. VSS -
Eingangssignals gesperrt ist, hat der Inverter ein Ausgangspotential von Vdd , das den NMOS-
Transistor des folgenden Inverters „N2“ einschaltet.
Infolgedessen wird der Ausgang des zweiten Inverters „Z2“, der zum Eingang des ersten
Inverters rückgekoppelt ist, auf VSS absinken. Dieses Schaltungsverhalten wird ständig
wiederholt und verhindert dabei zu oszillieren [12].
Bild 2-17 zwei in Reihe geschaltete Inverter mit Rückkopplung

Daher kann ein Ringoszillator mit einer ungeraden Anzahl der Inverter (minimal 3 Inverter)
oszillieren, wenn die Phaseverschiebung nach Barkhausen-Kriterium 180° und die Amplitude
des Schleifeverstärkers - eins - aufweisen.
2.4.3 Verzögerungszeit eines Ringoszillator-Inverters
Die Inverter eines Ringoszillators sind gleich und haben jeweils eine Verzögerung von ∆t, die
sich aus dem Zeitabstand zwischen der Ein- und Ausgangssignale bei 50% ihrer Spannung
wie im Bild 2-18 ergibt, wobei die Aufladungs- bzw. Entladungszeit der Lastkapazität jedes
Elements entspricht [1].
Bild 2-18 Signalverlauf von Ein- und Ausgangssignale eines Ringoszillators
Wenn die fallenden und steigenden Flanken nicht gleich sind, ergibt sich die Verzögerung aus
dem Mittelwert t pLH und t pHL :
t pHL + t pHL
tp = (2-23a)
2
Die Zeit für die Aufladung der Lastkapazität von 0 V auf die Hälfte der Versorgungsspannung
V
bzw. für die Entladung von Vdd auf dd ist gleich der Verzögerungszeit [1]:
2

t HL t LH
tp = = (2-23b)
2 2
Wenn der Inverter nicht symmetrisch ist, ergibt sich die Verzögerungszeit aus dem Mittelwert
der Hälfte der Abfall- und Anstiegzeit:
t HL + t HL
tp = (2-23c)
4
Sie kann aus dem Entladevorgang der Lastkapazität berechnet werden, in dem der NMOS-
Transistor leitet und der PMOS-Transistor gesperrt ist.
dQ dU dU
DQc = C L DU Þ = CL Þ dt = C L (2-24)
dt dt i (t )
Die Ladung der Lastkapazität ist in der oberen Gleichung mit Q bezeichnet. Die zeitliche
Änderung der Ladung entspricht dem Strom, der von der Lastkapazität über „Pull Down“-
Pfad zur Masse geleitet wird.
Die Verzögerungszeit des Inverters bzw. die Entladungszeit der Lastkapazität von Vdd auf
Vdd
kann wie folgt berechnet werden:
2
tp Vdd / 2
dU
t p = ò dt = ò CL (2-25)
0 Vdd
i (t )
2.4.4 Frequenz eines Ringoszillators
Eine Signalverzögerung - vom Eingang des ersten Elements des Ringoszillators bis zum
T
Ausgang des letzten Elements – beschreibt die halbe Periodendauer des Ausgangssignals,
2
die von der gesamten Auf- und Entladungszeit der Lastkapazitäten aller N Inverter abhängt.
Die Periode und Frequenz eines Ringoszillators mit N Verzögerungselemente werden wie
folgt definiert:
TVCO = 2 NDt (2-26)
1
f VCO = (2-27)
2 NDt

2.4.5 Dynamische Verlustleistung
Die logische Zustandsänderung des Ausgangs eines Inverters wird von der Aufladung und
Entladung der Lastkapazität gesteuert. Eine dynamische Verlustleistung wird dafür auf-
genommen.
Während einer Signalperiode „T“ eines Ringoszillators, werden die PMOS- und NMOS-
Transistoren jeweils einmal eingeschaltet. Entsprechend wird die Lastkapazität vom
Versorgungsstrom I Vdd auf Vdd aufgeladen bzw. auf VSS entladen.
Der Mittelwert des Versorgungsstroms bzw. aufgenommenen Stroms I Vdd jedes Inverters des
Ringoszillators für eine Periodendauer (T) wird wie folgt definiert:
QC 2 N .Vdd .C L
I vdd = = (2-28)
Dt TVCO
Der Mittelwert der dynamischen Verlustleitung bzw. Aufnahmeleistung ergibt sich nach der
oberen Beschreibung:
2 N . C L .Vdd2
Pdyn = I vdd .Vdd = = f VCO .2 N . C L .Vdd2 (2-29)
TVCO
2.4.6 Linearitäts-Kriterium
Da in der oben definierten dynamischen Verlustleistung die Lastkapazität C L , die Anzahl der
Verzögerungselemente N, und die Versorgungsspannung Vdd konstant sind, ist die Oszillator-
Frequenz f VCO proportional bzw. linear zum Versorgungsstrom I vdd :
I vdd .V dd = f VCO .2 N .C L .V dd2 Þ I vdd = f VCO .( 2 N .C L .Vdd ) (2-30)
Wie in der Einleitung (Kapitel 1) erläutert, hat die Erfindung von Matthias Völker und Harald
Neubauer (Fraunhofer IIS) [2] diese Eigenschaft für die Linearität des Ringoszillators genutzt,
wobei der Versorgungsstrom mit Hilfe einer Regelschleife der Steuergröße angeglichen wird,
wie im Bild 2-19.

Bild 2-19 ein Modell über die Erfindung [2] [(Linearitäts-Zusammenhang eines Ringoszillators)
Gemäß der Erfindung [2] und der Gleichung 2-30 kann der lineare Zusammenhang zwischen
der Frequenz und dem Versorgungsstrom wie folgt definiert werden:
f VCO ~ I vdd (2-31)
Dies ist die Linearitätsbedingung des Ringoszillators dieser Arbeit. Aus der Gleichung der
Auf- bzw. Entladungszeit der Lastkapazität:
C L DU
Dt = (2-32)
I Vdd
kann das lineare Verhältnis zwischen der Ausgangsfrequenz und dem aufgenommenen Strom
bzw. Versorgungsstrom auch abgeleitet werden:
1 I Vdd
f VCO = Þ f VCO = Þ (2-33)
2 ND t 2 N .C L .DU
fVCO .(2 N .CL .DU ) = IVdd Þ fVCO ~ IVdd
Während der Umschaltung jedes Inverters sind beide NMOS- und PMOS-Transistoren aktiv
und leiten gleichzeitig Strom. Wie im Abschnitt 2.4.1.4 (Kurzschluss-Strom) beschrieben,
fließt ein Kurzschluss-Strom in den „Pull Up“ bzw. „Pull-Down“-Bereich, der gesperrt sein
sollte.
Wenn ein Teil des Versorgungsstrom I vdd bei der Aufladung der Lastkapazität als Kurz-
schluss-Strom I SC mittels des NMOS-Transistors in den „Pull-Down“-Pfad einfließt, ist die
Signalfrequenz f nicht mehr proportional bzw. nicht linear zum Versorgungsstrom I vdd .

f ~ ( I vdd - I SC ) (2-34)
Aus dieser Sicht wird die Linearität der Ringoszillatoren in dieser Arbeit untersucht.
Um Linearität zu erreichen, muss der Kurzschluss-Strom I SC verhindert oder zumindest

verkleinert werden.
Die bisher entwickelten wichtigsten Methoden, um die Nichtlinearität zu verringern, sind:
1) das Eingangssignal möglichst steil zu erzeugen
2) die frühzeitige Abschaltung des „Pull-Up“- bzw. „Pull-Down“-Pfades während des

Schalt-Vorgang z.B. mit Hilfe zusätzlicher Transistoren im entsprechenden Pfad.
2.4.7 Steuerung der Ausgangsfrequenz
Um Ausgangsfrequenz bzw. Verzögerungszeit eines Ringoszillators zu steuern, wurden

1
verschiedene Methoden mit der Betrachtung der Gleichung f VCO = verwendet [7]:
2 N .Dt
a) Änderung der Anzahl der Verzögerungselemente z.B. mit Hilfe eines digitalen
Multiplexers
b) Änderung der Verzögerungszeit jedes Ringoszillator-Elements
Für die letzte Methode wurden verschiedene Techniken entwickelt. Zwei weit verbreitete
Methoden sind: Shunt-Kapazität und stromarmer VCO (engl. Current-Starved VCO).
2.4.7.1 Shunt-Kapazität
Die „Shunt-Kapazität“-Technik ist im Bild 2-20 dargestellt. Sie besteht aus zwei Transistoren,
von denen M2, der als Kapazität die Ladung aufnimmt, und dem Transistor M1, der mit der
Steuerspannung Vctr die Aufladung und Entladung der M1-Kapazität steuert [8].
Mit dieser Technik wird die Ausgangsfrequenz bzw. die Verzögerungszeit durch das Vari-
C DU
ieren der Lastkapazität nach der Gleichung Dt = L gesteuert.
I Vdd

Bild 2-20 ein Verzögerungselement mit Shunt-Kapazität
Um die Linearität des Ringoszillators nach der Gleichung 2-31 zu untersuchen, wird es be-
nötigt, den Strom im „Pull-Up“- bzw. „Pull-Down“-Pfad zu steuern und sein Verhältnis zur
Frequenz zu betrachten. Daher ist diese Technik für den Zweck dieser Arbeit nicht geeignet.
2.4.7.2 Current-Starved VCO
Die zweite populäre Methode ist der Current-Starved VCO. In jedem Inverter werden zwei
zusätzliche PMOS- und NMOS-Transistoren jeweils im „Pull-Up“ bzw. „Pull-Down“ Bereich
in Reihe zu dem entsprechenden Inverter-Transistor wie im Bild 2-21 geschaltet [6].
Bild 2-21 ein Ringoszillator mit Current-Starved Invertern

Die beiden Transistoren PM0 und NM0, werden von zwei Spannungen V BIAS _ P und V BIAS _ N
gesteuert. Sie sind aufgrund der negativen bzw. positiven Gate-Source-Spannung immer
aktiv.
Für den Transistor PM0 gilt die Gate-Source-Spannung:
V gs _ PM 0 = V BIAS _ P - Vdd < 0 (2-35)
und für den Transistor NM0 folgt:
V gs _ NM 0 = V BIAS _ N - VSS = V BIAS _ N > 0 (2-36)
Bei einem VSS -Eingangssignal wird der PMOS-Transistor PM1 eingeschaltet und infolge-
dessen leitet der Transistor PM0, der sich als Stromquelle verhält, den Strom I DP über den
PM1 in die Lastkapazität, da der „Pull-Down“-Bereich aufgrund des inaktiven NMOS-
Transistors NM1 gesperrt ist, wie im Bild 2-22a.
Somit wird der Strom des „Pull-Up“-Pfades bzw. die Ausgangsfrequenz des Ringoszillators
von der Steuerspannung V BIAS _ P gesteuert.
Im Fall eines Vdd -Eingangssignals wird der NMOS-Transistor NM1 leitend während der
Transistor PM1 gesperrt ist.
Infolgedessen leitet der„Pull-Up“-Bereich keinen Strom mehr. Daher wird die Lastkapazität
über den „Pull-Down“-Pfad entladen.
Da sich der Transistor NM0 als Stromquelle verhält, steuert er den Entladungsstrom.
Somit wird der Strom I DN im „Pull-Down“-Pfad bzw. die Ausgangsfrequenz des Ringoszi-
llators von der Steuerspannung V BIAS _ N gesteuert.
Das Bild 2-22b zeigt dieses Schaltungs-verhalten.

Bild 2-22 Current-Starved Inverter bei aktivem a) Pull-Up- b) Pull-Down-Bereich
2.4.8 Steuerspannungen des Ringoszillators
Wie im vorherigen Abschnitt besprochen, wird der Strom I DP im „Pull-Up“-Pfad bzw. I DN

im „Pull-down“-Pfad von der Spannung V BIAS _ P bzw. V BIAS _ N gesteuert.
Die beiden Steuerspannungen werden von einem Steuerstrom I dc _ Tune mit Hilfe einer Strom-
spiegel-Schaltung bestimmt.
Bild 2-23 zeigt das Schaltbild der verwendeten Stromspiegel-Schaltung in dieser Arbeit.
Bild 2-23 Stromspiegel-Schaltung

Aus einer Stromquelle fließt ein konstanter Referenzstrom I dc _ Tune in die linke Seite der
Schaltung über den NMOS-Transistor M0.
Der Widerstand R0 beträgt 1 mΩ und für die Cadence-Simulation in der Schaltung vor-
gesehen. Deshalb entspricht der Strom I dc _ Tune dem Drain-Source Strom I ds 0 von M0.
Für den Strom I ds 0 gilt:
bn
I dc _ Tune = I ds 0 = (U gs 0 - U Tn ) 2 (2-37)
2
Der Transistor M0 ist ein sogenannter Diode-Conected MOS-Transistor, dessen Drain- und
Gate-Anschlüsse miteinander kurzgeschlossen sind. Daher wird eine konstante Spannung
U gs 0 zwischen seinem Gate und Source erzeugt, die die Gate-Elektrode von M1 steuert.
Die beiden Gate-Source-Spannungen von M0 und M1 sind nach dem zweiten Kirchhoff’-
schen Gesetzt (Maschenregel) gleich:
U gs 0 = U gs1 (2-38)
Da beide Transistoren M0 und M1 gleiche Dimensionen haben und identisch sind, entspricht
der Drain-Strom I ds1 von M1 nach den Gleichungen 2-37 und 2-38 dem Drain-Strom I ds 0 von
M0 bzw. dem Steuerstrom I dc _ Tune .
I ds1 = I dc _ Tune (2-39)
Dies bedeutet, der Transistor M1 den Strom von der linken auf der rechten Seite der
Schaltung spiegelt.
Ein Diode-Conected PMOS-Transistor M2 ist in Reihe mit M1 geschaltet. Da die Gate- und
Source-Anschlüsse kurzgeschlossen sind, sind die Gate-Source- und Drain-Source-Spannung
gleich:
U gs 2 = U ds 2 (2-40)
Die Gate- bzw. Drain-Spannung von M2, die hier als V BIAS _ P bezeichnet ist, entspricht der
Drain-Source Spannung U ds1 von M1.
Wie das Bild 2-22 zeigt, steuert diese Spannung V BIAS _ P den Strom im Pull-Up-Pfad jedes
Inverters bzw. steuert die Ausgangsfrequenz des Ring-oszillators für den Fall, dass der
PMOS-Transistor (PM1) des Inverters aktiv und der NMOS-Transistor (NM1) gesperrt ist.

Aus der Stromgleichung von M2
bp
I ds 2 = (| U gs 2 | - | U Tp |) 2 (2-41)
2
und den Gleichungen 2-39 und 2-40 ergibt sich:
bp
I dc _ Tune = (| U ds 2 | - | U Tp |) 2 (2-42)
2
wobei für die Drain-Source Spannung von M2 gilt:
| U ds 2 |= V dd - V BIAS _ P (2-43)
Aus den Gleichungen 2-42 und 2-43 ergibt sich das Verhältnis zwischen der Steuerspannung
V BIAS _ P und dem Steuerstrom I dc _ Tune :
2 I dc _ Tune
VBIAS _ P = Vdd - | VTp | - (2-44)
bp
Da die Gate- und Drain-Anschlüsse von M0 miteinander kurzgeschlossen sind, entspricht die
Drain-Spannung von M0, die hier als V BIAS _ N bezeichnet ist, der Gate-Source Spannung U gs 0
dieses Transistors.
Aus der Strom-Gleichung 2-37 ergibt sich das Verhältnis zwischen der Steuerspannung
VBIAS _ N und dem Steuerstrom I dc _ Tune wie folgt:
bn
I dc _ Tune = (V BIAS _ N - U Tn ) 2 (2-45)
2
bzw. gilt:
2 I dc _ Tune
VBIAS _ N = U Tn + (2-46)
bn
Die Spannung V BIAS _ N steuert die Stromquelle im „Pull-Down“-Pfad jedes Ringoszillators-

Inverters und infolgedessen auch die Ausgangsfrequenz des Ringoszillators für den Fall, dass
der NMOS-Transistor des Inverters leitend und dessen PMOS-Transistor gesperrt ist.
Bei einer Versorgungsspannung von 1,8 V wird der Steuerstrom für die untersuchten Ring-
oszillator dieser Arbeit, die aus 11 Invertern bestehen, von 1 µA bis zu 160 µA eingegeben.

Entsprechend wird die Steuerspannung VBIAS _ N nach der Gleichung 2-46 von ca. 0,51 V bis zu
ca. 1,76 V ansteigen und V BIAS _ P nach der Gleichung 2-44 von ca. 1,21 V bis zu ca. 0,34 V
absinken.
Das Simulationsergebnis des Verlaufs der beiden Spannungen ist im Bild 2-24 dargestellt.
Bild 2-24 Verlauf der Steuerspannungen VBIAS _ N und V BIAS _ P
2.4.9 Frequenzverlauf
Bei ansteigendem Steuerstrom I dc _ Tune wird in diesem Abschnitt den Verlauf der Oszillator-
Frequenz untersucht.
Wie bereits bei den Current-Starved Invertern dargestellt wurde, wird der PMOS-Transistor
PM0 von der Steuerspannung V BIAS _ P gesteuert und verhält sich bei einem VSS -Eingangs-
signal als Stromquelle.
Das Bild 2-25 stellt dieses Schaltungsverhalten dar.

Bild 2-25 ein Current-Starved Inverter mit Vdd-Eingangssignal
Die Drain-Stromgleichung von PM0 jedes Current-Starved Inverters wird für die
verschiedenen Arbeitsbereichen wie folgt beschrieben:
Trioden-Bereich:
2
U
I DP _ Tr = -b P [(U GS 0 - U Tp ) .U DS 0 - DS 0 ] (2-47)
2
Sättigungsbereich:
bP
I DP = (U GS 0 - U Tp ) 2 (2-48)
2
wobei für die Gate-Source Spannung U GS 0 gilt:
U GS 0 = V dd - V BIAS _ P (2-49)
Wie Simulations-Bild 2-24 und Gleichung 2-47 zeigen, führt steigende Steuerströme I dc _ Tune
zu einer sinkenden Steuerspannung V BIAS _ P und gemäß Gleichung 2-49 zu einer steigender
Gate-Source Spannung U GS 0 .

Infolgedessen erhöht sich der Absolutbetrag des Stroms I DP nach der Stromgleichung 2-48.
Für einen Ringoszillator mit Current-Starved Invertern erhält man die Aufnahme-Leistung für
die Auf- und Entladung der Lastkapazität wie folgt:
Pavg = I DP .Vdd = f VCO .2 N .C L .V dd2 (2-50)
Für den Strom des „Pull-Up“-Pfades ergibt sich:
Þ I DP = fVCO .( 2 N .C L .Vdd ) Þ fVCO ~ I DP (2-51)
Gemäß der oberen Gleichung erhöht sich die Ausgangsfrequenz fVCO bei ansteigendem
Strom I DP .
Das Simulationsergebnis eines der untersuchten Ringoszillator (ESI-Ringoszillator) ist im

Bild 2-26 dargestellt und zeigt den Frequenzverlauf fVCO bei steigendem Steuerstrom I dc _ Tune
von 1 µA bis 160 µA.
Bild 2-26 Frequenzverlauf fVCO

2.5 Oszillatorbasierter ADC
Ein oszillatorbasierter ADC ist ein Analog-Digital-Umsetzter, der auf einen spannungs-
gesteuerten Oszillator (VCO) basiert.
In der Literatur wird diese Schaltung als Frequenz-Delta-Sigma Modulator, auch VCO-
Quantisierer oder in englischer Sprache VCO-based ADC genannt.
Dieser Umsetzer konvertiert ein analoges Eingangssignal in ein digitales Ausgangssignal, das
in zwei Schritten durchgeführt wird:
1) Konvertierung der Spannung zur Frequenz

2) Konvertierung der Frequenz bzw. Zeit zu digital
Diese Architektur basiert auf Zeit und ist auch als zeitbasierter bzw. „Time-based“ ADC
bekannt.
Das Bild 2-27 stellt die einfache Funktion eines VCOs dar. Mit einer Steuerspannung Vctr wird
der VCO gesteuert. Die Frequenz des periodischen Ausgangssignals bestimmt die Ausgangs-
Frequenz f vco des Oszillators.
Bild 2-27 Funktionsmodell des VCOs
Bei einem linearen VCO ist die momentane Ausgangsfrequenz proportional zur Steuer-
spannung:
f vco (t ) = K vco Vctr (t ) (2-52)
Einerseits ergibt sich die Momentanfrequenz aus dem Zusammenhang zwischen Phasen-
winkeldifferenz und Laufzeitdifferenz wie folgt:
dF vco
f vco = (2-53)
2p dt
Deshalb verhält sich ein VCO als ein zeitkontinuierlicher Integrator, der die Steuerspannung
Vctr über die Zeit integriert.
Für die Ausgangsphase des Oszillators gilt:
F vco = ò 2p K vco Vctr (t ).dt (2-54)

Ein oszillatorbasierte ADC beim Einsatz eines Ringoszillators weist digitale Eigenschaften
auf. Während das Ausgangssignal des Ringoszillators zeitkontinuierlich schwankt, schaltet es
zwischen zwei Pegeln, der Versorgungsspannung Vdd und Masse VSS um, die den logischen
Werten „1“ bzw. „0“ entsprechen. Deshalb verhält er sich wie ein digital logisches CMOS-
Gatter.
2.5.1 Architektur
Die allgemeine Struktur oszillatorbasierter ADCs besteht aus einem VCO, einem Zähler und
einem Abtastregister.
Der Oszillator (VCO) erzeugt aus einer analogen Spannung eine steuerbare Ausgangs-
frequenz. Der Zähler quantisiert das Ausgangssignal, in dem die Anzahl der steigenden
Flanken des VCO-Ausgangssignals in jeder Abtastperiode akkumuliert wird.
Am Ende wird die Zahl durch das Register abgetastet und der Zähler mit einem Rücksetz-
Signal auf Null zurückgesetzt. Die abgetastete Zahl ist proportional zur VCO-Ausgangs-
frequenz und infolgedessen proportional zur Steuerspannung [7][16][17].
Bild 2-28 stellt die Struktur und Funktion eines einphasigen oszillatorbasierten ADCs.
Bild 2-28 Struktur und Funktion eines einphasigen oszillatorbasierten ADC
Diese Schaltung hat zwei Nachteile. Zum einem ist die Auflösung des ADC-Wandlers
beschränkt, da nur eine Phase zu Abzählen zu Verfügung steht.
Zum anderen kann die Rücksetz-Funktion (Reset) des Zählers die ADC-Auflösung
verschlechtern. Wenn der Zähler ein Rücksetz-Signal erhält, kann die steigende Flanke des
VCO-Ausgangssignals, das ganz kurz vor dem Reset-Signal auftritt, nicht gezählt werden.

Um die Auflösung zu erweitern wird ein VCO mit mehrphasigen Ausgangssignalen im

System verwendet, wobei die Ringoszillatoren für dieses ADCs gut geeignet sind.
Bild 2-29 zeigt einen 3-phasigen ringoszillatorbasierten A/D-Umsetzer. Der spannungs-

gesteuerte Oszillator besteht aus einem Ringoszillator mit drei Verzögerungselementen
[7][25].
Bild 2-29 Struktur und Funktion eines dreiphasigen ringoszillatorbasierten ADCs
Für eine noch größere Auflösung werden nicht nur steigende Flanken, sondern auch fallende
Flanke gezählt. Trotzdem hat diese Schaltung aufgrund des Rücksetz-Signals auch denselben
Nachteil wie beim einphasigen oszillatorbasierten A/D-Umsetzer.
Das Bild 2-30 zeigt eine andere Struktur der oszillatorbasierten ADCs, in der der Zähler durch
zwei Register und ein XOR-Gatter ersetzt wurde.
Durch die beiden Register und das XOR-Gatter wird die VCO-Ausgangsphase abgetastet und
thermisch codiert.
Mit einem Addierer werden die Zahlen der thermischen Codierung summiert. Das Ergebnis
entspricht dem Ausgangswert des Zählers der letzten beiden Strukturen [7][17].
Die Architektur eines 5-stufigen oszillatorbasierten ADC-Umsetzers wird im Bild 2-30

dargestellt [17].

Bild 2-30 Struktur eines ein-Bit-quantisierten oszillatorbasierten ADCs
Das erste Register quantisiert die Ausgangsphasen jedes Ringoszillator-Inverters „10011“.

Der Quantisierungswert wird beim nächsten Takt ins zweite Register verschoben.
Das XOR-Gatter differenziert den aktuellen quantisierten Wert „10011“ vom vorherigen
„01110“. Das ergibt sich „11101“.
Der Addierer summiert den Wert jedes Bits und das Ergebnis „100“ präsentiert das ADC-
Ausgangssignal, das vom analogen Eingangssignal in digitale Form konvertiert ist.
2.5.2 SNDR
Die Abkürzung SNDR aus dem englischen Begriff „Signal to noise and distortion ratio“
beschreibt das Verhältnis der Nutzsignal- ( PS ) zur Störsignal-Leistung, die aus der Summe
der Rausch- ( PN ) und Verzerrungs-Signalleistung ( PD ) besteht.
Diese Arbeit konzentriert sich auf die Nichtlinearität des Ringoszillators und betrachtet das
gesamte ADC-System ohne Rauschsignal ( PN = 0 ).
Deshalb ergibt sich SNDR wie folgt:
PS P
SNDR dB = 10 log 10 Þ SNDR dB = 10 log 10 S = -THD (2-55)
PN + PD PD

Die gesamte harmonische Verzerrung ist mit THD (total harmonic distortion) bezeichnet und
beschreibt das Verhältnis der summierten Verzerrungsleistungen zur Nutzsignalleistung. Im
Abschnitt 3 „Linearitäts-Kriterien“ wird dies näher erläutert.
2.5.3 Effektive Anzahl von Bits
Die effektive Anzahl von Bits ist mit ENOB bezeichnet (Abkürzung des englischen Begriffes
„effective number of bits“). Sie beschreibt die Auflösung bzw. Leistungsfähigkeit eines A/D-
oder D/A-Umsetzers.
Das Verhältnis des Signals zu Rausch und Verzerrung (engl. Signal to Noise and Distortion
Ratio, SNDR) bilden die ENOB, die dezimal geführt wird:
SNDR - 1,76 dB
ENOB = (2-56)
6.02
Da der VCO aufgrund seines Nichtlinearitätsverhaltens das Verhältnis SNDR verschlechtert,

reduziert sich die Auflösung des Umsetzers.
2.5.4 Auflösung
Die effektive Auflösung eines AD-Umsetzers ergibt sich aus 2 ENOB aber die totale Auflösung
wird mit 2 n definiert.
Im Bild 2-31 ist der Signal-Verlauf eines oszillatorbasierten A/D-Umsetzers, dessen Zähler
die Zahl der steigenden und auch der fallenden Flanken des VCO-Ausgangssignals auf-
summiert, dargestellt.
Bild 2-31 Signal-Verlauf eines oszillatorbasierten ADCs mit Zähler

Die Summe der abgezählten Flanken bei einem N-stufigen Ringoszillator wird hier mit DVCO
bezeichnet und zeigt Abschnitt-Stufen (engl. Steps) des AD-Umsetzers.
Das Verhältnis zwischen beiden Perioden des Abtastsignals TS und des VCO-Ausgangs-
Signals TVCO wird wie folgt beschrieben:
TVCO
TS . N = .D VCO (2-57)
2
bzw. für das Verhältnis zwischen der Abtastfrequenz f S und des VCO-Ausgangsfrequenz
f VCO gilt:
fs
f VCO = .D VCO (2-58)
2N
Die Differenz zwischen minimalen und maximalen ADC-Stufen ergibt die Auflösung des
Umsetzers:
D MAX - D MIN = 2 n (2-59)
Die minimale und maximale VCO-Frequenz bestimmen die entsprechenden ADC-Stufen:
fs
f VCO - MIN = .D VCO - MIN (2-60)
2N
fs
f VCO - MAX = .D VCO - MAX (2-61)
2N
2.5.5 Gütezahl
Die Gütezahl ergibt ein numerisches Maß, wie leistungseffektiv ein System ist. Sie wird oft
mit „FOM“ bezeichnet (abgekürzt des englischen Begriffes Figure-Of-Merit).
Die Gütezahl eines A/D- bzw. D/A-Umsetzers hängt von der Auflösung 2 ENOB , der Abtast-
frequenz f S und der gesamten aufgenommenen Leistung P ab.
In der Literatur ist die Gütezahl eines ADCs bzw. DACs wie folgt definiert:
p
FOM Literatur = ENOB (2-62)
2 . fS

Die aufgenommene Leistung P von ADC ergibt sich aus dem Versorgungsstrom (bzw. der
Strom-Aufnahme) I vdd und der Versorgungs-Spannung Vdd :
P = I vdd .Vdd (2-63)
2.5.6 Problem der Nichtlinearität eines VCOs
Die Nichtlinearität eines VCOs verursacht die Verzerrung des VCO-Ausgangssignals bzw.
die gesamte harmonische Verzerrung (THD).
Je höher die Nichtlinearität ist, umso größer die THD. Infolgedessen reduziert sich das
Verhältnis des Signals zu Rausch und Verzerrung (SNDR).
Aus der Gleichung 2-56 sinkt die effektive Anzahl von Bits (ENOB) ab, die infolge die
Gütezahl des A/D-Umsetzers negativ beeinflussen.
Somit verschlechtert die Nichtlinearität eines VCOs die Auflösung und die Gütezahl des
Umsetzers.
Dieses Problem wurde bisher mit Hilfe von verschiedenen Methoden gelöst.
z.B. die Nichtlinearität eines oszillatorbasierten ADCs kann durch eine Rückkopplung
unterdrückt werden.
Nur das rückgekoppelte digitale Signal muss wiederum ins analoge Signal konvertiert
werden. Daher wird ein Digital-Analog Umsetzer (DAC) für die Rückkopplung verwendet.
Um diese Lösung zu analysieren, wird wie im Bild 2-32 ein linearisiertes einfaches System
verwendet [13]. Das System ist ohne VCO dargestellt, aber beinhaltet die VCO-Nicht-
linearität, die das Ausgangssignal verzerrt.
Die Verzerrung wird als „E“ ins System addiert. Um die Differenz zwischen Eingangs- und
Ausgangssignal bzw. die Nichtlinearität des Systems im Nutzband zu unterdrücken, wird in
dieser Schleife ein Schleifenfilter, dessen Übertragungsfunktion mit „H“ bezeichnet wird,
verwendet.
Bild 2-32 lineares Modell eines rückgekoppelten ADCs

Das Verhältnis zwischen Eingangs- und Ausgangssignal kann wie folgt berechnet werden:
Y = H . X = H .(Vin - Vout ) (2-64a)
Für das Ausgangssignal gilt:
Vout = Y + E (2-64b)
Aus den oberen Gleichungen ergibt sich:
Vout = H .(Vin - Vout ) + E (2-64c)
Das Ausgangssignal kann wie folgt erneut formuliert werden:
H 1
Vout = .Vin + .E (2-64c)
1+ H 1+ H
Um die Nichtlinearität des Systems zu unterdrücken, muss die Verstärkung des Schleifen-
Filters groß genug sein.
Diese Lösung hat zwei erhebliche Nachteile. Zu einem werden zusätzliche Schaltungen wie
ein D/A-Umsetzer (DAC) für die Rückkopplung nötig, die mehr Chip-Fläche erfordern.
Zum anderen wird entsprechend der zusätzlichen Schaltungen mehr Strom bzw. Leistung
aufgenommen. Infolgedessen verschlechtert es die Gütezahl „FOM“.
Deshalb ist die Entwicklung eines Ringoszillators mit hoher Linearität ein wichtiges Ziel für
einen oszillatorbasierten ADC.

3 Linearitäts-Kriterien
Eine hohe Linearität ist für Ringoszillatoren in ADC und insgesamt in der Kommunikations-
Technik von entscheidender Bedeutung.
Im Abschnitt 2.4.6 gemäß Gleichung 2-31 ( f VCO ~ I vdd ) wurde bereits erläutert, dass die
Ausgangsfrequenz f VCO zum Versorgungsstrom I vdd jedes Inverters proportional sein muss,
um die Linearitätsbedingung des Ringoszillators zu erfüllen. Aber es muss jedoch berück-
sichtigt werden, dass Ringoszillatoren eine Nichtlinearität aufweisen.
Um die Linearität der Ringoszillatoren zu untersuchen, zu beurteilen und miteinander zu

vergleichen, werden mathematische Kriterien und Untersuchungsmethoden benötigt.
In dieser Arbeit sind 6 Kriterien mathematisch definiert und in Matlab (A-1) beschrieben.
3.1 Nichtlinearitäts-Kriterium I
Um die Nichtlinearität der f VCO ( I vdd ) -Kennlinie für einen bestimmten Frequenzbereich zu
untersuchen, wird zuerst eine gerade Linie durch zwei Punkte, an denen die Minimal- und
Maximalfrequenz des Frequenzbereiches liegen, festgelegt und als optimale Frequenzlinie
f ideal betrachtet. Im Bild 3-1 stellt eine reale und ideale Frequenz-Kennlinie dar.
Bild 3-1 idealer und realer Frequenzverlauf

Für den Frequenzbereich gilt:
Df = f max - f min (3-1)
Die Differenz zwischen der idealen ( f ideal ) und realen Frequenz ( f VCO ) bildet den Frequenz-
Fehler:
f error = f vco - f ideal (3-2)
Der maximale absolute Wert der Frequenzfehler wird durch Division mit dem Frequenz-
Bereich Df normiert und als Nichtlinearität bezeichnet:
max(| f error |)
NL 1 % = . * 100 (3-3)
Df
Der Hintergrund dieses Kriteriums wurde dem Buch „Design of Analog CMOS Integrated
Circuits“ von B. Razavi [9] entnommen und gemäß der Linearitätsuntersuchung der Ring-
Oszillatoren bearbeitet, in dem die Normierung nicht durch die maximale Frequenz f max
sondern den Frequenzbereich Df geführt wurde.
Bild 3-2 die reale und ideale Frequenzlinie und Frequenzfehler von ESI-Ringoszillator

Im Bild 3-2 zeigt die durchgehende Linie den realen Frequenzverlauf über Versorgungsstrom
und die andere Linie stellt den entsprechenden idealen Verlauf dar.
Im zweiten Teil des Bildes 3-2 ist die Differenz zwischen der realen und idealen Frequenz-
Verlauf dargestellt.
Die Kennlinie wird als Frequenz-Fehler des Ringoszillators betrachtet. Da die Kurve die
negativen und positiven Werte beinhaltet, wird deren Absolutbetrag für die Nichtlinearität
nach Gleichung 3-3 berechnet.
Das Bild 3-3 zeigt die Nichtlinearität des ESI-Ringoszillators nach dem 1. Nichtlinearitäts-
Kriterium.
Bild 3-3 Nichtlinearität des ESI-Ringoszillators nach dem 1. NL-Kriterium
3.2 Nichtlinearitäts-Kriterium II
Dieses Kriterium beschreibt den Mittelwert der Frequenzfehler, der durch Division mit dem
Frequenzbereich Df normiert wird.
Für den Mittelwert der Frequenzfehler gilt:

2 2
( f error _ 1 + ... + f error _ n )
f error = (3-4)
n
Die Anzahl der Vektoren der Frequenzfehler im Frequenzbereich Df wurde in der oberen
Gleichung mit „n“ bezeichnet.
Das zweite Nichtlinearitäts-Kriterium ergibt sich aus der folgenden Gleichung:
f error
NL2 % = . *100 (3-5)
Df
Das Bild 3-4 stellt die Nichtlinearität des ESI-Ringoszillators nach dem 2. Nichtlinearitäts-
Kriterium dar.
3.3 Nichtlinearitäts-Kriterium III
Bei diesem Kriterium wird zuerst die VCO-Steilheit bzw. -Verstärkung K VCO aus den
differenziellen Änderungen der Frequenz über Versorgungsstrom berechnet.

df VCO
K VCO = (3-6)
dI Vdd
Bei einem linearen VCO ist K VCO konstant. Aus der idealen Frequenz-Kennlinie, die beim
ersten Nichtlinearitäts-Kriterium angeführt wurde, wird die konstante bzw. ideale VCO-
Verstärkung K ideal ermittelt.
Df VCO -ideal
K VCO -ideal = (3-7)
DI Vdd
Aus der Differenz der beiden realen und idealen Verstärkungen ergibt sich der Verstärkungs-
Fehler:
K error = K ideal - K VCO (3-8)
Im Bild 3-5a sind die reale und ideale VCO-Verstärkung des ESI-Ringoszillators dargestellt.
Den dazugehörigen Verstärkungsfehler-Verlauf zeigt das Bild 3-5b.
Die Fläche zwischen der Verstärkungsfehler-Kurve und Null-Linie wird mit Integral
berechnet.
Das Verhältnis dieser Fläche zum Produkt K ideal . DI vdd ergibt sich ein neues Nichtlinearitäts-
Kriterium:
I2
ò| K
I1
error | . dI vdd
NL 3 % = . * 100 (3-9)
K ideal . DI vdd
Im Bild 3-6 wird die Nichtlinearität des ESI-Ringoszillators nach dem 3. Nichtlinearitäts-
Kriterium dargestellt.

Bild 3-5 Verlauf der a) reale und ideale VCO-Verstärkung b) Verstärkungsfehler des ESI-Ringoszillators

3.4 Nichtlinearitäts-Kriterium IV
Hier wird zuerst die Flächeninhalt zwischen der Frequenzfehler-Kurve und der Null-Linie
(aus dem 1. NL-Kriterium, Abschnitt 3.1) berechnet.
Das Verhältnis dieser Fläche zum Produkt DI vdd .DfVCO ergibt sich das 4. Nichtlinearitäts-
Kriterium:
I2
ò| f
I1
error | . dI vdd
NL 4 % = . * 100 (3-10)
Df VCO . DI vdd
Im Bild 3-7 sind der Frequenz- und Strombereich, den jeder Inverter des Ringoszillators
aufnimmt, mit Df VCO und DI vdd kennzeichnet.
Bild 3-7 Frequenzfehler-Fläche beschränkt von Frequenz- Df VCO und Strom-Bereich DI vdd
Bild 3-8 zeigt die Nichtlinearität des ESI-Ringoszillators nach dem 4. Nichtlinearitäts-
Kriterium.

3.5 THD (Linearitäts-Kriterium V)
Die Nichtlinearität kann mit Hilfe von THD (Total Harmonic Distortion) bzw. als gesamt
harmonische Verzerrung auch definiert werden.
Die Abhängigkeit zwischen Ein- und Ausgangssignal kann durch eine Taylor-Reihe wie folgt
beschrieben werden [9]:
y (t ) = a 1 x (t ) + a 2 x 2 (t ) + a 3 x 3 (t ) + ... (3-11)
Mit einem sinusförmigen Eingangssignal x(t ) = A cos(wt ) wird das Ausgangssignal ange-
steuert:
y (t ) = a 1 A cos(wt ) + a 2 A 2 cos 2 (wt ) + a 3 A 3 cos 3 (wt ) + ... (3-12)
Im Ausgangssignal treten Oberschwingungen auf, deren Frequenzteile die ein ganzzahliges

Vielfaches der ursprünglichen Frequenz der Grundschwingung sind [9]:

a 2 A2 a A3
y (t ) = a1 A cos(wt ) + [1 + cos(2wt )] + 3 [3 cos(wt ) + cos(3wt )] + ... (3-13)
2 4
¥
Das Verhältnis der gesamten Leistung der Oberwellen ( å Pk ) zur Leistung der Grundwelle
k =2
( P1 ) wird als gesamt harmonische Verzerrung mit THD dargestellt:
åP k
THDdB = 10 log 10 ( k =2 ) (3-14)
P1
Aus der Gleichung 3-13 gilt für die dritte Ordnung der Nichtlinearität bzw. von THD wie
folgt [9]:
(a 2 A 2 / 2) 2 + (a 3 A 3 / 4) 2
THDdB = 10 log 10 [ ] (3-15)
(a 1 A + 3a 3 A3 / 4) 2
Die Frequenz-Spektren des idealen und realen ESI-Ringoszillators sind im Bild 3-9
dargestellt.
Bild 3-9 Frequenz-Spektren eines idealen und realen ESI-Ringoszillators

Das reale Frequenz-Spektrum mit „gefüllter Kreis“-Darstellung weist die Frequenzteile der
Oberschwingungen auf, hat aber dieselbe Grundschwellen-Frequenz wie beim idealen
Frequenz-Spektrum, das im Bild 3-9 mit „*“ aufgeführt ist.
Das Bild 3-10 stellt die THD-Kurve bzw. die Nichtlinearitäts des ESI-Ringoszillators nach
dem 5. Nichtlinearitäts-Kriterium dar.
Bild 3-10 THD-Kurve des ESI-Ringoszillators (5. Nichtlinearitäts-Kriterium)
3.6 INL (Linearitäts-Kriterium VI) [10]
Integrale Nichtlinearität (INL, Integral Nonlinearity) ist eine wichtige Charakteristik von
Analog-Digital-Umsetzer (ADC) oder Digital-Analog-Umsetzer (DAC).
In den meisten Literaturen wird die INL als die Abweichung der realen von der idealen ADC-
bzw. DAC-Kennlinie definiert.
Die ideale Kennlinie ist eine Gerade, die durch die niedrigsten und höchsten digitalen
Signalpunkte verläuft, wie im Bild 3-11.

Bild 3-11 Darstellung der integralen Nichtlinearität (INL) eines D/A-Umsetzers
Dieses Kriterium bezieht sich auf oszillatorbasierte ADCs.
Deshalb werden zuerst die ideale und die reale Frequenz-Kennlinien von der Frequenz-
Versorgungsstrom- ( f VCO - I vdd ) auf die Frequenz-Phasen-Ebene transformiert.
Gemäß den Gleichungen 2-57 und 2-58 gilt für das Verhältnis zwischen beiden Perioden bzw.
Frequenzen des Abtastsignals und des VCO-Ausgangs-Signals wie folgt:
TVCO fs
TS . N = .D VCO bzw. f VCO = .D VCO
2 2N
Mit Stufe bzw. „ DVCO “ wird die Summe der abgezählten Flanken eines N-stufigen
Ringoszillators bezeichnet.
Wie erläutert, wird die Auflösung des Umsetzers aus der Differenz zwischen minimalen und
maximalen ADC-Stufen (Steps DVCO ) errechnet:
D MAX - D MIN = 2 n
Die minimale Frequenz fVCO - MIN wird auf die Frequenz-Phasen-Ebene transformiert, die für
die minimale Stufe gilt:
2 N . f VCO _ MIN
DVCO - MIN =
fs
Gemäß der Gleichung 2-59 wird die entsprechende maximale Frequenz erhalten:

f VCO - MAX = D VCO _ MIN + 2 n
die ebenfalls auf die Frequenz-Phasen-Ebene transformiert wird. Somit wird die reale und
auch ideale Frequenzlinie für den Frequenzbereich Df = f max - f min auf der neuen Ebene
dargestellt.
In dieser Arbeit beschreibt die integrale Nichtlinearität (INL) den absoluten Maximalwert der
Differenz zwischen der idealen und der realen Frequenz-Linie auf der Frequenz-Phasen-
Ebene, die durch Division mit dem Produkt der Abtastfrequenz f S und der doppelten Anzahl
der Ringoszillator-Elemente 2N normiert wird [10].
max | INL |
INLnorm = (3-16)
f S .2 N
Die INL-Kennlinie bzw. die Nichtlinearität des ESI-Ringoszillators nach dem 6. Nicht-
Linearitäts-Kriterium ist im Bild 3-12 dargestellt.
Bild 3-12 INL des ESI-Ringoszillators (6. Nichtlinearitäts-Kriterium)

4 Untersuchung der hochlinearen Ringoszillatoren
Zu Beginn dieser Arbeit wurden die bereits entworfenen Ringoszillatoren unter CAD-Tool
Cadence simuliert und ihre Daten unter Ocean-Skripten berechnet.
Mit Hilfe der definierten Kriterien wurde ihre Nichtlinearität untersucht.
Zwei dieser Schaltungen, die niedrigere Nichtlinearitäten aufweisen, werden in dieser Arbeit
ausgewählt:
1) Doppelsignal-Inverter Ringoszillator (DSI-RO)
2) gepufferter Einsignal-Inverter Ringoszillator (gePuESI-RO)
Die untersuchten Ringoszillatoren bestehen aus 11 Verzögerungselementen bzw. Invertern,

die zwischen der Versorgungsspannung Vdd von 1,8 V und der Masse VSS angeordnet sind.
Die NMOS-Transistoren haben eine Breite von 440 nm und die PMOS von 1,76 μm (vier
Fach breiter) aber beide haben die gleiche Länge von 180 nm.
Zuerst wird in diesem Abschnitt das Schaltungsverhalten und die Nichtlinearität des einfachen
Ringoszillators, der hier als Einsignal-Inverter Ringoszillator (ESI-RO) bezeichnet wird,
untersucht.
Danach werden die beiden ausgewählten Schaltungsverhalten genauer studiert und der Grund
ihrer Nichtlinearität analysiert.
Abschließend werden sie mit dem ESI-Ringoszillator verglichen.
Da die Schaltungsverhältnisse der beiden Umschaltungsvarianten Vdd auf VSS und VSS auf Vdd
fast symmetrisch sind, wird hier nur das Schaltungsverhalten bei fallenden Eingangssignalen
betrachtet.
4.1 Einsignal-Inverter Ringoszillator (ESI-RO)
Bild 4-1 zeigt ein einfach entworfenes Modell des Ringoszillators, der in dieser Arbeit als
Einsignal-Inverter Ringoszillator mit der Abkürzung ESI-RO gekennzeichnet ist.
Anfangs wird die Struktur dieses Ringoszillators erläutert. Anschließend wird das Nicht-
linearitätsverhalten der Schaltung mit Hilfe eines Matlab-Skriptes (A-1) betrachtet.
Zum Schluss wird durch die Schaltungssimulation und die berechneten Daten des
Schaltungsverhaltens mit Hilfe eines Ocean-Skriptes die Ursache der Nichtlinearität
untersucht und analysiert.

4.1.1 Schaltungsentwurf
Der ESI-Ringoszillator besteht aus 11 Invertern, die in Reihe geschaltet sind. Der Ausgang
des letzten Inverters ist auf den Eingang des ersten rückgekoppelt. Somit bilden sie eine
geschlossene Kette.
Bild 4-1 Einsignal-Inverter Ringoszillator (ESI-RO) mit 11 Verzögerungselementen
Die Verzögerungselemente sind „Current-Starved“-Inverter, die jeweils ein PMOS-Transistor

(PM1) im „Pull-Up“- und ein NMOS-Transistor (NM1) im „Pull-Down“-Bereich mit einer
Transistor-Länge von 180 nm beinhaltet, die in Reihe zu Stromquellen PM0 und NM0 mit
einer Transistor-Länge von 400 nm geschaltet sind.
Die Transistoren im „Pull-Up“- haben eine Breite von 1,76 μm und im „Pull-Down“-Bereich
440 nm.
Bild 4-2 stellt einen Current-Starved Einsignal-Inverter (ESI) dar. Die PM0- und NM0-
Transitoren bzw. die Ströme der „Pull-Up“- und „Pull-Down“-Pfaden werden von den
Steuerspannungen V BIAS _ P und V BIAS _ N gesteuert.

Bild 4-2 Schaltungsschema des Einsignal-Inverters (ESI)
4.1.2 Untersuchung der Nichtlinearität
Der ESI-Ringoszillator wird für einen Steuerstrom-Bereich von 1 μA bis zu 160 μA simuliert.
Mit Hilfe eines Ocean-Skriptes werden die entsprechenden Ausgangsfrequenzen, die einem
Frequenzbereich von 4,8 MHz bis zu 377,1 MHz entsprechen, aus den Simulationsdaten
extrahiert und mittels eines Matlab-Skriptes (A-1) für die Nchtlinearitäts-Untersuchung
verwendet.
Mit Hilfe des beschriebenen Matlab-Skriptes kann die Nichtlinearität des Ringoszillators nach
6 Kriterien untersucht werden.
Bild 4-3 stellt die Nichtlinearität der Schaltung nach dem ersten Kriterium dar.
Die Nichtlinearitäts-Kennlinie bzw. die Matlab-Simulationsergebnisse nach weiteren

Kriterien, werden im Anhang A-2 erläutert.

Die Nichtlinearitäts-Kurve ist über die Frequnez von ca. 23 MHz bis ca. 356 MHz gemittelt.
Der Frequenzbereich der berechneten Nichtlinearität für jede Mittenfrequenz beträgt 36,3
MHz und die Anzahl der Bits der ADC-Auflösung liegt bei 4.
Das Simulationsergebnis im Bild 4-3 zeigt, dass die Nichtlinearität des ESI-Ringoszillators
bei steigenden Frequenzen bis zu ca. 252 MHz absinkt. Danach steigt sie bis zu 0.06% wieder
an, aber nicht so deutlich, wie im niedrigen Frequenzbereich.
Die maximale Nichtlinearität des Ringoszillators beträgt 1,68% bei einer Mittenfrequenz von
9,5 MHZ.
Bei einer Mittenfrequenz von ca. 252 MHz erreicht die Nichtlinearität ihren tiefsten Wert.
Im nächsten Abschnitt wird der Grund der Nichtlinearitäts-Ursache dieses Ringoszillators

genauer untersucht.
4.1.3 Untersuchung der Nichtlinearitäts-Ursache
Um die Nichtslinearitäts-Ursache der Schaltung zu untersuchen, wird zuerst die kapazitive

Belastung des Einsignal-Inverters (ESI) wie im Bild 4-4 betrachtet.

Bild 4-4 Einsignal-Inverter (ESI) mit Kapazitäts-Belastung
C j _ PM , C j _ NM Sperrschichtkapazität eines p- bzw. n-Kanal-Transistors
CL Lastkapazität
C gs _ PM , C gs _ NM Gate-Source-Kapazität eines p- bzw. n-Kanal-Transistors
C gd _ PM , C gd _ NM Gate-Drain-Kapazität eines p- bzw. n-Kanal-Transistors
Da bei Umschaltung das Potential des Eingangssignals A bzw. des Ausgangssignals Z

gegenseitig jeweils um eine Versorgungsspannung Vdd wechselt, wird die Ladung der Gate-
Drain-Kapazitäten C gd , die Eingang und Ausgang kapazitiv koppeln, bei doppelten
Versorgungs-Spannungen betrachtet [1]:
Q = 2.Vdd .C gd

Eine grobe Abschätzung der einzelnen Kapazitäten ist im Buch „Integrierte Digitale
Schaltungen MOS/BICMOS“ mit folgenden Gleichungen angeführt, wobei die Gate-
Kapazität des NMOS-Transistors mit C OX bezeichnet ist [1]:
C gs » C OX (4-1a)
2
C gd » C OX (4-1b)
3
2
Cj » C OX (4-1c)
3
Da der Ausgangs des Inverters mit dem Eingang des nächsten Inverters verbunden ist, besteht
die Lastkapazität jedes Verzögerungselements aus der Ausgangskapazität des Inverters und
der Eingangskapazität des folgenden Inverters.
Die Eingangskapazität des folgenden Inverters wird als C L _ EXTERN bezeichnet und beinhaltet
die aufsummierten Kapazitäten, die von den Drainströmen der n- und p-Kanal-Transistoren
(PM1 und NM1) auf- bzw. entladen werden [1].
C L _ EXTERN = (C gs _ PM 1 + 2.C gd _ PM 1 ) + (C gs _ NM 1 + 2.C gd _ NM 1 )
2 2
= ( wP .L p + 2. w p .L p ).C OX
'
+ ( wn .Ln + 2. wn .Ln ).C OX
'
3 3
7
= ( wP .L p + wn .Ln ).C OX
'
(4-2a)
3
Die Breite des NMOS-Transistors NM1( wn ) beträgt 0,44 µm, wobei , die Breite des PM1s
vierfach größer als wn ist (1,76 µm).
w p = 4.wn
Die Gate-Längen der beiden NM1 und PM1 Transistoren sind gleich und betragen 180 nm
( Ln = L p ). Die Gate-Flächenkapazität wird als C OX
'
bezeichnet.
35
C L _ EXTERN = '
( wn .Ln ).C OX (4-2b)
3
Die Kapazitäten des treibenden Inverters wird als C L _ INTERN bezeichnet und besteht aus Gate-
Drain- und Sperrschichtkapazitäten der PM1 und NM1-Transistoren [1].
C L _ INTERN = (C j _ PM 1 + 2.C gd _ PM 1 ) + (C j _ NM 1 + 2.C gd _ NM 1 )

2 2 2 2
= ( wP .L p + 2. w p .L p ).C OX
'
+ ( wn .Ln + 2. wn .Ln ).C OX
'
3 3 3 3
= 2.(w P .L p + wn .Ln ).C OX

'
= 10.wn .Ln .C OX
'
(4-2c)
Die Lastkapazität jedes Inverters ergibt sich aus den gesamten Extern- und Intern-Lastkapa-
zitäten:
C L = C L _ EXTERN + C L _ INTERN (4-2d)
Aus den Gleichungen 4-2b und 4-2c ergibt sich die Lastkapazität des Einsignal-Inverters
(ESI) wie folgt:
C L _ ESI =
65
3
'
.(wn .Ln ).C OX =
65
3
'
(440 * 180).C OX [ ]
nm 2 » 1,72.C OX
'
mm 2 [ ] (4-2e)
Die Lastkapazität beeinflusst die Anstiegs- und Abfallzeit.
Die Abfallzeit t HL ist der Zeitraum, in dem die Lastkapazität C L bei einem Schaltvorgang des
Eingangssignals von VSS auf Vdd entladen wird bzw. deren Spannung von Vdd auf VSS abfällt.
Eine Ladungs-Veränderung bewirkt an der Lastkapazität eine Spannungs-Veränderung wie

folgt:
DQ = C L .DU (4-3)
Der Strom I CL (t ) , der von der Lastkapazität durch NM1 und NM0 Transistoren in Richtung
der niedrigsten Spannung bzw. Erde VSS geleitet wird, ist wie folgt definiert.
dQ dU
I CL (t ) = = CL. (4-4)
dt dt
Mit steigendem Steuerstrom befindet sich der Transistor NM0 im Trioden- und auch im
Sättigungsbereich.
a) Sättigungsbereich:
Wenn die Drain-Source-Spannung U ds _ NM 0 des Transistors NM0 größer als die Sättigungs-
Spannung ist, befindet sich der Transistor in diesem Bereich:
U ds _ NM 0 > U ds _ SAT = (U gs _ NM 0 - U Tn )
wobei die Gate-Source-spannung von NM0 der Steuerspannung V BIAS _ N entspricht:
U ds _ NM 0 > U ds _ SAT = (V BIAS _ N - U Tn )

Aus der Gleichung 4-4 ergibt sich die Abfallzeit im Sättigungsbereich wie folgt:
DU (Vdd - U ds _ SAT )
t HL _ SAT = C L . = CL . (4-5a)
I DS _ SAT _ NM 0 I DS _ SAT _ NM 0
wobei für den Sättigungsstrom gilt:
m n .wn _ NM 0 .COX
'
I DS _ SAT _ NM 0 = (VBIAS _ N - U Tn ) 2 (4-5b)

2.Ln _ NM 0
b) Triodenbereich:
Für U ds _ NM 0 < U ds _ SAT = (V BIAS _ N - U Tn ) befindet sich der Transistor NM0 im Trioden-
Bereich.
Der Trioden-Drainstrom ist dann zeitabhängig:
é U CL (t ) ù
2
I DS _ Tr _ NM 0 (t ) = b n .ê(VBIAS _ N - U Tn ).U CL (t ) - ú (4-5c)

ëê 2 ûú
und verursacht aus der Gleichung 4-4 die folgende Differentialgleichung:
dU CL é U (t ) ù
2
CL . = b n .ê(VBIAS _ N - U Tn ).U CL (t ) - CL ú (4-5d)

dt êë 2 úû
Die gesamte Abfallzeit beider Bereiche ist im Buch „Integrierte Digitale Schaltungen
MOS/BICMOS“ von Prof. H. Klar [1] mit folgender Gleichung angeführt:
2C L .Ln _ NM 0 V - (V BIAS - N - U Tn ) 1
t HL _ ESI = .{ dd + } (4-5e)
m n .wn _ NM 0 .C OX
'
(V BIAS - N - U Tn ) 2
Vdd - (V BIAS - N - U Tn )
Transistor NM0 hat eine Länge von 400 nm und eine Breite von 440 nm. Aus der Gleichung
4-2e ergibt sich die Abfallzeit wie folgt:
3,12 Vdd - (VBIAS - N - U Tn ) 1

t HL _ ESI = .{ + } (4-5f)
mn. (VBIAS - N - U Tn ) 2
Vdd - (VBIAS - N - U Tn )
Wie vorher erläutert wurde, steigt mit der Erhöhung des Steuerstroms I dc _ Tune auch der
Steuerstrom V BIAS _ N an.
Infolgedessen reduziert sich die Abfallzeit gemäß der oberen Gleichung.
Das Verhalten der Abfallzeit aus dem Simulationsergebnis wie im Bild 4-5 zeigt auch, dass
sie mit ansteigender Frequenz infolge des ansteigenden Steuerstrom reduziert wird.

Bild 4-5 die Abfallzeit des Einsignal-Inverter Ringoszillators (ESI-RO)
Je kleiner die Abfallzeit bzw. je steiler die fallende Flanke des Ausgangssignals A ist, umso
schneller wird der n-Kanal-Transistor NM1 ausgeschaltet.
Infolgedessen wird weniger Kurzschluss-Strom im „Pull-Down“-Bereich geleitet. Der größte

Teil des Versorgungsstroms fließt in die Lastkapazität zur Aufladung. Ein kleiner Teil davon
wird von parasitären Kapazitäten aufgenommen.
Dies begründet, warum die Linearität dieses Ringoszillators bei höheren Frequenzen besser
ist.
Auch in der Gleichung 2-34:
f VCO ~ ( I Vdd - I SC )
ist erkennbar, dass der Kurzschluss-Strom I SC verursacht, dass die Ausgangsfrequenz des
Ringoszillators fVCO mit dem Versorgungsstrom IVdd nicht linear ist.
Je geringer der Kurzschluss-Strom ist, umso besser wird die Linearität. Sie hat den besten
Wert, wenn im Inverter kein Kurzschluss-Strom fließt bzw. I SC gleich null ist.
Das Simulationsergebnis im Bild 4-6 zeigt den Verlauf des Kurzschluss-Stroms des
Einsignal-Inverter Ringoszillators (ESI) bei ansteigender Frequenz im Verhältnis zum
Versorgungsstrom IVdd .

Bild 4-6 Kurzschluss-Strom des Einsignal-Inverter Ringoszillators (ESI-RO)
Bei der niedrigsten Frequenz beträgt der Stromverlust bzw. der Kurzschluss-Strom 22% des
Versorgungsstroms IVdd , wobei er sich bei steigenden Frequenzen reduziert.
Bei einem Steuerstrom von 69 µA und der entsprechenden Frequenz von ca. 270 MHz hat der
Kurzschluss-Strom den geringsten Wert.
Die Erwartung ist, dass die Nichtlinearität ab diesem Punkt gering bleibt, besonders wenn die
fallende Flanke des Eingangssignal immer steiler bzw. dessen Abfallzeit immer geringer wird.
Aber wie die Ergebnisse der Nichlinearität in Bilder 4-3 und 4-6 zeigen, ergibt sich der
Widerspruch, dass die Nichtlinearität ab dem minimalsten Punkt wieder ansteigt, wobei diese
Erhöhung nicht so deutlich ist, wie bei den niedrigeren Frequenzen. Der Grund dafür kann bei
einer Schaltungsanalyse besser untersucht werden.
Das Bild 4-7 zeigt eine Schaltungs-Simulation bei einem Steuerstrom von 100 µA.
Der Absolutwert des PM1-Gate-Stroms ist aufgrund seiner breiteren Kapazitätsweite größer
als der NM1-Gate-Strom.
Wie im Bild 4-7 erkennbar, ist der Drain-Strom des Transistors NM1 sowohl negativ und
auch positiv. Der Grund dafür wird im nächsten Abschnitt erläutert.

Bild 4-7 Schaltungs-Simulation des ESI-Ringoszilators bei einem Steuerstrom von 100 µA
4.1.4 Zusäzlicher Strom (Zufluss-Strom)
Der Spannungsabfall des Eingangssignals A verursacht einen negativen Strom an den Gate-
Seiten der CMOS-Transitoren NM1 und PM1, um das entsprechend positive Potential zu
reduzieren. Zum Ausgleich werden genauso soviel negative Ladungen von den Drain-
Anschlüssen der beiden Gate-Drain Kapazitäten entfernt und im n+-Gebiet freibewegt.
Deshalb wird das Potential des Inverter-Ausgangs am Anfang dieses Vorgangs negativ, da das
Eingangssignal A die Schwellspannung U Tp des PM1s noch nicht erreicht hat. Deshalb leitet
der Transistor PM1 keinen Strom und das Potential der Drain-Seite bzw. des Inverter-
Ausgangs wird negativ.
Zum Ausgleich wird ein Strom I A vom P-Substrat des NM1s zu dessen Sperrschicht- und
auch Gate-Source-Kapazität hingeleitet. Wie im vorherigen Abschnitt besprochen wurde, sind
diese Kapazitäten ein Teil der Lastkapazität. Der Zeitraum dieses Vorgangs ist als „X“ im
Simulationsbild 4-7 bezeichnet.

Der Grund für diesen zusätzlichen Zufluss-Strom kann man wie folgt erklären.
Mit Erhöhung der freien Elektronen von NM1 in n+-Gebieten (Drain und Source) reduziert
sich die Anzahl der nicht-freibewegenden Löscher auf diesen Seiten und entsprechend die
Anzahl der nicht-freibewegenden Elektronen auf der P-Substrat Seite im PN-Übergang. Daher
wird die Raumladungszone am Ende dieses Vorgangs verschwinden. Infolgedessen fließt ein
Strom vom P-Substrat hier als Kathode in Richtung n+-Gebiet als Anode, wie in Bilder 4-8
und 4-9 dargestellt.
Bild 4-8 Struktur eines n-Kanal-Transistors
Bild 4-9 Stromfluss-Richtung von der Anode zur Kathode
Zwischenzeitlich unterschreitet das Eingangssignal die Schwellspannung U Tp und aktiviert

den p-Kanal-Transistor PM1. Die Lastkapazität wird vom Versorgungsstrom I vdd und auch
weiter von I A aufgeladen.
Wenn das Ausgangs-Potential null erreicht, fließt kein Strom I A mehr in die Lastkapazität.
Während die Lastkapazität vom „Pull-Up“ bzw. vom Versorgungsstrom I vdd aufgeladen wird,
fließt ein Kurzschluss-Strom I SC in den „Pull-Down“ Bereich. Der dazugehörige Zeitraum ist
als „Y“ im Simulationsbild 4-7 gekennzeichnet.

Durch den Zufluss-Strom I A kann die Gleichung 2-34 bzw. die Linearitätsbegründung für
Eintransistor-Inverter Ringoszillator korrigiert werden:
f VCO ~ ( I Vdd + I A - I SC ) (4-6)
Ist der Kurzschluss-Strom gleich dem Zufluss-Strom, ist die Frequenz linear zum
Versorgungsstrom:
I A = I SC Þ fVCO ~ I Vdd (4-7)
Für niedrigere Steuer-Ströme bis zu ca. 69 µA ist der Strom I A kleiner als der Kurzschluss-
Strom I SC aber bei höheren Strömen wird I A größer als der Kurzschluss-Strom.
Der Grund des reduzierten Kurzschluss-Stroms und erhöhten I A ist die kleinere Abfallzeit
des Eingangs-Signals, die den NMOS-Transistor NM1 schneller ausschaltet. Infolgedessen
reduziert sich der Kurzschluss-Strom. Aber auf der anderen Seite erhöht sich der Strom I A ,
weil der Spannungsabfall des Ausgangs schneller erfolgt bzw. die Zeitänderung in der
Du
Gleichung I A = kleiner wird.
Dt
Die folgende Tabelle zeigt die Differenzen zwischen I A und I SC für unterschiedliche Steuer-
Ströme.
I dc _ Tunne [µA] I vdd [µA] I A [µA] I SC [µA] ∑I [µA]

10 2,1 0,152 -3,249 -3,097
30 11,7 0,809 -3,562 -2,753
69 20 2,19 -2,22 -0.03 ≈ 0
100 25 2,865 -1,814 1,051
140 28 3,33 -1,37 1,96
Tabelle 4.1 Zufluss- und Kurzschluss-Strom bei unterschiedlichen Steuerstrom
Beim einem I dc _ Tunne von 69 µA und der entsprechenden Frequenz von 270 MHz sind I A und
der Kurzschluss-Strom I SC fast gleich. Deshalb ist die Nichtlinearität nach der Gleichung 4-6
fast null.
Die Linearität ist nicht ganz 100%, da ein geringer Teil (bis zu 0.2%) des Versorgungsstroms
I vdd von parasitären Kapazitäten aufgenommen wird.
Bild 4-10 zeigt den aufgenommenen Strom von parasitären Kapazitäten.

Bild 4-10 aufgenommener Strom von parasitären Kapazitäten im Verhältnis zum Versorgungsstrom
4.2 Doppelsignal-Inverter Ringoszillator (DSI-RO)
Bild 4-11 zeigt einen Doppelsignal-Inverter Ringoszillator (DSI-RO), dessen Inverter jeweils
zwei Eingangssignale A und B beinhaltet.
Der untersuchte Doppelsignal-Inverter Ringoszillator besteht aus 11 Verzögerungselementen,

die in Reihe geschaltet sind. Der Ausgang des letzten Inverters ist auf den Eingang B des
ersten rückgekoppelt. Somit bilden sie eine geschlossene Kette.
Jedes Element hat eine Verzögerungszeit von Dt .
Bild 4-11 einfache Struktur eines Doppelsignal-Inverter Ringoszillators (DSI-RO)

In diesem Abschnitt werden zuerst die Struktur und der Grund dieses Schaltungsentwurfs
erläutert.
Anschließend wird das Nichtlinearitätsverhalten der Schaltung mit Hilfe des Matlab-Skriptes
(A-1) beurteilt und zum Schluss die Ursache der Nichtlinearität untersucht und analysiert.
Wie vorher erläutert wurde, beeinflusst der Kurzschluss-Strom die Linearität der Ring-
Oszillatoren negativ.
Um den Kurzschluss-Strom zu verhindern, wurde ein Ringoszillator entworfen, dessen

Current-Starved Inverter die jeweils zwei p-Kanal-Transistoren (PM1 und PM2) im „Pull-
Up“- und zwei n-Kanal-Transistoren (NM1 und NM2) im „Pull-Down“-Bereich, die in Reihe
zu Stromquellen PM0 und NM0 wie im Bild 4-12 angeschaltet sind, beinhalten.
4-12 Doppelsignal-Inverter Ringoszillator (DSI-RO)
Die Transistoren PM1 und NM1 werden mit dem Eingangssignal A und PM2 und NM2 mit
dem Eingangssignal B mit einer Zeitverzögerung von 2Dt gesteuert, da das Ausgangssignal Z

eines Inverters (als Beispiel Inv3 im Bild 4-12) das Eingangssignal B des folgenden Inverters
(Inv4) und das Eingangssignal A das Ausgangssignal des dritten vorherigen Inverters (Inv1)
ist.
Der Zeit-Abstand zwischen beiden Einganssignalen A und B ist zwei Elements- bzw.
Inverter-Verzögerungen (2∆t).
Somit wird NM1 bei einer fallenden Flanke frühzeitig ausgeschaltet und infolgedessen ein
Kurzschluss-Strom verhindert.
Bild 4-13 stellt einen Current-Starved Doppelsignal-Inverter (DSI) des untersuchenden Ring-
Oszillators dar.
Im Vergleich zum einfachen Einsignal-Inverter (ESI) sind zwei zusätzliche PMOS- und
NMOS-Transistoren (PM2 und NM2) in Reihe zu entsprechenden Transistoren in „Pull-Up“
bzw. „Pull-Down“ geschaltet.
Die PM0- und NM0-Transitoren bzw. die Ströme der „Pull-Up“- und „Pull-Down“-Pfade
werden von den Steuerspannungen V BIAS _ P und V BIAS _ N gesteuert.
Bild 4-13 Schematische Schaltung des Doppelsignal-Inverters (DTI)

Die Anzahl der Inverter „ N “ und deren Verzögerungszeit Dt , die der Dauer der Aufladung
bzw. Entladung der Lastkapazität jedes Inverters entspricht, bestimmen die Frequenz des
Ringoszillators.
1
f VCO =
2. N .Dt
Der Doppelsignal-Inverter Ringoszillator (DSI-RO) wird bei einem Steuerstrom von 1 μA bis
zu 160 μA simuliert.
Mit Hilfe eines Ocean-Skriptes werden die Ausgangsfrequenzen im Frequenzbereich von 7,8
MHz bis 409 MHz aus den Simulationsdaten extrahiert und unter des Matlab-Skriptes (A-1)
für die Nchtlinearitäts-Untersuchung verwendet.
Die Nichtlinearität der Schaltung wird nach dem ersten Kriterium im Bild 4-14 dargestellt.
Bild 4-14 Nichtlinearität des DSI-Ringoszillators nach dem 1. NL-Kriterium

Die Nichtlinearitäts-Kurve ist über die Frequenz von ca. 25 MHz bis ca. 388 MHz gemittelt.
Der Frequenzbereich der berechneten Nichtlinearität für jede Mittenfrequenz wie bei ESI-RO
beträgt 36,3 MHz und die Anzahl der Bits der ADC-Auflösung liegt bei 4.
Das Simulationsergebnis - Bild 4-13 - zeigt, dass die Nichtlinearität des DSI-Ringoszillators
ab 96 MHz bei steigender Frequenz reduziert wird.
Im nächsten Abschnitt wird der Grund der Nichtlinearitäts-Ursache dieses Ringoszillators

genauer untersucht.
Um die Ursache der Nichtlinearität zu analysieren, wird jeder Inverter des Ringoszillators mit
Sperrschicht- und Parasitären-Kapazitäten wie im Bild 4-15 betrachtet.
Bild 4-15 Schematische Schaltung des Doppelsignal-Inverters (DSI) mit der Kapazitätsbelastung

Bei Start-Steuerstrom I dc _ Tune von 1 µA beginnt die Schaltung, bei ca. 7.8 MHz zu oszillieren.
Da die Schaltungsverhältnisse der beiden Umschaltungsvarianten Vdd auf VSS und VSS auf Vdd
fast symmetrisch sind, wird hier nur das Schaltungsverhalten bei fallenden Eingangssignalen
betrachtet.
Bei steigenden Steuerstrom I dc _ Tune von 1 uA bis zu 160 uA verhält sich der Inverter bei
fallenden Flanken auf zwei unterschiedliche Arten:
· Fall 1:
Bei Steuerstrom I dc _ Tune bis zu ca. 4 µA wird das Eingangssignal B der Schwellspannung des
PMOS-Transistors PM2 ( U Tp ) erreicht, bevor der Transistor NM1 vollständig ausgeschaltet
wird bzw. das Eingangssignal A dessen Schwellspannung U Tn noch nicht unterschreitet. In
diesem Fall wird der PMOS-Transistors PM2 eingeschaltet und der Versorgungsstrom I vdd
wird durchgeleitet. Bild 4-16 stellt diesen Fall dar.
Bild 4-16 Schaltungsverhalten des DSI-Ringoszillators beim 1. Fall

· Fall 2:
Ab einem Steuerstrom von 4 µA wird der Transistor PM2 erst eingeschaltet, nach dem der
Transistor NM1 ausgeschaltet ist, weil das Eingangssignal A die Schwellspannung U Tn
unterschreitet, bevor das Eingangssignal B die Schwellspannung U Tp erreicht, wie im Bild
4-17.
Bild 4-17 Schaltungsverhalten des DSI-Ringoszillators beim 2. Fall
Im nächsten Abschnitt wird das Schaltungsverhalten für die beiden oben genannten Fälle
ausführlich betrachtet.
4.2.3.1 Schaltungsverhalten
Die Verzögerungszeit eines Inverters bzw. Verzögerungs-Elements wird bei fallenden

Flanken der Eingangssignale in drei Phasen A, X und B durchgeführt:
Dt DSI - RO = Dt A + Dt X + Dt B (4-8)
1) Phase A:

Diese Phase liegt zwischen dem Zeitpunkt, in dem das Eingangssignal A die Schwell-
Spannung U Tp des PM1 unterschreitet bzw. der Transistor PM1 eingeschaltet wird und
dem Zeitpunkt, in dem
a) im ersten Fall, das Eingangssignal B die Schwellspannung U Tp des PMOS-Transistors

PM2 unterschreitet bzw. der Transistor eingeschaltet wird, bevor das Eingangssignal
A die Schwellspannung U Tn des Transistors NM1 erreicht und ihn ausschaltet.
b) im zweiten Fall, das Signal A die Schwellspannung U Tn des Transistors NM1 erreicht
und ihn ausschaltet.
Der Zeitabstand der Phase A wird mit TA bezeichnet. In dieser Phase bleibt der Transistor
NM1 aktiv.
Im Fall 1, solange der Transistor PM2 noch nicht aktiv ist, fließt wie im Fall 2 kein
Versorgungsstrom I vdd . Aber da PM1 durch das Signal A aktiviert ist und dessen Source-
Seite auf der niedrigsten Spannung ca. null Volt liegt, werden die Sperrschicht- und
Parasitären-Kapazitäten des „Pull-Up“-Bereiches, die schon vom Versorgungsstrom I vdd in
einer vorherigen Zeitperiode aufgeladen wurden, beginnen, sich zu entladen.
Der durchgeleitete Strom I pA lädt die Lastkapazität C L auf, wobei vom noch aktiven n-Kanal-
Transistor NM1 ein Teil vom Strom I pA als Kurzschluss-Strom I SCA in den „Pull-Down“-
Bereich abfließt.
Dieser Kurzschluss-Strom, der vom Versorgungsstrom I vdd der vorherigen Zeitperiode als
Ladung bei Parasitären-Kapazitäten aufgenommen wurde, beeinflusst die Linearität des
Oszillators.
Beim steigenden I dc _ Tune von 1 uA bis zu 160 uA hat der Ringoszillator einen Frequenz-
Bereich von 7.8 MHz bis zu ca. 409 MHz.
2) Phase X:
Der Zeitabstand dieser Phase ist mit TX gekennzeichnet. Beinhaltet wie in der Phase A die
beiden zwei Fälle.
Im ersten Fall wird der Transistor PM2 eingeschaltet und leitet den Versorgungsstrom
I vdd über den Transistor PM1 um die Lastkapazität aufzuladen, obwohl der n-Kanal-
Transistor NM1 noch aktiv ist. Deshalb fließt ein Kurzschluss-Strom I SCX .
Aber im Fall zwei ist der Transistor NM1 ausgeschaltet, daher fließt kein Strom mehr in
den „Pull-Down“-Bereich.

Der Verluststrom ist hier fast null, da der Querstrom im Vergleich zum Kurzschluss-
Strom sehr gering ist.
3) Phase B:
In dieser Phase sind beide PMOS-Transistoren PM1 und PM2 aktiv. Obwohl der
NMOS-Transistor NM2 in dieser Phase nur teilweise aktiv ist, fließt kein Kurzschluss-
Strom mehr, da der erste NMOS-Transistor im „Pull-Down“-Bereich NM1
ausgeschaltet ist.
Die Kurzschluss-Ströme I SCA , I SCX und I SCB der Phasen A, X und B sind im Bild 4-18
dargestellt. Die Kurzschluss-Ströme der Phasen X und B sind im Vergleich zum
Kurzschluss-Strom der Phase A deutlich geringer.
Bild 4-18 Kurzströme der Phasen A, X und B im Verhältnis zum Versorgungsstrom Ivdd
Daher kommt der Phase A eine grosse Bedeutung in der Nichtlinearität zu. Der Kurzschluss-
Strom hat bei einer Frequenz von ca. 30 MHz seinen maximalen Wert, weil bis dahin der
Transistor PM0 der Phase A als Stromquelle im Sättigungs- aber danach im Trioden-Bereich
arbeitet.

Bild 4-19 Source-Drain- im Vergleich mit der Sättigungs-Spannung des Transistors PM0
Das Bild 4-19 zeigt den Verlauf der Source-Drain- und Sättigungs-Spannung des Transistors
PM0 in der Phase A.
Ist die Source-Drain-Spannung größer als die Sättigungs-Spannung, arbeitet der Transistor im
Sättigungsbereich.
Für die Sättigungs-Spannung gilt:
U ds - SAT = U gs - U Tp
wobei U Tp die Schwellspannung des PMOS-Transistors ist.
Der gesamte Verlauf der entsprechenden Ströme – Sättigungs- und Trioden-Ströme - aus den
folgenden Strom-Gleichungen zeigt den Verlauf des „Pull-Up“-Stroms wie im Bild 4-20.
bp
I ds _ P _ SAT = - (U gsp - U Tp ) 2
2
é U dsp ù
2
I ds _ P _ Tr = - b p ê(U gsp - U Tp ).U dsp - ú

ëê 2 ûú

Im Schnittpunkt der beiden Ströme befindet sich der maximalen Strom, weil der Sättigungs-
Strom größer als der Trioden-Strom ist. Entsprechend des Pull-Up Stroms hat der
Kurzschluss-Strom dieselbe Verlauf-Form aber mit geringerer Stromstärke.
Bild 4-20 Sättigungs- und Trioden-Strom des Transistors PM0
Bei höheren Frequenzen reduziert sich der Kurzschluss-Strom, weil die Abfallzeit kleiner
wird, wie im Bild 4-21. Daher schaltet der NMOS-Transistor NM1 schneller aus und leitet
keinen Kurzschluss-Strom mehr.

Bild 4-21 Abfallzeit des Doppelsignal-Inverter-Ringoszillators
Bild 4-22 der von parasitären Kapazitäten aufgenommene Strom im Verhältnis zum Versorgungsstrom

Bild 4-22 zeigt den Strom I Cp , der von den parasitären Kapazitäten aufgenommen wurde, im
Verhältnis zum Versorgungsstrom.
Dieser Strom entspricht der Differenz zwischen dem Versorgungs- und dem Drain-Strom des
PMOS-Transistors PM1.
Die Verlaufs-Form des aufgenommenen Stroms von parasitären Kapazitäten wurde von dem
Zeitabstandsverhältnis von TA zum gesamten Zeitabstand TAB beeinflusst. Der Zeitabstand der
Phase TX ist im Verhältnis sehr gering.
Wie vorher darüber erwähnt wurde, fließt in der Phase A ein Teil des gespeicherten Stroms
von den Kapazitäten ab.
Daher, wo TA ein großes Teilverhältnis hat, fließt mehr Strom bzw. wird weniger Strom als
I Cp gespeichert und auch umgekehrt.
Bild 4-23 zeigt den Verhältnis-Verlauf von TA zum gesamten Zeitbereich TAB .
Bild 4-23 Zeitabstand der Phase A im Verhältnis zum gesamten Zeitbereich

Der gesamte Stromverlust des Versorgungsstroms - die Summe des Kurzschluss-Stroms und
des von den parasitären Kapazitäten I CP aufgenommen Stroms - verursacht die
Nichtlinearität des Ringoszillators:
f VCO ~ [ I Vdd - ( I SC + I CP ) ] (4-9)
Bild 4-24 zeigt den Verlauf des Stromverlustes im Verhältnis zum Versorgungsstrom.
Bild 4-24 Verlauf des Stromverlustes ( I SC + I CP ) im Verhältnis zum Versorgungsstrom
4.3 gepufferter Einsignal-Inverter Ringoszillator (gePuESI-RO)
Die allgemeine Struktur eines gepufferten Einsignal-Inverter Ringoszillators (gePuESI-RO)

ist im Bild 4-25 dargestellt.
Der untersuchte Ringoszillator besteht aus 11 Current-Starved Invertern als Verzögerungs-

Elementen. Vor jedem Inverter sind zwei CMOS-Inverter - ohne Stromquellen - als Puffer in
Reihe geschaltet.

Bild 4-25 gepufferter Einsignal-Inverter Ringoszillator (gePuESI-RO)
In diesem Abschnitt werden zuerst die Architektur und das Motiv dieses Schaltungsentwurfs
erläutert.
Danach wird mit Hilfe des Matlab-Skriptes (A-1) die Nichtlinearität der Schaltung untersucht
und die Ursache analysiert.
Die zweite Methode für die Reduzierung des Kurzschluss-Stroms bzw. der Nichtlinearität
eines Ringoszillators besteht darin, die fallenden und steigenden Flanken des Eingangssignals
möglichst steil zu erzeugen.
Bei steilen Flanken des Eingangssignals werden die „Pull-Up“- bzw. „Pullt-Down“-
Transistoren schneller umgeschaltet. Somit wird der Kurzschluss-Strom möglichst reduziert.
Der Entwurf des gepufferten Einsignal-Inverter Ringoszillators basiert auf dieser Methode.
Die Verzögerungselemente bestehen aus Current-Starved Invertern wie beim Einsignal-
Inverter Ringoszillatoren (ESI-RO), aber mit dem Unterschied, dass vor jedem Inverter zwei
normale Inverter – ohne Stromquellen - als Puffer in Reihe geschaltet sind.
Jeder Puffer beinhaltet einen CMOS-Inverter mit gleicher Transistorlänge von 180 nm aber
unterschiedlichen Breiten von 960 nm und 240 nm.
Der erste Puffer invertiert das Ausgangssignal des vorherigen Verzögerungselementes. Der
zweite Puffer invertiert das Signal noch einmal, während die Abfall- und Anstiegszeit des
Signals verringert wird.

Somit erzeugt der zweite Puffer ein Signal mit steilen Flanken, das an den Eingang des
folgenden Haupt-Inverters geleitet wird.
So reduziert sich der Kurzschluss-Strom im Haupt-Inverter.
Ein schematisches Schaltbild eines gepufferten Einsignal-Inverters wird im Bild 4-26

dargestellt.
Das Verzögerungselement besteht aus einem Haupt-Inverter, der mit den Steuerspannungen
V BIAS _ P und V BIAS _ N gesteuert wird, und zwei Puffern.
Bild 4-26 Verzögerungselement eines gepufferten Einsignal-Inverters
Der Grund, dass der zweite Puffer die Abfall- und Anstiegszeit eines Signals mehr reduziert
als ein Current-Starved Einsignal-Inverter (ESI) wird im Abschnitt 4.3.3 erläutert.
Der Ringoszillator (gePuESI-RO) wird bei einem Steuerstrom von 1 μA bis zu 160 μA
simuliert.
Wie bei den letzten Ringoszillatoren werden die Ausgangsfrequenzen, die dem Frequenz-
Bereich von 11 MHz bis zu 275 MHz entsprechen, aus den Simulationsdaten extrahiert und
unter des Matlab-Skriptes (A-1) für die Nchtlinearitäts-Untersuchung verwendet.
Die Nichtlinearität der Schaltung wird nach dem ersten Kriterium im Bild 4-27 dargestellt.

4-27 Nichtlinearität des gePuESI-Ringoszillators nach dem 1. NL-Kriterium
Die Nichtlinearitäts-Kurve ist über die Mittenfrequenz von 30 MHz bis 254 MHz gemittelt.
Das Simulationsergebnis zeigt, dass die Nichtlinearität des Ringoszillators bei hohen
Frequenzen ab ca. 220 MHz deutlich ansteigt.
Im nächsten Abschnitt wird das Schaltungsverhalten des gePuESI-Ringoszillators genauer

betrachtet.
4.3.3 Schaltungsverhalten
Bei einem Steuerstrom I dc _ Tune von 1 µA beginnt die Schaltung, bei ca. 11 MHz zu
oszillieren.
Da die beiden Signalflanken Vdd auf VSS und VSS auf Vdd fast symmetrisch sind, wird hier nur
das Schaltungsverhalten des Haupt-Inverters bei fallenden Flanken des Eingangssignals A3
untersucht.

Bei einem Vdd -Eingangssignal des zweiten Puffers (A2) wird dessen NMOS-Transistor NM3
leiten, während der PMOS-Transistor PM3 gesperrt ist.
Die Lastkapazität des zweiten Puffers wird entladen.
Infolgedessen fällt die Ausgangsspannung von Vdd auf VSS ab. Somit wird ein fallendes
Eingangssignal für den Haupt-Inverter A3 erzeugt.
Die Abfallzeit dieses Signals wird vom Puffer (Pu2), dessen Kapazität, Transistor-Länge und
–Breite bestimmt.
Um Abfallzeit zu berechnen, wird zuerst die Stromgleichung 4-4 für die Entladung der
Lastkapazität des Puffers Pu2 betrachtet:
dQ dU
I CL (t ) = = CL.
dt dt
Bei steigendem Steuerstrom befindet sich der Transistor NM3 im Trioden- und auch im
Sättigungsbereich.
Die gesamte Abfallzeit beider Bereiche kann man entsprechend der Gleichung 4-5e wie folgt
beschreiben, wobei die Gate-Source-Spannung des Transistors NM3 der Versorgungs-
Spannung Vdd entspricht:
2C L _ Pu 2 .Ln _ NM 3 U Tn 1
t HL _ Pu 2 = .{ + } (4-10)
m n .wn _ NM 3 .C '
OX (Vdd - U Tn ) 2
Vdd - U Tn
Wie aus der Gleichung 4-10 erkennbar, ist die Abfallzeit auch von der Lastkapazität des
Puffers Pu2 abhängig.
Im nächsten Schritt wird die Lastkapazität des zweiten Puffers berechnet.
Da der Ausgang des Puffers Pu2 mit dem Eingang des Haupt-Inverters verbunden ist, besteht
die Lastkapazität aus der Ausgangskapazität des Puffers Pu2 und der Eingangskapazität des
Haupt-Inverters.
Die Eingangskapazität des Haupt-Inverters wird als C L _ Pu 2 _ EXTERN bezeichnet und beinhaltet
die aufsummierten Kapazitäten, die von den Drainströmen der n- und p-Kanal-Transistoren
(PM1 und NM1) auf- bzw. entladen werden [1] und entspricht der Gleichung 4-2e:
C L _ Pu 2 _ EXTERN = (C gs _ PM 1 + 2.C gd _ PM 1 ) + (C gs _ NM 1 + 2.C gd _ NM 1 )
7 35
= ( wP .L p + wn .Ln ).C OX
'
= '
( wn .Ln ).C OX
3 3
= 0,924.C OX
'
mm 2 [ ] (4-11a)

Die Kapazitäten des treibenden Inverters Pu2 wird als C L _ Pu 2 _ INTERN bezeichnet und besteht
aus Gate-Drain- und Sperrschichtkapazitäten der PM3 und NM3-Transistoren [1].
C L _ Pu 2 _ INTERN = (C j _ PM 3 + 2.C gd _ PM 3 ) + (C j _ NM 3 + 2.C gd _ NM 3 )
2 2 2 2
=( wP 3 .L p3 + 2. w p3 .L p3 ).C OX
'
+ ( wn3 .Ln3 + 2. wn3 .Ln3 ).C OX
'
3 3 3 3
= 2.(wP 3 .L p3 + wn3 .Ln3 ).C OX

'
= 10.wn3 .Ln3 .C OX
'
(4-11b)
Der Transistor NM3 hat eine Länge Ln 3 von 180 nm und eine Breite wn3 von 240 nm. Dann
gilt für C L _ Pu 2 _ INTERN wie folgt:
C L _ Pu 2 _ INTERN = 0, 432.C OX
'
[
mm 2 ] (4-11c)
Die Lastkapazität des Puffers Pu2 ergibt sich aus den gesamten Extern- und Intern-
Lastkapazitäten:
C L _ Pu 2 = C L _ Pu 2 _ EXTERN + C L _ Pu 2 _ INTERN = 1,36.C OX

'
[
mm 2 ] (4-11d)
Aus den Gleichungen 4-10 und 4-11d erhält man die Abfallzeit des Ausgangssignals des
Puffers Pu2 wie folgt:
2,03 U Tn 1
t HL _ Pu 2 = .{ + } (4-12)
m n . (Vdd - U Tn ) Vdd - U Tn
2
Die Nichtlinearität des Ringoszillators wird auf unterschiedliche Weise untersucht.
Zum einem, wie bereits erläutert, ist die Ausgangsfrequenz des Ringoszillators von der
Anzahl der Verzögerungselemente N und der Verzögerungszeit Dt jedes Elements abhängig:
1
f VCO =
2 N .Dt
Die Verzögerungszeit Dt p ist die Summe der Verzögerungszeiten der drei Inverter:
1) des Current-Starved Haupt-Inverters ( Dt p _ INV )
2) des ersten Puffers ( Dt p _ Pu1 )
3) und des zweiten Puffers ( Dt p _ Pu 2 )

Die Gleichung der Frequenz des gePuESI-Ringoszilators wird wie folgt beschrieben:
1
f VCO = (4-13)
2 N .(Dt INV + Dt Pu1 + Dt Pu 2 )
Hier wird mit Hilfe der Simulationsergebnisse die Verzögerungszeit der Puffer
Dt Puffer = Dt Pu1 + Dt Pu 2 und des Haupt-Inverters Dt INV im Verhältnis zum Versorgungsstrom
und der Frequenz untersucht.
Der zweite Weg ist, das Verhältnis f VCO ~ I Vdd zu untersuchen, ob die Frequenz mit dem
Versorgungsstrom des Haupt-Inverters linear ist bzw. kein Kurzschluss-Strom im Haupt-
Inverter fließt.
4.3.4.1 Untersuchung der Verzögerungszeit
Zuerst wird das Verhältnis zwischen der Frequenz und der inversen Zeitverzögerung auf
Linearität untersucht.
Bild 4-28a zeigt den Verzögerungs-Verlauf des Inverters Dt p _ INV und der beiden Puffer
Dt p _ Pu1 + Dt p _ Pu 2 über die Frequenz.
Der Inverter ist langsamer als die beiden Puffer, bis sich die Kurven in 125 ps bei einer
Frequenz von ca. 183 MHz überschneiden. Dann wird die gesamte Verzögerungszeit der
beiden Puffer größer als die des Inverters.
Die Summe der gesamten Verzögerung ist im Bild 4-28b dargestellt.

4-28 a) Verzögerungszeit des Inverters und der Puffer b) die gesamte Verzögerung über den Frequenzbereich
Da die Verzögerungszeit proportional zum inversen Versorgungsstrom ist:
C L .DU
Dt p =
I vdd
kann zuerst der Grund des Verzögerungsverhaltens unter dem inversen Versorgungsstrom
untersucht werden.
1
Im Bild 4-29 ist der Verlauf der inversen Versorgungsströme des Haupt-Inverters
I vdd
1 1 1
( ) , jedes einzelnen Puffers ( und ) und auch der beiden gesamten
I vdd - Inv I vdd - Puf 1 I vdd - Puf 2
1 1
Puffer ( + ) dargestellt.
I vdd - Puf 1 I vdd - Puf 2

Wie im Bild 4-29 erkennbar ist der inverse Strom-Verlauf der beiden Puffer
1 1
( + ) für den ganzen Frequenz-Bereich langsamer als beim Haupt-Inverter
I vdd - Puf 1 I vdd - Puf 2
1
( ).
I vdd - Inv
Von diesem Verhältnis wird erwartet, dass die Verzögerungszeit der beiden Puffer größer als
die des Haupt-Inverters ist.
Aber wie im Bild 4-28a zu sehen, wird es ab einer Frequenz von ca. 183 MHz der Fall sein.
Der Grund dafür liegt an der Lastkapazität des Haupt-Inverters, die größer als die der anderen
Puffer ist.
4-29 a) Verlauf des inversen Versorgungsstroms b) beim höheren Frequenzbereich
Um das Verhältnis der Frequenz zur inversen Verzögerungszeit weiter untersuchen, wird der
inversen Verlauf der gesamten Verzögerung des Elements
1 1
= aus dem Bild 2-28b im Bild 2-30a dargestellt.
Dt p (Dt p _ INV + Dt p _ Pu1 + Dt p _ Pu 2 )

Der dargestellte Verlauf zeigt, dass die Frequenz proportional zur inversen Verzögerungszeit
ist.
Da der Ringoszillator aus N bzw. 11 Verzögerungselemente besteht und das Ausgangs-Signal

aufgrund der Auf- und Entladung der Lastkapazität jedes Elements verzögert wird, bezeichnet
sich die Signal-Periode als das Produkt von 2N und der Verzögerungszeit Dt p :
TVCO = 2 N .Dt p = 22.Dt p
Die inverse Periode ist als Frequenz definiert und im Bild 4-30b dargestellt.
1
f vco =
22.(Dt p _ INV + Dt p _ Pu1 + Dt p _ Pu 2 )
Somit verhält sich die inverse gesamte Verzögerungszeit jedes Elements des untersuchten
Ringoszillators (gePuESI) proportional zur Ausgangsfrequenz f vco .
4-30 Verlauf der inversen gesamten Verzögerungszeit über den Frequenzbereich a) 1 b) 1

Dt p 22.Dt p
Um das Verhältnis des Versorgungsstroms des Haupt-Inverters zur Frequenz zu untersuchen,

wird der Verlauf der invesen Verzögerungszeit über den Versorgungsstrom I vdd betrachtet.

Bild 4-31a zeigt den Verzögerungs-Verlauf des Inverters Dt p _ INV und der beiden Puffer
Dt p _ Pu1 + Dt p _ Pu 2 über den Versorgungsstrom des Haupt-Inverters I vdd .
Die beiden Kurven verhalten sich wie bei ihrem Verlauf über die Frequenz im bild 4-28.
Sie überschneiden sich in 125 ps bei einem Versorgungsstrom von ca. 10,16 µA.
Die Summe der gesamten Verzögerungszeiten ist im Bild 4-31b dargestellt.
4-31 Verzögerungszeit a) des Inverters und der Puffer b) des gesamten Elementes über I vdd
Der inversen Verlauf der gesamten Verzögerungszeit ist im Bild 2-32a aufgeführt:
1 1
=
Dt p (Dt p _ INV + Dt p _ Pu1 + Dt p _ Pu 2 )
Der dargestellte Verlauf zeigt, dass sich der Versorgungsstrom des Haupt-Inverters zur
inversen Verzögerungszeit ebenfalls proportional verhält.
1
I vdd ~
(Dt p _ INV + Dt p _ Pu1 + Dt p _ Pu 2 )

4-32 Verlauf der inversen gesamten Verzögerungszeit über den Versorgungsstrom I vdd a) 1 b) 1
Dt p 22.Dt p
Dieses Proportionalitäts-Verhältnis zwischen dem Versorgungsstrom des Haupt-Inverters I vdd

1
und der inversen Verzögerungszeit gilt auch für N bzw. 11 Elemente wie im Bild 4-32b
Dt p
zu erkennen.
1
I vdd ~
22.(Dt INV + Dt Pu1 + Dt Pu 2 )
Die rechte Seite der oberen Gleichung beschreibt die Ausgangsfrequenz f VCO .
Somit ist der Versorgungsstrom auch proportional zur Frequenz:
I vdd ~ f VCO
wie Bild 4-33 zeigt.

4-33 Frequenz-Verlauf über den Versorgungsstrom I vdd
In den graphischen Darstellungen wurde bewiesen, dass die Verzögerungszeit der Puffer die
Linearität des Ringoszillators nicht negativ beeinträchtigt, sondern im Zusammenhang mit der
Verzögerung des Haupt-Inverters in diesem Linearitäts-Verhältnis gesehen werden muss.
Aus der Proportionalitäts-Gleichung I vdd ~ f VCO kann die Ursache der Nichtlinearität des
gePuESI-Ringoszillators gemäß dem Abschnitt 4.3.2 vermutlich dem Kurzschluss-Strom
angelastet werden.
Daher wird im nächsten Abschnitt die Schaltung des Ringoszillators analysiert und der
Kurzschluss-Strom untersucht.
4.3.4.2 Untersuchung der Verzögerungszeit mit Hilfe der Schaltungasanalyse
Wie im Simulationsergebnis Bild 4-34 zu erkennen, zeigt der Spannungsabfall des Netzes
„NetP“, der die PMOS-Transistoren PM0 und PM1 des Haupt-Inverters zueinander verbindet,
dass die Sperrschichtkapazität von PM0 ( C j _ PM 0 ) bei fallenden Flanken des Eingangssignals
teilweise aufgeladen wird.

4-34 Schaltungs-Simulation des Haupt-Inverters bei einem Steuerstrom von 140 µA
Der Grund dafür ist, dass sich der Transistor PM1 am Anfang der Umschaltung im
Sättigungsbereich befindet und wegen kürzerer Transistorlänge von 180 nm leitet er den
Strom in die Lastkapazität schneller als den Transistor PM0, der eine Transistorlänge von 400
nm hat.
Infolgedessen wird die Sperrschichtkapazität von PM0 ( C j _ PM 0 ) teilweise entladen, während

der Versorgungsstrom durch der Transistor PM0 im „Pull-Up“-Bereich in Richtung Last-
kapazität fließt.
Der Entlade-Strom der Kapazität C j _ PM 0 wird in die Lastkapazität geleitet.

Die Spannung der Lastkapazität erreicht nach einer Verzögerungszeit von Dt p _ INV die Hälfte
der Versorgungsspannung Vdd , obwohl die Sperrschicht-Kapazität C j _ PM 0 noch nicht vom
Versorgungsstrom aufgeladen ist.
Die Simulationsergebnisse zeigen, dass die Entladungszeit der Kapazität C j _ PM 0 der gesamten
Verzögerungszeit der beiden Puffer ( Dt p _ Pu1 + Dt p _ Pu 2 ) entspricht.
Daher ist vorstellbar, dass der Versorgungsstrom I vdd Zeit benötigt, um die Last- und die
Sperrschichtkapazität C j _ PM 0 aufzuladen.
Diese Zeit entspricht der gesamten Verzögerung des Haupt-Inverters und der beiden Puffer.
Somit ist der Versorgungsstrom I vdd zur inversen gesamten Verzögerungszeit bzw. zur
Frequenz proportional:
1
I vdd ~ Þ I vdd ~ f VCO
Dt p _ INV + Dt p _ Pu1 + Dt p _ Pu 2
4.3.4.3 Untersuchung des Kurzschluss-Stroms
Der Kurzschluss-Strom wurde durch eine Schaltungsanalyse mit steigendem Steuerstrom von
1 µA bis zu 160 µA untersucht, wobei kein Kurzschluss-Strom festgestellt wurde, sondern ein
zugeflossener Strom I A vom „Pull-Down“-Bereich in die Lastkapazität fließt, wie bereits im
Abschnitt 4.1.4 für Einsignal-Inverter Ringoszillator bei höheren Frequenzen beschrieben ist.
Daher wird die Gleichung 2-34 für gePuESI-Ringoszillatoren wie folgt korrigiert:
f VCO ~ ( I Vdd + I A ) (4-14)
Infolge der Steigerung des Steuerstroms reduziert sich die Abfallzeit. Dadurch erhöht sich der
absolute Wert des negativen Gate-Stroms zur Reduzierung des positiven Potentials am Gate
von 1,8 V auf null Volt.
Entsprechend weden mehr negative Elektronen in n+-Gebiete des NMOS-Transistors NM1

frei bewegt. Infolgedessen fließt mehr Strom - sogenannter Zufluss-Strom - von P-Substrat
des NM1s in den n+-Bereich, der die Lastkapazität auflädt.
Dadurch wird die Linearität negativ beeinflusst wie Bild 4-35 zeigt.

4-35 Zufluss-Strom des gepufferten Einsignal-Inverter (gePuESI) Ringoszillators
Eine Schaltungssimulation bei einem Steuerstrom von 60 µA ist im Bild 4-36 dargestellt. Der
positive Source-Strom-Verlauf des NM1s bei fallendem Eingangssignal zeigt, dass der Strom
vom „Pull-Down“-Bereich in die Lastkapazität fließt.
4-36 Schaltungssimulation des gePuESI-Ringoszillators bei Steuerstrom von 60 µA

5 Schaltungsvergleich
Bild 5-1 zeigt den Vergleich der Nichtlinearität der drei untersuchten Schaltungen ESI-, DSI-
und gePuESI-Ringoszillatoren nach dem ersten Kriterium.
5-1 Nichtlinearität der ESI-, DSI- und gePuESI-Ringoszillatoren nach dem ersten Kriterium
Wie im Bild 5-1 zu erkennen, ist die Nichtlinearität der DSI- und gePuESI-Oszillatoren bei
den niedrigen Frequenzen kleiner als die des ESI-Ringoszillators.
Ab einer Frequenz von ca. 200 MHz wird die Nichtlinearität des DSI- und ab ca. 225 MHz
des gePuESI-Ringoszillators größer als die des ESI-Ringoszillators.
Da die Ursache der Nichtlinearität der untersuchten Schaltungen am Kurzschluss- bzw.

Zufluss-Strom liegt, wird dieser Strom für alle Schaltungen als Vergleich im Bild 5-2
dargestellt.

5-2 Kurzschluss-Ströme der ESI-, DSI- und gePuESI-Ringoszillatoren
Wenn man die Nichtlinearität aller drei Schaltungen im Bild 5-1 mit deren Kurzschluss-
Strom-Verlauf (Bild 5-2) vergleicht, ergeben sich einige kleine Unterschiede, die an
unterschiedlichen Kurzschluss-Strömen bei fallenden und steigenden Eingangssignalen
liegen.
Wie bereits erläutert, wurde das periodische Signal während dieser Arbeit symmetrisch
angenommen.
Aber aufgrund der vierfach breiteren PMOS- im Vergleich zum NMOS-Transistoren und
deren unsymmetrischen Betrieb im Sättigung- und auch Trioden-Bereich ist die Abfallzeit des
Signals mit der Anstiegszeit nicht identisch.
Daher ist der aufgenommene Strom I vdd des „Pull-Up“-Pfades nicht gleich mit dem Strom
des „Pull-Down“-Pfades bei Entladung der Lastkapazität. Das gilt auch für die entspre-
chenden Kurzschluss-Ströme, die auch nicht gleich sind.
Die Nichtlinearitäten der Ringoszillatoren sind im gesamten Frequenz-Bereich etwas höher

als die Darstellung im Bild 5-2.
Die Ursache ist der Stromverlust durch parasitäre Kapazitäten.

5.1 DSI-und ESI-Ringoszillatoren
Wie erwartet, ist der Kurzschluss-Strom des DSI- deutlich geringer als beim ESI-Ring-
Oszillator, da zuerst die fallende Flanke des Eingangssignals „A“ den Pull-Down Bereich
ausschaltet, bevor die fallende Flanke des zweiten Eingangssignals „B“ den Pull-Up Bereich
einschaltet.
Da die Abfallzeit des Eingangssignals A bei höheren Frequenzen verkleinert wird, erreicht
das Signal die Schwellspannung des n-Kanal-Transistors NM1 in kürzerer Zeit und schaltet
ihn schneller aus.
Dadurch reduziert sich auch der Kurzschluss-Strom bei steigenden Frequenzen.
Aber im Frequenzbereich ab ca. 210 MHz (Bild 5-1) ist der Kurzschluss-Strom des ESI-Ring-
Oszillators geringer als der Kurzschluss-Strom des DSI-Ringoszillators, da dessen Abfallzeit
wegen der kleineren Lastkapazität im Vergleich zum DSI-Ringoszillator kürzer ist, wie im
Bild 5-3 zu sehen.
DU CL
t HL = C L .
DI
Ab 255 MHz zeigt das Simulationsergebnis aus dem Bild 5-1 , dass sich der Kurzschluss-
Strom des ESI-Ringoszillators vergrößert.
Wie bereits erläutert, ist dieser angestiegene Strom kein Kurz- sondern Zufluss-Strom I A , der
die Nichtlinearität verursacht.
5-3 die Abfallzeit der ESI- und DSI- Ringoszillatoren

Die Darstellung der gesamten Verlust-Ströme durch Kurzschluss-Strom und parasitäre Kapa-
zitäten jedes Ringoszillatoren ist schwierig zu vergleichen, da der aufgenommene Strom von
parasitären Kapazitäten und auch der Lastkapazität im Simulationsergebnis nicht präzise zu
trennen ist.
5.2 gePuESI- und ESI-Ringoszillator
Wie bereits erläutert, beeinflusst der Kurzschluss-Strom negativ die Linearität eines Ring-
Oszillators:
f VCO ~ ( I vdd - I SC )
Da die Nichtlinearität des gePuESI-Ringoszillators deutlich besser als beim ESI-Ring-

Oszillator ist, wird in diesem Abschnitt auf unterschiedliche Weise der Kurzschluss-Strom
untersucht:
a) mathematische Analyse der Abfallzeit:
Für die Abfallzeit des Eingangssignals eines Einsignal-Inverters gilt die Gleichung 4-5f:
3,12 Vdd - (VBIAS - N - U Tn ) 1

t HL _ ESI = .{ + }
mn. (VBIAS - N - U Tn ) 2
Vdd - (VBIAS - N - U Tn )
Wie vorher erläutert wurde, steigt mit der Erhöhung des Steuerstroms I dc _ Tune auch der
Steuerspannung V BIAS _ N an.
Da sich der Transistor NM0 bei niedrigen Steuerstrom im Sättigungs- und Trioden-
Bereich befindet und dabei dessen Steuerspannung V BIAS _ N von 0,5 V bis zu ca. 1,2 V
variiert, verursacht der erste Term der oberen Gleichung eine längere Abfallzeit im
Vergleich mit dem gePuESI-Ringoszillator.
Bei höheren Steuerstrom bzw. Frequenzbereich befindet sich der Transistor NM0 nur im
Triodenbereich. Daher kommt nur der zweite Term der Gleichung 4-5f in Betracht.
Deshalb reduziert sich die Abfallzeit bei höheren Frequenzen deutlich.
Aber trotzdem ist sie auch beim höchsten Wert der Steuerspannung V BIAS _ N von 1,756 V
beim Steuerstrom von 160 µA größer als die Abfallzeit des Puffer-Inverters aus der
Gleichung 4-12:
2,03 U Tn 1
t HL _ Pu 2 = .{ + }
m n . (Vdd - U Tn ) Vdd - U Tn
2

b) Simulations-Analyse der Abfallzeit
Das Bild 5-4 stellt die Abfallzeiten der drei untersuchten Ringoszillatoren: ESI-, DSI-
und gePuESI-Ringoszillator dar.
Wie aus dem Simulationsergebnis erkennbar, ist die Abfallzeit des Eingangssignals des
gepufferten Einsignal-Inverters deutlich geringer als die der anderen zwei Ringoszilla-
toren.
Der Doppelsignal-Inverter Ringoszillator (DSI-RO) hat wegen der zusätzlichen Transis-

toren eine höhere Lastkapazität im Vergleich zum ESI-Ringoszillator, deshalb ist seine
Abfallzeit größer als die des Einsignal-Inverter Oszillators.
5-4 Die Abfallzeit der drei untersuchten Ringoszillatoren über den Steuerstrom

6 Optimierter Ringoszillator
Aus den drei untersuchten Schaltungen haben der Current-Starved Doppelsignal-Inverter-

(DSI) und der Gepufferte-Einsignal-Inverter- (gePuESI) Ringoszillator eine bessere Linearität
im Vergleich zum Current-Starved Einsignal-Inverter- (ESI) Ringoszillator.
Daher werden die Eigenschaften der ersten beiden Schaltungen (DSI- und gePuESI-Ring-
Oszillatoren) für die Entwicklung eines optimierten Oszillators mit einer besseren Linearität
verwendet.
6.1 Schaltungsentwurf
Zuerst wird der Current-Starved DSI-Ringoszillator als Basis der neuen optimierten Schal-
tung betrachtet.
Wie vor geschildert, hat dieser Oszillator eine größere Nichtlinearität bei niedrigeren Frequ-
enzen im Vergleich zu Frequenzen ab 150 MHz. Der Grund dafür liegt an der längeren
Abfallzeit des Eingangssignals A.
Um die Linearität der Schaltung zu verbessern, soll die Abfallzeit dieses Signals verringert
werden. Dafür wird die positive Eigenschaft der zwei Puffer, die im Gepufferten-Einsignal-
Inverter Ringoszillator verwendet wurden, eingesetzt.
Zwei Inverter werden in Reihe geschaltet. Der zweite Inverter reduziert die Abfallzeit seines
Ausgangssignals, das das Eingangssignal A des Doppelsignal-Inverters ist.
Bild 6-1 zeigt den Entwurf des optimierten Ringoszillators, der in dieser Arbeit als ODSI-
(optimierter Doppelsignal-Inverter) Ringoszillator bezeichnet wird.
Jedes Haupt-Verzögerungselement (Inv) ist ein Current-Starved Doppeltransistor-Inverter,

dessen Eingangssignal B das Ausgangssignal des vorherigen Verzögerungselements ist.
Das Ausgangssignal Z1 des dritten vorherigen Verzögerungselements (hier Inv1) wird durch
zwei Puffer „Pu1“ und „Pu2“, die in Reihe geschaltet sind, zum Eingang A des Haupt-
Verzögerungselements geleitet.
Die Puffer reduzieren die Abfallzeit des Ausgangssignals Z1 bzw. des Eingangssignals A4.

Bild 6-1 Schaltungsentwurf des neuen optimierten Doppelsignal-Inverter Ringoszillators
6.2 Untersuchung der Nichtlinearität
Mit Hilfe des Matlab-Skripts (A-1) wird die Nichtlinearität des neuen Ringoszillators
betrachtet.
Bild 6-2 stellt den Nichtlinearitäts-Verlauf der neuen entworfenen Schaltung (ODSI-Ring-
Oszillator) im Vergleich zu den DSI- und gePuESI-Ringoszillatoren nach dem ersten
Kriterium dar.

Bild 6-2 Nichtlinearitäts-Verhalten der ODSI-, DSI- und gePuESI-Ringoszillatoren
Wie erwartet hat der optimierte Doppelsignal-Inverter Ringoszillator eine niedrigere Nicht-
linearität im Vergleich zu beiden anderen Schaltungen.
Die Nichtlinearitäts-Ergebnisse nach den anderen Kriterien sind im Anhang A-2 dargestellt.
Im nächsten Abschnitt wird die Ursache der Nichtlinearität des neuen Ringoszillators unter-
sucht.
6.3 Untersuchung der Nichtlinearitäts-Ursache
Wenn die fallende Flanke des Eingangssignals A die Schwellspannung U TP des Transistors
PM1 unterschreitet, wird der Transistor eingeschaltet. Da der Transistor PM2 noch nicht aktiv
ist, werden die Sperrschichtkapazitäten des „Pull-Up“-Bereichs teilweise entladen, da ihre
Ladung durch den Transistor PM1 in die Lastkapazität geleitet wird.
Ist der Transistor PM2 eingeschaltet, wird der Versorgungsstrom zuerst die Sperrschicht-
Kapazitäten der „Pull-Up“-Transistoren und danach die Lastkapazität aufladen.
Die Verzögerungszeit jedes Elements dieses Ringoszillators entspricht der gesamten Auf-
ladungszeit der Last- und Sperrschichtkapazitäten des Pull-Up Bereichs bzw. der Entladungs-

zeit der Last- und Sperrschichtkapazitäten der Pull-Down Transistoren durch das Signal B,
wie das Simulationsergebnis im Bild 6-3 aufweist.
Bild 6-3a zeigt den Verzögerungs-Verlauf des Haupt-Inverters Dt p _ INVB , wobei der Ver-
zögerung zwischen dem Ausgangssignal „Z“ und dem Eingangssignal „B“ entspricht.
1
Die inverse Verzögerungszeit ( ) stellt im Bild 6-3b dar und zeigt einen linearen
Dt p _ INVB
Zusammenhang mit der Frequenz.
Das Produkt 2 N .Dt p _ INVB . f VCO ist gleich eins, wie im Bild 6-3c zu erkennen.
Bild 6-3 Verzögerungszeit des Signals B
Daher beinflusst die Verzögerungszeit der beiden Puffer, die das Eingangssignal A steuern,
nicht die Verzögerungszeit der Ringoszillator-Elemente.
1 C .DU
Die Gleichungen 2-28 ( f = ) und 2-32 ( Dt = L ) gelten auch für die Frequenz
2 N .Dt I vdd
und Verzögerungszeit dieses Ringoszillators.
Ist dieser Ringoszillator linear, ist die Ausgangsfrequenz proportional zum Versorgungs-
strom:

f ~ I vdd
Aus diesem Verhältnis ist es zu erkennnen, dass die beide Puffer die Linearität des Ring-
Oszillators nicht beinträchtigt.
Im nächsten Schritt wird untersucht, ob ein Teil des Versorgungsstroms als Kurzschluss-
Strom im „Pull-Down“-Bereich verloren geht oder ein Zufluss-Strom vom diesem Bereich in
die Lastkapazität fließt. In beiden Fällen wird das Verhältnis zwischen der Frequenz und dem
Versorgungsstrom nicht mehr proportional bzw. nicht mehr linear.
6.4 Simulationsergebnisse
Im Simulationsergebnis wurde festgestellt, dass kein Kurzschluss-Sstrom in den „Pull-

Down“-Bereich abfließt, sondern ein Zufluss-Strom.
Das Bild 6-4 zeigt die Schaltungssimulation des optimierten Ringoszillators, der 11 Ver-
zögerungselemente beinhaltet, bei einem Steuerstrom von 140 µA.
Das Schaltungsverhalten bei einer fallenden Flanke des Eingangssignals A kann man im Bild
zwischen den weissen Linien X und Y betrachten.
Der Drain-Strom des Transistors NM1 zeigt, dass kein Teil vom Versorgungsstrom I vdd als
Kurzschluss-Strom im Pull-Down-Bereich verloren geht, sondern es fließt ein Strom – der
sogennante Zufluss-Strom- aus diesem Gebiet in die Lastkapazität wie beim gepufferten Ein-
signal-Inverter Ringoszillator (gePuESI-RO).

Bild 6-4 Schaltungssimulation des optimierten Ringoszillators (ODSI-RO)
Die Tabelle 6-1 zeigt den Versorgungsstrom- und den Zufluss-Strom aus den oben Simu-
lationsergebnis bei fallenden Flanken der Eingangssignale A und B.
Idc-Tune [µA] Ivdd [µA] IA [µA] IA/Ivdd
140 34,98 0,653 1,9%
Tabelle 6-1 Versorgungsstrom und Zufluss-Strom bei I dc _ Tune = 140 mA
Die Schaltung wird für Steuerströme von 1 µA bis zu 160 µA simuliert und das Verhältnis
des Zuflussstroms über die gesamten entsprechenden Frequenzen mit dem gePuESI-Ring-
Oszillator im Bild 6-5 verglichen.

Bild 6-5 Zufluss-Ströme der ODSI- und gePuESI-Ringoszillatoren
Der Zufluss-Strom des ODSI-Ringozillator beeinflusst nachteilig die Linearität des

Ringoszillators nach der Gleichung 4-14:
f ~ ( I vdd + I A )
Das Bild 6-5 zeigt, dass der Zufluss-Strom des optimierten Doppelsignal-Inverter Ring-
Oszillators (die durchgegehende Kurve) im Vergleich zum gePuESI-Ringoszillator (die
geschtrichelte Kurve) geringer ist, daher hat er eine bessere Linearität.
Im nächsten Abschnitt wird die Ursache dieses Unterschiedes untersucht.
6.5 Untersuchung des Zufluss-Stroms
Da die Abfallzeiten der beiden Eingangssignale A der optimierten Doppelsignal- und

gepufferte Einsignal-Inverter Ringoszillatoren wie im Bild 6-6 fast identisch sind,
beeinträchtigten sie die Ursache des zuvor erläuterten Zuflussstrom-Unterschiedes nicht.

Bild 6-6 die Abfallzeit der Eingangssignale der untersuchten Ringoszillatoren
Eine weitere Simulationsbetrachtung des ODSI-Ringoszillators zeigt, dass die Spannung am

Source-Anschluss des Transistors PM1 vor seiner Aktivierung höher als 1,8 V ist.
Bei ansteigendem Steuerstrom von 1 µA bis zu 160 µA steigt diese Spannung von ca. 1,83 V
bis zu ca. 1,89 V.
Bild 6-6 zeigt das Simulationsergebnis des ODSI-Ringoszillators bei einem Steuerstrom von
140 µA.
Das Source-Potential des PM1 Transistors dieses Oszillators liegt kurz vor seiner Aktivierung
bei ca. 1,87 V größer als Vdd bzw. die Versorgungsspannung. Aber derselbe Potential-
Anschluss beim gePuESI-Ringoszillator entspriccht der Versorgungsspannung Vdd (1,8 V).
Dies ist die Ursache dafür, dass der Transistor PM1 des ODS-Inverters mehr Strom als der
entsprechende Transistor des gePuES-Inverters in die Lastkapazität leitet.
Daher werden die fehlenden posistiven Ladungen¹ des Inverter-Ausgangs beim ODS-Inverter
schneller als beim gePuES-Inverter ausgegelichen. Infolgedessen fliesst weniger Zufluss-
Strom vom „Pull-Down“-Bereich in die Lastkapazität.

Die feldenden positiven Ladungen im Ausgang eines Inverters bzw. die negative
Ausgangsspannung beim Schaltvorgang von „ Vdd “ auf „ VSS “ wurde im Abschnittx erklärt.
Bild 6-7 Schaltungssimulation der ODSI-Ringoszillators bei einem Steuerstrom von 140 µA
Der Grund dafür, dass die Source-Spannung größer als Vdd bzw. 1,8 V ist, kann wie folgt
erklärt werden:
Wie im Bild 6-7 zu erkennen, hat das Eingangssignal A im Vergleich zum Eingangssignal B
eine kürzere Anstiegzeit.
Deshalb wird der Transistor PM1 früher als der Transistor PM2 bei steigenden Flanken der
Eingangssignale ausgeschaltet.

Während dieses Schaltvorgangs der Eingangssignale vom VSS auf Vdd werden mehr positive
Ladungen an die Gate-Anschlüsse der Transistoren PM1 und PM2 geleitet. Aufgrund der
Anziehungskraft werden die negative Ladungen aus Elektron-Löcher-Paare entfernt, und an
den Oberflächen der zweiten Anschlüsse der Gate-Source- bzw. Gate-Drain-Kapazitäten
abgelagert.
Daher werden sich mehr freie Löcher bzw. positive Ladungen im „Pull-Up“-Bereich
befinden.
Sobald die Schwellspannung des Transistors PM1 überschritten wird, wird PM1 augeschaltet
und Infolgedessen steigt seine Source-Spannung an, da keine positive Ladung aus dem „Pull-
Up“-Bereich in den Ausgang des Inverters fließt.
Dieser Vorgang wird im Bild 6-8 für den „Pull-Up“-Bereich des ODS-Inverters dargestellt.
Bild 6-8 Schaltungsverhalten eines ODS-Inverters bei einem Eingangssignal-Vorgang von Vss auf Vdd

7 Zusammenfassung
Eine hohe Linearität ist für Ringoszillatoren in ADC und insgesamt in der Kommunikations-
Technik von entscheidender Bedeutung.
Gemäß der Erfindung [2] wurde in dieser Arbeit die Linearität der Ringoszillatoren auf das
Linearitäts-Verhältnis zwischen der Oszillators-Frequenz und dem Versorgungsstrom unter-
sucht.
Somit beschäftigte sich die Arbeit mit der Analyse und dem Vergleich der Nichtlinearität der
Ringoszillatoren und zum Schluss mit der Entwicklung eines optimierten Ringoszillators mit
einer höheren Linearität.
Die Nichtlinearitäts-Ursachen wurden durch Simulationen und Schaltungs-Analysen unter-

sucht.
Zuerst wurden Kriterien definiert, mit den die Nichtlinearität der bereits entworfenen Ring-
Oszillatoren untersucht wurde.
Die Ausgangsfrequenz und der Versorgungsstrom wurden aus den Schaltungs-Simulations-

daten extrahiert und mittels der definierten Kriterien die Nichtlinearität des Ringoszillators
dargestellt.
Wie das Untersuchungsergebnis des einfachen Ringoszillators ESI-RO zeigt, liegt die Nicht-
linearität am Kurzschluss- bzw. am Zufluss-Strom.
Aus dieser Sicht wurde die Linearität der Ringoszillatoren in dieser Arbeit untersucht. Um
Linearität zu erreichen, muss der Kurzschluss-Strom I SC verhindert oder zumindest verkleinert
werden.
Aus dem Nichtlinearitäts-Vergleich wurden zwei Ringoszillatoren DSI- und gePuESI-RO, die
eine niedrigere Nichtlinearität aufweisen, ausgewählt.
Bei dem DSI-Ringoszillator (Doppelsignal-Inverter) fließt weniger Kurzschluss-Strom im

Vergleich zum ESI-Ringoszillator.
Der Grund dafür sind die zusätzlichen Transistoren, die den „Pull-Up“- bzw. „Pull-Down“-
Bereich während eines Umschalt-Vorgangs frühzeitige abschalten.
Die zweite Methode zur Reduzierung des Kurzschluss-Stroms bzw. der Nichtlinearität eines
Ringoszillators besteht darin, die fallenden und steigenden Flanken des Eingangs-Signals
möglichst steil zu erzeugen.
Bei steilen Flanken des Eingangssignals werden die „Pull-Up“- bzw. „Pullt-Down“-
Transistoren schneller umgeschaltet. Somit wird der Kurzschluss-Strom weitgehend reduziert.

Der Entwurf des gepufferten Einsignal-Inverter Ringoszillators (gePUESI-RO) basiert auf

dieser Methode.
Die Verzögerungselemente dieses Oszillators bestehen aus Current-Starved Invertern wie

beim Einsignal-Inverter Ringoszillator (ESI-RO), aber mit dem Unterschied, dass vor jedem
Inverter zwei zusätzliche Inverter – ohne Stromquellen - als Puffer in Reihe geschaltet sind.
Jeder Puffer beinhaltet einen CMOS-Inverter mit gleicher Transistorlänge von 180 nm.
Die Nichtlinearität dieser Schaltung ist für den Frequenzbereich bis 225 MHz niedriger als die
des ESI-Ringoszillators. Danach steigt die Nichtlinearität aufgrund des Zufluss-Stroms wieder
an.
Die Simulationsergebnisse zeigen, dass beide Ringoszillatoren, DSI- und gePUESI-RO,

haben bis ca. 200-225 MHz eine bessere Linearität im Vergleich zum ESI-Ringoszillator.
Daher haben die beiden Methoden, die für den Entwurf der DSI- und GePuESI-
Ringoszillatoren verwendet wurden, um den Kurzschluss-Strom zu verhindern bzw. zu
reduzieren, verringern die Linearität der Ringoszillatoren erhöht.
Für die Entwicklung eines neuen Ringoszillators mit noch besserer Linearität wurden die
Eigenschaften der DSI- und gePuESI-RO verwendet.
Zuerst wurde eine Schaltung entwickelt, die auf den Current-Starved DSI-Ringoszillator
basiert. Wie erläutert, weist der DSI-Oszillator eine größere Nichtlinearität bei niedrigeren
Frequenzen im Vergleich zu Frequenzen ab 150 MHz auf, da aufgrund der längeren Abfall-
zeit des Eingangssignals A mehr Kurzschluss-Strom fließt.
Um die Nichtlinearität der Schaltung zu verringern bzw. den Kurzschluss-Strom zu

verhindern, wurde die Abfallzeit des Signals A mit Hilfe von zwei in Reihe geschalteten
Puffer reduziert.
Daher wurde die positive Eigenschaft der Puffer, die im gePuESI-Ringoszillator verwendet
wurden, für den neuen Ringoszillator eingesetzt.
Gemäß der Simulationsergebnisse und Nichtlinearitäts-Kriterien zeigt sich, dass der neue ent-
worfene Ringoszillator - optimierte Doppelsignal-Inverter Ringoszillator (ODSI-RO) – im
Vergleich zu den untersuchten Oszillatoren eine geringere Nichtlinearität hat.

8 Literatur
[1] Prof. Heinrich Klar, “Integrierte Digital Schaltungen MOS/BICMOS”, 2. Auflage,

Springer-Verlag Berlin. 1996, ISBN 3-540-61284-X
[2] Erfindungsmeldung, Erfinder: Matthias Völker, Harald Neubauer, „Oszillator und

Verfahren zum Erzeugen elektrischer Schwingungen“, Nummer: EP 09 01 2876
[3] Matthias Völker, „Aktueller Status von VCO basierter ADC“, Fraunhofer IIS, internal
documentation, 05.12.2010
[4] Prof. Heinrich Klar, „Integrierte digitale Schaltungen“, Skript zur Vorlesung VL0433
L608, Institut für Mikroelektronik, TU-Berlin, 25.11.2008
[5] Prof. Heinrich Klar, „Integrierte Analogschaltungen“, Skript zur Vorlesung VL0433
L314 Institut für Mikroelektronik, TU-Berlin, 2008
[6] R. Jacob Baker, “CMOS, Circuit Design, Layout, and Simulation”, Third Edition,
Bublished by John Wiely & Sons, Inc., Hoboken, New Jersey, 2010: Kapitel 11 und S.
561-565
[7] Masterarbeit, Joakim Bergs, “Design of a VCO based ADC in a 180 nm CMOS
Process for use in Positron Emission Tomography”, Lueå University of Technology,
Fraunhofer IIS, Erlangen, January 2010
[8] Mohammad Maymandi-Nejad, Manoj Sachdev, “A Digitally Programmable Delay

Element: Design and Analysis”, IEEE transaction on very large scale integration
(VLSI) Systems, VOL. 11, NO. 5, October 2003, S. 871-877
[9] Behzad Razavi, „Design of Analog CMOS Integrated Circuits“, Prview Edition, ISBN
0-07-237371-0, The MCGraw-Hill Companies, Inc., 2000 Kapitel 1-3 u. S. 433-437
[10] Matthias Völker, Beschreibung der integralen Nichtlinearität (INL ) in Matlab-Codes,

Fraunhofer IIS
[11] Yao Libin, „High Linearity Voltage-Controlled Oscillator“, NUS National University
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[12] Behzad Razavi, “Design of Integrated Circuits for Optical Communication”, McGraw-
Hill Higher Education, 2003, ISBN 0-07-282258-9, Kapitel 6
[13] Eugenio Di Gioia, “Sigma-Delta-A/D-Wandler”, Seminar, Institut für

Mikroelektronik, Prof. H. Klar, TU-Berlin, WS 2008/2009
[14] John A. McNeill, David Ricketts, “The Designer’s Guide to Jitter in Ring
Oscillators”,Springer Science+Business Media, LLC 2009, ISBN 978-0-387-76526-6

[15] Jaewook Kim, Young-Gyu Yoon, “Analysis and Design of Voltage-Controlled

Oscillator Based Analog-to-Digital Converter”, IEEE transaction on circuits and
Systems-I:Regular Papers, VOL. 57, NO. 1, January 2010
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quantizers”, Laboratoire d’Informatique de Paris 6 (eine Präsentation)
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Integrator and Quantizer”, Disseration, Department of electrical engineering,
Massachusets Institute of Technology, February 2009, Seite 30-39
[18] Jaewook Kim, Seonghwan Cho, “A Time-Based Analog-to-Digital- Converter Using a

Multi-Phase Voltage-Controlled Oscillator”, ISCAS, IEEE, 2006, S. 3934-3937
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Interleaved Voltage-Controlled Oscillator”, IEEE transaction on circuits and systems –
I: Regular Papers, VOL. 55, NO. 11, December 2008
[20] Inventors: Arup Dash, Sushil Kumar Gupta, “Reducing Short Circuit Power in CMOS
Inverter Circuits”, Texas Instrument Inc., Patent No.: US 6,686.773 B1, Feb. 3, 2004
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Tritech Microelectronics International, Patent No.: US 5,929,680, Jul. 27, 1999
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Circuits”, international student version, 5 E, ISBN: 978-0470-39877-7, John Wiley &
Sons (Asia) Pte Ltd, 2010
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[25] Matthew Z. Straayer, Michael H. Perrott, “A 12-Bit, 10-MHz Bandwidth, Continuous-

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[26] Roland Küng, “Kapital 9 Oszillatoren”, School of Engineering, Zürich Hochschule für
Angewandte Wissenschaften, ZHAW, ASV, FS2008, 9-1, 2008

A-1 Matlab-Codes der Nichtlinearitäts-Kriterien
% Datei-Eingabe bzw. Simulationsergebnis-Daten
B = input('Bitte die Simulations-Daten der Schaltung eingeben: ', 's');
% Daten-Import von Cadence in Matlab
A = importdata(B,' ',3);
n = input('Aufloesungs-Bits n = ');
N = input('Die Anzahl der Verzoegerungselemente N =');
Fs=50e6; % Abtastfrequenz
% Extrahieren des Steuer-Stroms
IdcTune = A.data(:,1);
% Versorgungs-Strom zu extrahieren
current = A.data(:,2)/N;
% Extrahieren der Oszillator-Frequenz
frequency = A.data(:,3)*1e6;...
...
% Nichtlinearitaets-Berechnung
% cof ist Koeffizient die lineare Frequenz-Kennlinie
cof = polyfit(current_new, frequency_new, 1);
% f_ideal ist die ideale Frequenz-Linie, die aus dem „cof“ berechnet wird
f_ideal = polyval(cof, current_new);
% f_error ist Frequenzfehler: Differenz zwischen der idealen und realen Frequenz
f_error = frequency_new - f_ideal;
% maximaler Fehler
max_error = max(abs(f_error));

% 1. NL-Kriterium
% F_Max entspricht der maximalen Frequenz
NL1 = (max_error/F_Max)*100;
% 2. NL Kriterium
f_error_mean = mean(abs(f_error));
f_ideal_mean = mean(abs(f_ideal));
NL2 = (sqrt(mean((f_error).^2))/f_ideal_mean)*100;
% 3. NL Kriterium
diff_F = diff(frequency);
diff_I = diff(current);
diff_Fideal = diff(f_ideal);
% die VCO-Steilheit
Kvco_real = diff_F./diff_I;
Kvco_ideal = mean(diff_Fideal./diff_I);
K_ideal = (frequency_new(end)-frequency_new(1))/(current_new(end) - current_new(1));
Kvco_error = Kvco_real - Kvco_ideal;
NL3a = (sqrt(sum(abs((Kvco_error).^2)))/Kvco_ideal)*100;
NL3b = trapz(current_new(1:length(Kvco_error)),abs(Kvco_error));
NL3c = NL3b/(current_new(end) - current_new(1));
NL3 = (NL3c/Kvco_ideal)*100;
% 4. NL Kriterium
nonL4 = trapz(current_new,abs(f_error));
NL4 = (nonL4/((current_new(end) - current_new(1))*(frequency_new(end)-

frequency_new(1))))*100;

% 5. NL Kriterium THD
L = 10;
h = linspace(0, 2*pi, (2^L+1));
t= h(1:end-1);
swing = (current_Max-current_Min)/2;
offset = (current_Max+current_Min)/2;
% ein inusf?rmiges Eingangssignal
x = swing*sin(t)+offset;
% entsprechendes Ausgangssignal
y=interp1(current, frequency, x,'spline');
% a ideal Kennlinie
y0 = polyval(cof,x);
% FFT
yfft = fft(y);
yfft0 = fft(y0);
% yfft(1) ist DC signal
% yfft(2) ist das Nutz-Signal
Distortion_Power = sum(abs(yfft(3:length(yfft)/2)).^2);
Signal_Power = yfft(2).^2;
SNDR1 = 10*log10(abs(Signal_Power/Distortion_Power));
THD = 10*log10(abs(Distortion_Power/Signal_Power));

A-2 Nichtlinearitäts-Kennlinien der 4 untersuchten Ringoszillatoren
Bild A-1 Nichtlinearitätskennlinien nach 2. NL-Kriterium

Bild A-4 Nichtlinearitätskennlinien nach THD-Kriterium

Bild A-5 Nichtlinearitätskennlinien nach INL-Kriterium


Masterarbeit TUB IIS Komplett 29april

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Vergleichende Untersuchung und Entwicklung von

Verzögerungselementen für hochlineare Ring-Oszillatoren

Sara Toktam Pashmineh-Ghiaie

Die selbständige und eigenhändige Ausfertigung versichert an Eides statt.

IV-Technische Informatik & Mikroelektronik S. Pashmineh-Ghiaie Fraunhofer IIS

Im Rahmen dieser Masterarbeit, die in Zusammenarbeit mit der technischen Universität

IV-Technische Informatik & Mikroelektronik S. Pashmineh-Ghiaie Fraunhofer IIS

Mein erstes Diplom-Studium an der TU-Darmstadt im Fachbereich Elektrotechnik/

Erlangen, den 29.04.2011

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2 Stand der Technik.......................................................................................................11

2.1 Grundlagen der Oszillatoren ............................................................................................. 11

2.1.1 Schwingungsbedingung eines Oszillators ..................................................................... 11

2.2 Spannungsgesteuerter Oszillator (VCO) ........................................................................... 13

2.3 LC-Oszillator ................................................................................................................... 14

2.4 Ringoszillator ................................................................................................................... 16

2.4.1 Verzögerungselemente ................................................................................................. 18

2.4.2 Schwingbedingungen der Ringoszillatoren ................................................................... 24

2.4.3 Verzögerungszeit eines Ringoszillator-Inverters ........................................................... 26

2.4.4 Frequenz eines Ringoszillators ..................................................................................... 27

2.4.5 Dynamische Verlustleistung .........................................................................................28

2.4.6 Linearitäts-Kriterium ................................................................................................... 28

2.4.7 Steuerung der Ausgangsfrequenz.................................................................................. 30

2.4.8 Steuerspannungen des Ringoszillators .......................................................................... 33

2.4.9 Frequenzverlauf ........................................................................................................... 36

2.5 Oszillatorbasierter ADC ................................................................................................... 39

2.5.1 Architektur ................................................................................................................... 40

2.5.3 Effektive Anzahl von Bits .............................................................................................. 43

2.5.5 Gütezahl ...................................................................................................................... 44

2.5.6 Problem der Nichtlinearität eines VCOs....................................................................... 45

3.1 Nichtlinearitäts-Kriterium I .............................................................................................. 47

3.2 Nichtlinearitäts-Kriterium II ............................................................................................. 49

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3.3 Nichtlinearitäts-Kriterium III ............................................................................................ 50

3.4 Nichtlinearitäts-Kriterium IV ........................................................................................... 53

3.5 THD (Linearitäts-Kriterium V).........................................................................................54

3.6 INL (Linearitäts-Kriterium VI) [10] ................................................................................. 56

4 Untersuchung der hochlinearen Ringoszillatoren .....................................................59

4.1 Einsignal-Inverter Ringoszillator (ESI-RO) ...................................................................... 59

4.1.1 Schaltungsentwurf ........................................................................................................ 60

4.1.2 Untersuchung der Nichtlinearität ................................................................................. 61

4.1.3 Untersuchung der Nichtlinearitäts-Ursache .................................................................62

4.1.4 Zusäzlicher Strom (Zufluss-Strom) ...............................................................................69

4.2 Doppelsignal-Inverter Ringoszillator (DSI-RO) ................................................................ 72

4.2.1 Schaltungsentwurf ........................................................................................................ 73

4.2.2 Untersuchung der Nichtlinearität ................................................................................. 75

4.2.3 Untersuchung der Nichtlinearitäts-Ursache .................................................................76

4.3 gepufferter Einsignal-Inverter Ringoszillator (gePuESI-RO)............................................. 85

4.3.1 Schaltungsentwurf ........................................................................................................ 86

4.3.2 Untersuchung der Nichtlinearität ................................................................................. 87

4.3.3 Schaltungsverhalten ..................................................................................................... 88

4.3.4 Untersuchung der Nichtlinearitäts-Ursache .................................................................90

5 Schaltungsvergleich .................................................................................................. 101

5.1 DSI-und ESI-Ringoszillatoren ........................................................................................ 103

5.2 gePuESI- und ESI-Ringoszillator ................................................................................... 104

6 Optimierter Ringoszillator ....................................................................................... 106

6.1 Schaltungsentwurf .......................................................................................................... 106

6.2 Untersuchung der Nichtlinearität .................................................................................... 107

6.3 Untersuchung der Nichtlinearitäts-Ursache ..................................................................... 108

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6.4 Simulationsergebnisse .................................................................................................... 110

6.5 Untersuchung des Zufluss-Stroms .................................................................................. 112