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Digitaltechnik

Laborversuch 1

FlipFlops

Name: Matr.-Nr.:
Datum Test-nr./Erg. Versuchsdurchführung Anmerkung Unterschrift
vereinbarter Termin
2ter Termin
3ter Termin (Ausnahme)
Nachgespräch

Wichtige Informationen

Die Durchführung des Versuches kann nur nach erfolgreicher Teilnahme an einem Vor-
test erfolgen. Dieser Vortest wird zu Beginn des Versuchstermins durchgeführt. Er kann
im Regelfall einmal im WS wiederholt werden. Der Test orientiert sich an den bereitge-
stellten Laborunterlagen und den jeweiligen Abschnitten der Vorlesungsunterlagen zum
Fach Digitaltechnik.

Füllen Sie das Deckblatt vor jedem Termin entsprechend aus und lassen Sie es von einem
Betreuer abzeichnen.
Ich habe die Informationen zur Kenntnis genommen!

Unterschrift:

Prof. Dr.-Ing. Gregor Gronau


Dipl.-Ing. Dirk Spengler
1 Analyse des Verhaltens von FlipFlops

1.1 Einleitung mit Vorbereitungsaufgabe


Die Simulation von FlipFlops erfolgt unter Zuhilfenahme des Softwarepakets Advanced De-
sign System. ADS ist ein CAD-Tool zur Analyse von elektrischen Schaltungen. Die Stärken
dieses Programms liegen in der Analyse analoger Schaltungen, speziell die Analyse im Mi-
krowellenbereich. Daneben bietet es auch die Möglichkeit zur Analyse von Schaltunger der
Digitaltechnik.
Die angegeben Beschreibung des Programms dient mehr als eine Gedankenstütze für die spätere
Verwendung des Programms. Die Vorstellung und Erläuterung der einzelnen Entwurfsschritte
erfolgt im Praktikum unter Anleitung, so dass Sie sich vor dem Versuch im wesentlichen mit
den Grundlagen (Abschnitt 2 bzw. Vorlesungsunterlagen) und den Vorbereitungsaufgaben (Ab-
schnitt 3) befassen sollten.

Komponente deaktivieren
Rückgängig Variable Ergebnisfenster
Kopieren Masseanschluss
Simulation starten
Verschieben Port
Verbinden

Aktivierte Komponente

Katalogauswahl

Elemente im Katalog
Deaktivierte Komponente

Bild 1.1: Das Schematic-Designfenster für den Schaltungsaufbau

Sie haben das Programm gestartet und ein neues Projekt angelegt. Es erscheint ein Fenster
auf dem Bildschirm, in dem Sie die Schaltung unter Verwendung graphischer Symbole zusam-
mensetzen (schematic entry). Die wichtigsten Elemente im Designfenster, die zum Aufbau der
Schaltung dienen, sind im Bild 1.1 gezeigt. Das wesentliche Element des Designfensters stellt
die Schaltfläche zur Katalogauswahl dar. Dahinter befinden sich alle Bauelemente und Steu-
erelemente zur Kontrolle der Simulation bzw. Analyse. Zur Analyse logischer Verknüpfungen

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1 Analyse des Verhaltens von FlipFlops 2

(Schaltnetze, Schaltwerke) verwenden wir den Data Flow Controller. Dieser hat die Kurzbe-
zeichnung DF und steht im Katalog Common Components.
Zudem ermöglicht die Wahl der Kataloge den Zugang zu den wichtigsten Elementen für den
Schaltungsaufbau:

• Der Katalog Numeric Logic beinhaltet die logischen Gatter und auch FlipFlops.

• Der Katalog Common Components beinhaltet das Anzeigeinstrument Numeric Data


Sink mit der Kurzbezeichnung NumericSink.

• Der Katalog Common Components beinhaltet die Verzögerungskomponente Delay mit


der Bezeichnung Delay.

• Der Katalog Numeric Special Functions beinhaltet den Begrenzer Limit mit der Be-
zeichnung Limit.

• Der Katalog Numeric Sources beinhaltet den Pulsgenerator Rectangular Pulse Output
mit der Kurzbezeichnung Rect.

• Der Katalog Numeric Sources beinhaltet die Gleichspannungsquelle Constant Qutput


mit der Kurzbezeichnung Const.

Zur Übung soll ein Taktzustandsgesteuertes RS-FlipFlop gemäß Bild 1.2/1.3 mit NAND-
Gattern aufgebaut werden.

Bild 1.2: Das Schematic-Designfenster zeigt ein Taktzustandsgesteuertes RS-FlipFlop

Nachdem Sie das FlipFlop aufgebaut haben, klicken Sie auf den Button „Analyse starten“
(Bild 1.1)
1 Analyse des Verhaltens von FlipFlops 3

Bild 1.3: Das Schematic zeigt ein Taktzustandsgesteuertes RS-FlipFlop


1 Analyse des Verhaltens von FlipFlops 4

Wählen Sie im Ergebnisfenster mit Plot Types oder anhand der Ikonen in der linken Leiste
die Diagrammart aus. Achten Sie darauf, das Sie auf das richtige Dataset zugreifen.

Bild 1.4: Auswahl des Datasets im Data Display Server

Nach dem Durchführen der Simulation sind die Ergebnisse gemäß Bild 1.5 darzustellen.

Bild 1.5: Data Display Server mit Bitmuster des RS-FlipFlop


1 Analyse des Verhaltens von FlipFlops 5

Nach der Auswahl von Plot Types erscheint an der Stelle des Mauspfeils die Umrandung für
das Diagramm. Mit einem Mausklick wird dieser Rahmen fixiert und es öffnet sich ein weiteres
Windowsfenster. Hier erfolgt unter Plot Type die Auswahl und Übernahme von Dataseteintra-
gungen in das Diagramm. Siehe hierzu das Bild 1.6a.

Bild 1.6 a: Ausgabe des Datasets Bild 1.6 b: Auswahl der Skalierung

Die Skalierung eines Diagrammes erfolgt automatisch, sie kann aber auch unter Plot Options
manuell gesetzt werden. Siehe hierzu das Bild 1.6b. Die Einstellseiten Plot Type und Plot
Options befinden sich im selben Einstellfenster. Dieses lässt sich auch durch einen Doppelklick
auf das Diagramm wieder aufrufen.
Die Default-Einstellung der Diagrammform lässt sich nach einen Doppelklick auf eine Dataset-
Eintragung unter Traces verändern. Hierzu öffnet sich das Fenster Trace Type. Siehe hierzu
das Bild 1.7a. Dort können Sie unter Select Type die Diagrammform neu auswählen. Wenn Sie
auf Trace Options umblenden können Sie den Linientyp und die Farbe der Linie bestimmen.
Siehe hierzu das Bild 1.7b.

Bild 1.7 a: Auswahl der Diagrammform Bild 1.7 b: Auswahl der Linienform
1 Analyse des Verhaltens von FlipFlops 6

1.2 RS-FlipFlop
1.2.1 Aufgabe 1: Simulation eines RS-FlipFlops

Nach Aufbau und Simulation der RS-FlipFlop-Schaltung im Schematic-Designfenster zeigen


Sie die Bitmuster mit dem Data Display Server an. Überdenken Sie die Schaltung und die
Notwendigkeit der verwendeten Zeitverzögerungen Delay. Drucken Sie die Schaltung und das
Bitmuster aus.

1.3 JK-FlipFlops
1.3.1 Aufgabe 2: Simulation eines JK-FlipFlops

Erstellen Sie im Schematic-Designfenster ein flankengesteuertes Master-Slave JK-FlipFlop.


Modifizieren Sie hierfür das RS-FlipFlop aus der Vorbereitungsaufgabe, indem Sie es zunächst
unter einem neuen Namen abspeichern und dann bearbeiten. Führen Sie die Simulation durch
und zeigen Sie die Bitmuster mit dem Data Display Server an. Analysieren Sie das Verhalten
und drucken Sie die Schaltung und das Bitmuster aus.

1.3.2 Aufgabe 3: Simulation eines Frequenzteilers

Bauen Sie Ihr JK-FlipFlop in einen Frequenzteiler um. Speichern Sie die Schaltung hierfür
zunächst wieder unter einem neuen Namen ab. Führen Sie die Simulation durch und zeigen
Sie die Bitmuster mit dem Data Display Server an. Überprüfen Sie die Funktionsweise und
drucken Sie die Schaltung und das Bitmuster aus.

1.4 D-FlipFlops
1.4.1 Aufgabe 4: Simulation eines D-FlipFlops

Erstellen Sie im Schematic-Designfenster ein flankengesteuertes Master-Slave D-FlipFlop.


Verwenden Sie hierfür das RS-FlipFlop aus der Vorbereitungsaufgabe. Auch dieses wird zu-
nächst unter einem eindeutigen Namen abgespeichert. Führen Sie die Simulation durch und
zeigen Sie die Bitmuster mit dem Data Display Server an. Analysieren Sie das Verhalten und
drucken Sie die Schaltung und das Bitmuster aus.

1.4.2 Aufgabe 5: Simulation eines Frequenzteilers

Bauen Sie Ihr D-FlipFlop in einen Frequenzteiler um. Führen Sie die Simulation durch und
zeigen Sie die Bitmuster mit dem Data Display Server an. Überprüfen Sie die Funktionsweise
und drucken Sie die Schaltung und das Bitmuster aus.
2 Darstellung wichtiger Flipfloptypen

2.1 RS-Flipflops
Es gibt verschiedene Realisierungsformen des RS-Flipflops. Bild 2.1 a) zeigt die Realisierung
eines RS-Flipflops mit Hilfe von NOR-Gattern und Bild 2.1 b) die Realisierung mit Invertern
und NAND-Gattern.

a) b)
Bild 2.1: RS-Flipflop mit NOR-Gattern a) und RS-Flipflop mit Invertern und NAND-Gattern
b)
Zur allgemeinen Analyse der Schaltung in 2.1 b) werden die Ausgänge in Q = Q1 und Q = Q2
umbenannt. Da eines der beiden Gatter, bedingt durch einen nicht exakt identischen Aufbau,
schneller ist, wird nach dem Anlegen einer Signalkombination an den Eingängen, das schnellere
FF zuerst den Ausgangswert aktualsieren. Um genau dieses Umschaltverhalten analysieren zu
können, wird in einem Gedankenexperiment die Rückkopplung des langsameren FFs, hier die
von Q2 , zum oberen Gatter aufgetrennt, so dass die Schaltung, die in Bild 2.2 dargestellt ist,
entsteht.

Bild 2.2: RS-Flipflop mit aufgetrennter Rückkopplung

Zum Zeitpunkt tn , d.h. im Augenblick des Signalwechsels von Rn , Sn , liegen Rn , Sn sowie die
Speicherzustände Qn1 und Qn2 an den Eingängen der NAND-Gatter an. In Gedanken wird nun
der in Bild 2.2 gezeigte Schalter geöffnet, so dass das obere Gatter das neue Ausgangssignal
Qn+1
1 = Qn2 Sn an den Eingang des unteren Gatters liefert und Q2 geht auf Qn+1
2 = Rn Qn+1
1 . Es
gilt somit
Qn+1
1 = Qn2 Sn und Qn+1
2 = Rn Qn+1
1

bzw.
Qn+1
2 = Rn · Qn2 Sn = Sn Qn2 + Rn . (2.1)

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2 Darstellung wichtiger Flipfloptypen 8

Aus Symmetriegründen ergibt sich aus entsprechender Betrachtung für Qn+1


1 die Beziehung

Qn+1
1 = Rn Qn1 + Sn , (2.2)

so dass die in Bild 2.3 gezeigte Wahrheitstabelle für das RS-FF angegeben werden kann.

Sn Rn Sn Rn Qn+1
1 Qn+1
2 * Der Zustand R = S = 1 ist nicht erlaubt, da dieser Zustand
0 0 1 1 Qn1 Qn2
beim Wechsel auf R = S = 0 zu einem unbestimmten Ver-
0 1 1 0 0 1
halten führt. Interner Aufbau sowie Exemplarstreuungen
1 0 0 1 1 0
führen zu zufälligen Ergebnissen.
1 1 0 0 1 1 ∗

Bild 2.3: Wahrheitstabelle des RS-Flipflops

Nachteil: Änderungen an den Eingängen wirken direkt an den Ausgängen, d.h. das FF ist
ständig transparent.

2.2 Taktzustandsgesteuertes RS-Flipflop


Um die Eingänge des RS-Flipflops mit einem Steuersignal (CLOCK) aktivieren zu können und
somit die ständige Transparenz zu umgehen, werden diese, wie in Bild 2.4 gezeigt, zusätzlich
mit einem Steuereingang UND-verknüpft.

Bild 2.4: Taktzustandsgesteuertes RS-Flipflop

In Bild 2.4 sind die zusätzlichen AND-Gatter und die vorhandenen INVERTER direkt durch
NAND-Gatter ersetzt. Der Vorteil dieser Bauform liegt in der Verwendung von vier gleichen
Gattern.
Zur vereinfachenden Darstellung des taktzustandsgesteuerten RS-Flipflops nach Bild 2.4 wird
das in Bild 2.5 gezeigte Schaltungssymbol verwendet.

Bild 2.5: Symbol des taktzustandsgesteuerten RS-Flipflops


2 Darstellung wichtiger Flipfloptypen 9

2.3 RS-Master Slave Flipflop


Bild 2.6 zeigt eine weitere Variante des RS-Flipflops. Das RS-Master Slave Flipflop setzt mit
der abfallenden Flanke des C-Impulses den Q2 Ausgang des Slave Flipflops. Das heißt für die
Ausgangswerte sind die Werte von R bzw. S kurz vor der abfallenden Flanke maßgebend. Zu-
stände zu anderen Zeitpunkten haben keinen Einfluss auf das Ausgangsverhalten des Flipflops.

Bild 2.6: RS-Master Slave Flipflop

Die Verwendung des Master-Slave Prinzips führt zu einem flankengesteuerten Flipflop!


Vorsicht: Auch beim RS-Master Slave Flipflop ist die Eingangskombination
R = S = 1 verboten!
2 Darstellung wichtiger Flipfloptypen 10

2.4 JK-Flipflop

Bild 2.7: Aufbau eines JK-Flipflops

Beim RS-Flipflop ist der Zustand R = S = 1 verboten, da dieser beim Übergang auf R = S =
0 unvorhersagbares Verhalten aufweist. Unter Berücksichtigung der Wahrheitstabelle des RS-
Flipflops nach Bild 2.3 ist es sinnlos den S Eingang aktiv zu lassen, wenn Q1 = 1 ist, denn in
diesem Fall hätte S = 1 keinen Einfluss auf Q1 . Entsprechend ist es zwecklos für Q2 = 1 den
R-Eingang aktiv zu lassen, denn R = 1 hätte auch hier keine Wirkung. Um also zu verhindern,
dass R und S gleichzeitig 0 sind, wird das RS-Flipflop, wie in Bild 2.7 gezeigt, ergänzt. Dies hat
zur Folge, dass beiden Eingangssignale nun auch den Wert 1 annehmen dürfen. Dadurch wird,
wie leicht nachzuprüfen ist, ein Wechsel des Ausgangssignals erreicht, so dass die vollständige
Wahrheitstabelle des JK-Flipflops die in Bild 2.8 gezeigte gestalt erhält. Die Werte J = K = 1
am Eingang sind somit erlaubt.

J n K n Qn+1 Qn+1
0 0 Qn Qn
0 1 0 1
1 0 1 0
1 1 Q n Qn

Bild 2.8: Wahrheitstabelle des JK-Flipflops

Ein sehr interessantes Verhalten stellt sich ein, wenn die Eingangszustände zu J = K = 1 gesetzt
werden. Dadurch ergibt sich das in Bild 2.9 gezeigte Ausgangsverhalten. Bei jeder abfallenden
Flanke wechseln die Ausgangszustände des JK-Flipflops, d.h. dass das JK-Flipflop mit J = K =
1 als Frequenzteiler eingesetzt werden kann.

Bild 2.9: Verhalten eines JK-Flipflops mit J = K = 1


2 Darstellung wichtiger Flipfloptypen 11

2.5 Taktzustandsgesteuertes D-Flipflop


Das D-Flipflop (Delay-FF) hat die Aufgabe den am Eingang D anliegenden Zustand während
eines Taktzyklusses am Ausgang für den nächsten Zyklus bereitzustellen. Eine Realisierung
dieses Speichertyps mit Hilfe eines RS-Flipflops und die zugehörige Wertetabelle, bei dem
R = S ist, ist in Bild 2.10 dargestellt.

Cn Dn Sn Rn Qn+1
0 0 0 1 Qn
0 1 1 0 Qn
1 0 0 1 0
1 1 1 0 1

a) b)
Bild 2.10: Taktzustandsgesteuertes D-Flipflop a) mit Warheitstabelle b)

2.6 Flankengetriggertes D-Flipflop

Bild 2.11: Flankengetriggertes D-Flipflop


Die bislang behandelten flankengetriggerten Flipflops übernehmen die Signale bei der ab-
fallenden Flanke des Taktsignals. Das heißt dass die Ausgangssignale erst während der
zweiten Takthälfte anstehen. Die Anwendung eines solchen Bauelementes in einer synchro-
nen Schaltung, bei der mehrere Prozesse parallel ablaufen, wirkt sich nachteilig aus, da dieses
Verhalten besonders beobachtet werden muss. Günstiger hingegen lassen sich Bausteine einset-
zen, die die Signale an den Eingängen nur in einer kurzen Zeitspanne ∆t, die kurz vor der ersten
Taktflanke endet, beobachtet. Diese flankengetriggerten Flipflops übernehmen die Zustände mit
der ansteigenden Flanke. Das in Bild 2.11 beschriebene Master-Slave D-Flipflop, mit dem In-
verter für das Clock-Signal am Master-FF, liefert die geforderten Eigenschaften. Durch den
Inverter im Takteingang des Master Flipflops übernimmt der Q’-Ausgang den an D zum Zeit-
punkt t1 anliegenden Zustand, wobei t1 den Zeitpunkt beschreibt, der kurz vor dem Anstieg des
Taktsignals liegt. Kurz danach, d.h. unmittelbar nachdem die Taktflanke von 0 auf 1 gegangen
ist, übernimmt das Slave-Flipflop diesen Zustand und hält ihn so über eine Taktperiode.
Anmerkung: Da in sehr vielen digitalen Grundschaltungen eine Vielzahl von Flipflops verwen-
det werden, die zu Beginn bestimmter Zyklen einen definierten Zustand (in der Regel Q = 1)
einnehmen sollen, werden die Flipflops mit einem zusätzlichen Reseteingang versehen.
3 Vorbereitungssaufgaben zum Praktikum

Mit den nachstehenden Ausführungen können Sie sich gezielt auf einige Eigenheiten der Test-
fragen zum Versuch vorbereiten und Ihr Verständnis für die in der Vorlesung und Übung ver-
mittelten Inhalte überprüfen.

3.1 Wahrheitstabelle
Ermitteln sie zu den Eingangswerten an A und B die Ausgabewerte an X und Y. Die Hilfsgröße
H muss nicht verwendet werden. Es gelten die aus der Vorlesung bekannten Notationen.

A & X
H
B

> 1 Y
&

Bild 3.1: Netzwerk

A B H X Y
0 0
0 1
1 0
1 1

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3 Vorbereitungssaufgaben zum Praktikum 13

3.2 Signallaufplan

Bild 3.2: Schaltsymbol für eine Verzögerung. Das Bauteil verzögert in diesem Fall das anlie-
gende Signal um die Zeit T .

A & X
H
B

> 1 Y
&
7 ,5 m s

Bild 3.3: Netzwerk mit Verzögerungsglied

Betrachten Sie die Schaltung in Bild 3.3 und geben sie die Signalverläufe an den Ausgängen X
und Y in Abhängigkeit von den Signalen an den Eingängen A und B an. Berücksichtigen Sie
das Verzögerungsglied in Bild 3.3.

Y
0 1 5 3 0 4 5 6 0 7 5 t/m s

Bild 3.4: Signallaufplan für die Schaltung aus Bild 3.3


3 Vorbereitungssaufgaben zum Praktikum 14

3.3 RS-Flip-Flop
Geben Sie die Wahrheitstabelle des NAND-Gatters an.

A B AB AB
0 0
0 1
1 0
1 1

Betrachten Sie die Schaltung in Bild 3.5 und geben sie die Signalverläufe an den Ausgängen X
und Y in Abhängigkeit von den Signalen an den Eingängen A und B an.

A &
X

Y
B &

Bild 3.5: RS-Flipflop Teilschaltung

1
A
0
1
B
0
1
X
0
1
Y 0
0 1 5 3 0 4 5 t/m s

Bild 3.6: Signallaufplan für die Schaltung aus Bild 3.5

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