10/05/2011

Agenda Subfamilias NXP

• Introducción
• Presentación de la Familia Cortex M3
• Arquitectura de los Cortex M3
• Repertorio de Instrucciones y Ejemplos
• Sistema de Memoria
• Excepciones, Interrupciones y el NVIC
• La familia NXP LPC17xx
Cortex LPC17xx 1

Subfamilia Cortex M3 - NXP Características principales

• Compatibilidad pin a pin con la familia ARM7
LPC23xx
• Introducción de:
• MPU
• NVIC
• WIC
• Acelerador de Flash
• DMA
• 15 comunicaciones serie
• Muy bajo consumo (Múltiples modos)
Cortex LPC17xx 4

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Características Principales Integrantes y características

• MPU: Permite la protección de zonas de memoria de la acción
indeseada de programas
• NVIC: permite la generciación y priorización de interrupciones
y minimiza la latencia de las interupciones.
• WIC: permite la rápida entrada en ejecución de programa
luego de un estado de bajo consumo.
• Acelerador de flash: Que permite ejecutar el programa sin
wait states (ver Cap 3) superando las limitaciones tecnológics
de las memorias Flash.
• DMA: Muchos dispositivos pueden acceder a realizar
trasnferencias entre sí o con memoria.
Cortex LPC17xx 5 Cortex LPC17xx 6

Compatibilidad 17xx Diagrama en bloques – Parte 1

Se ha buscado facilitar la transición de desarrollos realizados con micros

De la Familia ARM2300 haciendo que los componentes Cortex 176x sean
Compatibles pin a pin con aquellos

Cortex LPC17xx 7 Cortex LPC17xx 8

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17xx Diagrama en bloques – Parte 2 Matriz de buses multicapa AHB

Cortex LPC17xx 9 Cortex LPC17xx 10

Matriz de buses multicapa AHB 17xx Diagrama en bloques – Parte 3

• Las matrices de comunicaciones permiten •15 canales serie
•Las partes
realizar múltiples actividades sombreadas pueden
ser manejadas por
simultáneamente a través de los buses. DMA
•Dos controladores
• Por ejemplo, el procesador puede estar distintos para
buscando un código de operación y manejar dispositivos
independientemente
ejecutándolo simultáneamente a que esta
accediendo a la comunicación con el exterior
(p. ej USB, ethernet o DMA ) a plena velocidad

Cortex LPC17xx 11 Cortex LPC17xx 12

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Repaso e implementación de la
Manipulación de Bits
Manejo de Bits
• El manejo de bits de los ARM7 es bastante
primitivo y requiere las acciones de read-
modify-write típicas de los microprocesadores
• En la familia Cortex se rescató la filosofía del
bit set – bit clear de los microcontroladores.
• Buscando no crear nuevas instrucciones se
asociaron palabras de una zona de memoria
con bits de periféricos. Es llamado Bit Band

Cortex LPC17xx 13 Cortex LPC17xx 14

Bit Band Bit Band

Cortex LPC17xx 15 Cortex LPC17xx 16

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Bit Band
LPC17xx Regiones de bit band

Cortex LPC17xx 17 Cortex LPC17xx 18

Áreas de bit band Operación

Cortex LPC17xx 19 Cortex LPC17xx 20

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Mapa de Memoria
•Muy sencillo mapa de memoria lineal de 4GB
•Las particiones de la BUS matrix acceden a memoria mediante los buses
AHB y PPB

Manejo de Memoria

Cortex LPC17xx 21

Mapa de Memoria Mapa de Memoria

Cortex LPC17xx 23 Cortex LPC17xx 24

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Mapa de memoria Mapa de Memoria LPC1768

Cortex LPC17xx 25

Periféricos mapeados como

Tipos de memoria
memoria
Periférico APB0 Dirección de base Nombre del Periférico • Normal: el procesador reordenar transacciones para
0 0x4000 0000 Watchdog Timer
1 0x4000 4000 Timer 0 mejorar eficiencia, o realizar lecturas especulativas.
2 0x4000 8000 Timer 1
3 0x4000 C000 UART0
4 0x4001 0000 UART1
• Dispositivo: El procesador conserva el orden de las
5
6
0x4001 4000
0x4001 8000
reservada
PWM1
transacciones en relación con otras operaciones a
7
8
0x4001 C000
0x4002 0000
I2C0
SPI
dispositivos o memoria fuertememente ordenada
9
10
0x4002 4000
0x4002 8000
RTC
GPIO interrupts
(Strongly-ordered memory).
11 0x4002 C000 Pin Connect Block
12 0x4003 0000 SSP1 • Fuertemente ordenado: El procesador conserva el orden
13 0x4003 4000 ADC
14 0x4003 8000 CAN Acceptance Filter RAM de las transacciones en relación con todas los demás
15 0x4003 C000 CAN Acceptance Filter Registers
16 0x4004 0000 CAN Common Registers transacciones (o sea se deshabilita el buffer de
17 0x4004 4000 CAN Controller 1
18 0x4004 8000 CAN Controller 2
memoria).
19 a 22 0x4004 C000 a 0x4005 8000 reservada
23 0x4005 C000 I2C1
24 a 31 0x4006 0000 a 0x4007C000 reservada

Cortex LPC17xx 27 Cortex LPC17xx 28

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Atributos de la memoria Zonas de memoria

• Compartible: Utilizada para albergar colas y
semáforos a ser compartidos por varias
actividades (p. ej. Programa principal y DMA).
Las zonas de memoria fuertemente ordenadas
son siempre compartibles.
• Ejecutar nunca (XN): El intento de acceder a
buscar una instrucción a esa zona de
memoria, generará una excepción.

Cortex LPC17xx 29 Cortex LPC17xx 30

Memoria Acelerador de memoria Flash

Flash
512 KB
Encargada
de la ISP
Al estar sobre
3 ramas distintas
De la matriz de
Buses, pueden
Ser accedidas
simultáneamente

Cortex LPC17xx 31 Cortex LPC17xx 32

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Acelerador de memoria Flash Secuencia de arranque

128 bits
•ISP = In system Programming. Se
carga todo el programa desde la PC
•IAP = In Application Programming. Se
modifica la memoria flash en tiempo de
ejecución.
Seguridad

Ejecución Normal
•Permite ejecutar programas desde flash a máxima velocidad
• Hasta 100MHz sin introducir Wait States
•Provee interfaces separadas a los buses I-code y D-code
•Optimiza la interacción con los buffers de pre-búsqueda del Cortex-M3.
•Operación transparente para el usuario. Se programa a través del
registro FLASHCFG con el que se puede graduar la aceleración.

In System Programming
Cortex LPC17xx 33 Cortex LPC17xx 34

MPU

Unidad de Protección de
Memoria (MPU)

Cortex LPC17xx 35 Cortex LPC17xx 36

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MPU
• Permite dividir la memoria en regiones y asignarles ubicación,
tamaño, atributos y permisos de acceso.
• Son 8 zonas numeradas de 0 a 7. Permite organizar zonas de
memoria separadas o superpuestas (overlapping) con permisos
individuales.
Relojes
• En las zonas compartidas, vale los atributos de la zona de mayor
número (ej. 7 sobre 5)
• Una región de memoria denominada background, tiene los mismos
atributos de acceso default del sistema y sólo puede ser accedida
con acceso privilegiado.
• Los sistemas operativos (OS) pueden cambiar dinámicamente la
configuración de las zonas acorde a los requerimientos de las
tareas.

Cortex LPC17xx 37 Cortex LPC17xx 38

Características de los tres distintos Características detalladas de los

relojes
1. Oscilador RC interno (IRC) (Default)
• Fuente de reloj para el watchdog y/o el reloj que excita al PLL y
subsecuentemente a la CPU.
• La frecuencia normal del IRC es de 4 MHz con una exactitud de
±1% en todo el entorno de temperatura y tensión
2. Oscilador Principal
• Fuente de reloj de la CPU usando o no el PLL
• El oscilador principal también provee la fuente de reloj para el
PLL dedicado del USB.
• Opera a frecuencias desde 1 MHz a 25 MHz
3. Oscilador del RTC
• Fuente de reloj para el bloque del RTC, el PLL principal y
subsecuentemente la CPU
• Clock de 1 Hz al RTC
distintos relojes (1/2)
PLL Principal (PLL0)
• Frecuencia de entrada en el rango de 32 kHz a 25 MHz
• Puede utilizar el oscilador principal, el oscilador RC interno o el oscilador del RTC
• Frecuencia de salida: de 10 MHz a la máxima de la CPU
PLL Secundario (PLL1)
• Dedicado a proveer el reloj con la precisíón requerida por la interfaz USB. Agrega
flexibilidad al PLL Principal. Recibe el PLL0 y genera 48 MHz para USB
Registro(s) de selección del Reloj de Periféricos
• Utilizados para controlar la señal de reloj que será utilizada para los periféricos
individualmente
• Cada periférico tiene sus ajuste individual de reloj y que puede ser llevado a ser
igual al de la CPU o puede ser dividido desde la misma

Cortex LPC17xx 39 Cortex LPC17xx 40

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Características detalladas de los

Ampliación del funcionamiento
distintos relojes (2/2)
Funcíones de salida de Reloj
Cualquiera
• Desde la frecuencia generada por el oscilador, se puede de las tres
puede ser
dividir para disminuir la potencia consumida al disminuir la usada para
frecuencia de trabajo generar cclk

• Usada para sincronizar dispositivos externos con el reloj de la

CPU
La combinación de ambos permiten generar cclk
• Usada durante el proceso de desarrollo para permitir verificar
el funcionamiento del oscilador principal, el reloj IRC, el reloj
RTC, el reloj de la CPU (cclk), o el reloj de USB

Cortex LPC17xx 41 Cortex LPC17xx 42

Ampliación del funcionamiento Ampliación del funcionamiento

Fuentes
Derivados del
de cclk y watchdog
pudiendo clock
excitar 4
periféricos

Cortex LPC17xx 43 Cortex LPC17xx 44

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Ampliación del funcionamiento Salida de Reloj

Opción 2

Opción 1
Puede ser
empleada
para excitar
otros
dispositivos o
bien para test

Cortex LPC17xx 45 Cortex LPC17xx 46

Interrupciones
• LPC 17xx soporta 35 interrupciones vectorizadas con 32
niveles de prioridad programables para cada
Controlador de interrupciones interrupción
• Se agruparán los valores de campos de prioridad en grupos y
anidadas NVIC subgrupos de prioridades
• NMI = Interrupción externa no enmascarable
• Latencia de interrupciones determinística
• Características avanzadas
• Prioridad de pre-vaciado
• Tail chaining (encadenado de colas)

Cortex LPC17xx 47 Cortex LPC17xx 48

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Latencia de Interrupciones del

Terminología (a ser ampliada)
• Determinístico: Que es predecible. Dado un conjunto de
NVIC
entradas, siempre producirá las mismas salidas pasando
por la misma secuencia de estados.
• Prevaciado (preemption) Habilidad de un sistema
operativo o programa similar de detener la ejecución de
una tarea programada a favor de una tarea de mayor
prioridad.
• Tail chaining: Forma de encolar los retornos de Latencia de interrupciones determinística
interrupciones anidadas, de forma de optimizar el tiempo • Cortex-M3 tiene una latencia de interrupción de 12
total de ejecución. ciclos y 12 ciclos para retornar de la ISR
• ARM7 tiene una latencia de interrupción entre 24 y
• Latencia de interrupciones: Demora experimentada desd
42 ciclos y 16 de retorno. NO ES DETERMINÍSTICO
que se genera una interrupción hasta que es atendida

Cortex LPC17xx 49 Cortex LPC17xx 50

Tail Chaining Tipos de Excepciones en Cortex M3

En el caso de que una interrupción de mayor prioridad
interrumpa una de menor prioridad, se abreviará el

Propias de núcleo Cortex

proceso de salida y nueva entrada a interrupción (Tail
Chaining)

Cortex LPC17xx 51 Cortex LPC17xx 52

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Tabla de Vectores Priorización de la interrupción

Comienza en dir 0
• Cada fuente de interrupción tiene un valor de
Pero puede ser
reubicado en RAM prioridad de 5 bits
programando el NVIC
Direcciones (no
• Controladas por los registros del NVIC Reset
programa) Contro Reg y el campo PRIGROUP del registro
Application Interrupt

Cortex LPC17xx 53 Cortex LPC17xx 54

Application Interrupt and Reset

Conjunto de bits PRIGROUP
Control Register del NVIC

Define cuantos bits son utilizados para

el grupo y cuántos para el sub-grupo

Cortex LPC17xx 55 Cortex LPC17xx 56

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Ejemplo

GPIO

Cortex LPC17xx 57 Cortex LPC17xx 58

Entradas y Salidas (GPIO) GPIO e Interrupciones Externas

• 70 GPIOs de alta velocidad (LQFP100) y 52 GPIOs (LQFP80)
• Todas las patas tienen pull-ups, pull-downs, o ninguna.
• Todas las patas pueden ser configuradas como open drain
• Los registros de los GPIO estan ubicados en el bus de
periféricos AHB para accesos rápidos a E/S
• Los registros de GPIO son accesibles por medio del GPDMA
• Entradas externas de interrupción
• 46 entradas de interupción sensibles a flanco
• 4 entradas de interrupción sensibles a nivel o a flanco
• Opcionalmente pueden despertar al procesador desde el Power-down
• Se pueden seleccionar (programando los
pines) hasta 46 entradas de interrupción
sensibles a flancos (42 GPIO + 4 EINT).
• Las entradas de interrupción pueden ser
opcionalmente utilizadas para despertar al
procesador de los modos de Power down

Cortex LPC17xx 59 Cortex LPC17xx 60

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Timers del LPC1769

Timers

Temporizadores
Cortex LPC17xx 61

Timers Timer (0, 1, 2, y 3), Watchdog

Timers/counters de 32-bit
• Cuatro timers de propósito general • 8 entradas de captura externa

• Watchdog • 4 salidas externas de coincidencia (match)

• Modo de temporización o de conteo
• Timer generador de interrupciones repetitivo • Soporte de controlador GPDMA
• PWM (Operación del timer) • Peremite transferencias de memoria a memoria temporizadas

Watchdog Timer
• Systick • Tiempo programable de 32-bits
• Temporizado por el reloj IRC o por el de periféricos
• Puede ser utilizado para despertar al sistema en los modos de bajo
consumo
• NO puede ser deshabilitado por programa

Cortex LPC17xx 63 Cortex LPC17xx 64

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Particularidades de los Timers Real-Time Clock (RTC)

Timer de interrupción repetitiva (RIT) Ultra-low power 32 kHz oscillator provides 1 Hz clock to the RTC
Separate battery power supply
• Timer de 32-bits Uses CPU power supply, when present
• Astable (Free-running) Calibration mechanism
• Reset on Match Interrupt ±1 second per day

• Útil para eventos repetitivos definidos por el usuario
Timer SYSTICK (parte del NVIC)
• Timer decreciente de 24 bits dedicado de 10 ms.
• Temporizado desde el reloj de la CPU o desde una pata
(STCLK)
• Útil para sistemas operativos o despachadores de tareas
Battery-backed registers -20 bytes
Alarm function generates interrupts
Wakes CPU from reduced power modes
1 second resolution
Extremely low power consumption
390 nA (typical @ 25ºC)
Calendar function does not require CPU involvement
RTC works with Vbatas low as 2.1 V

Cortex LPC17xx 65 Cortex LPC17xx 66

Modulación del ancho de pulso

Systick
(PWM)
• Timer de 24 bits que se decrementa a 0 y provee 10 ms entre
interrupciones (a 100 MHz de CPU) Bloque estandar PWM
• Puede utilizar como base de tiempo el clock de la CPU o • Resolución de 32-bits
STCLK
• 6 salidas PWM single-edge ó 3 double-edge
• Mecanismo de Latch sombreado
• Operación sin glitches
Bloque PWM con operación de contador o de timer
• Fuente de reloj: Reloj de periféricos o entradas de captura
• Puede ser usado como timer/contador de propósito
general
Cortex LPC17xx 67 Cortex LPC17xx 68

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PWM para control de motores

Bloque de control de Motores
trifásicos
• Soporte para motores
trifásicos de AC y DC
• Tres pares de salidas PWM
• Cada una con polaridades
opuestas
• Alineadas al flanco o al
centro
• Inserción de banda muerta
programable

Cortex LPC17xx 69 Cortex LPC17xx 70

RTC

Reloj de tiempo Real (RTC)

Cortex LPC17xx 71 Cortex LPC17xx 72

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Controlador de DMA de propósito

General (GPDMA)

DMA

Cortex LPC17xx 73 Cortex LPC17xx 74

Controlador de DMA de propósito Controlador de DMA de propósito

General (GPDMA) General (GPDMA)
Soporta transferencias de periféricos de
alta velocidad como transferencias de • DMA soporta los siguientes periféricos:
memoria a memoria • ADC de 12-bits
• DAC de 10-bits
• 32-bit master bus width (soporta
transferencias de 8-, 16-, or 32-bits) • Pueden ser disparados por una Timer match condition
• 8 Canales de DMA, cada uno con una FIFO de 4 • Todas las UARTs
palabras • SSP
• 16 línes de requerimiento de DMA • I2S
Transferencias soportadas: • GPIO
• Memoria a Memoria • Señales de solicitud de DMA simple y DMA en
• Memoria a Periférico ráfagas
• Periférico a Memoria
• Periférico a Periférico
Cortex LPC17xx 75 Cortex LPC17xx 76

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Periféricos del LPC1769 DMA

Comunicaciones serie
Los registros grisados son
Accesibles por DMA

Cortex LPC17xx 78

Interfaces serie

Interfaces Serie

Cortex LPC17xx 79 Cortex LPC17xx 80

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SPI y SSP(0 y 1) I2C (0, 1, & 2)

Controlador SPI (Serial Peripheral Interface) I2C Bus interface (Inter-Integrated Circuit)
• Comunicación sincrónica, serie y full Duplex. • Satisface la interfaz I2C
• SPI master ó slave • Puede ser configurado como Master,
• Transferencia de 8 ó 16 bits Slave o Master/Slave
• Reloj con polaridad y fase programables para operaciones de recepción/transmisión • Transferencia de datos bidireccional entre
• Máxima velocidad (master/slave) 12.5 Mbps
Masters y Slaves.
• Puerto compatible con Fast-mode Plus I2C
(1 Mbit/sec) (I2C0)
Controlador SSP (Synchronous Serial Communication)
• Reloj Programable para permitir el ajuste
• FIFOs de 8 tramas tanto para Transmisión y Recepción y capacidad de multiprotocolo de las tasas de transferencia I2C
• Transferencias de datos de 4 a 16-bits
• Reconcimiento opcional de hasta 4
• Soporte de DMA distintas direcciones de esclavo
• Maxima velocidad • Modo de monitoreo del bus
•50 Mbps (Master Mode)
•8 Mbps (Slave Mode)
Cortex LPC17xx 81 Cortex LPC17xx 82

Interfaz I2S (Inter-IC Sound) Interfaces Serie UART (0, 1, 2, y 3)

• Entrada o salida de audio digital con control de velocidad fraccionario. UART (Universal Asynchronous Receiver/Transmitter)
• Suporta conexiones combinadas de transmisión o recepción de 3 ó 4 cables • FIFO de 16 bytes para Recepción y Transmisión con soporte de DMA

• Entrada/salida de reloj de audio Master (utilizada por muchos CODECs I2S)
• La entrada y salida I2S pueden operar independientemente como master o slave.
• Soporta tanto los flujos de datos mono o estereo sobre un amplio rango de
frecuencias de muestreo que pueden variar de 16 a 96 kHz
• El soporte GPDMA permite el flujo de datos de audio sobre la interfaz I2S
• Divisor fraccionario para control del baud rate , capacidad de auto-baud, e
implementación de control de flujo por hardware o software.
• La UART1 soporta EIA-485/RS-485 y operaciones con 9-bits.
• Permite tanto la detección de la dirección por software y detección automática de
la dirección por medio de la comunicación de 9 bits.
• Control automático del sentido de la comunicación (Auto Direction)
• Linea de Control RTS/DTS para habilitar o deshabilitar el driver
• El Software levanta la línea RTS antes de comenzar la transmisión a fin de habilitar lel driver,
posteriormente baja la línea RTS luego de completar la transmisión.

• Soporte para el control de modem (UART1)

• Soporte de comunicaciones infrarrojas IrDA (UART3)
• Velocidad máxima posible de la UART ~ 6 Mbps

Cortex LPC17xx 83 Cortex LPC17xx 84

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CAN (1 y 2), Ethernet, USB USB

Controlador CAN 2.0B (Controller Area Network)
• Compatible con la especificación CAN 2.0B • USB 2.o Full Speed (12 Mbps) como Device e interfaz de
• Velocidades de hasta 1 Mbps en cada bus control On-the-Go/Open Host
• Filtro de aceptación por hardware que reconoce identificadores de 11 y 29-bit Rx
• Phy incorporada para funciones Device/Host/OTG
Interfaz Ethernet
• MAC Ethernet con interfaz RMII (Reduced Media Independent Interface)
• Controlador de DMA dedicado
• Soporta dispositivos con PHY de 10 o 100 Mbps
• Controlador dedicado de DMA
• Completamente compatible 802.3x Full Duplex Flow Control y Half Duplex back
pressure
Bloque USB
• USB 2.0 Full Speed (12 Mbps) Device, Host, OTG
• On-chip PHY para implementar funciones tanto como Host o dispositivo
• Controlador dedicado de DMA
Cortex LPC17xx 85 Cortex LPC17xx 86

Conversor A/D
12-bit ADC (Analog-to-Digital Converter)
• Max. Velocidad de conversión a 12 bits: 200
kHz.

Bloques Analógicos •
•
Ocho entradas analógicas
Soporte para el controlador GPDMA
• Modo de bajo consumo
• Rango de entradas al ADC: VREFN hasta VREFP
• Modo de conversión en ráfagas para una o
varias entradas
• Conversión con la transición de la entrada o
por timer
• No linealidad integral (INL) ±3 LSB
• No linealidad diferencial (DNL) ±1 LSB

Cortex LPC17xx 87 Cortex LPC17xx 88

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DAC (Digital-to-Analog Converter)

POR y BOD
de 10 bits
• Salida Analógica desde VREFN hasta VREFP en 1024 • Power on reset
pasos
• BOD: Si la tensión de alimentación cae debajo
• Soporte del controlador GPDMA de 2,95 V se puede generar una interrupción
• Tiempo de conversión = 2.5 μs con una excitación de que permita salvar registros y variables en
350 μA
algún medio no volátil
• Tiempo de conversión = 1 μs con una excitación de
700 μA

Cortex LPC17xx 89 Cortex LPC17xx 90

Modos bajo consumo

Modos de baja energía

consumida

Cortex LPC17xx 91 Cortex LPC17xx 92

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Alimentaciones Opciones de energía

• 3,3 V (2,4 a 3,6 V) Modos de energía reducida
• Vdd (reg) (3V3) – regulador interno
• Vdd (3V3) – Pads de E/S
• Amplio rango de fuentes de reloj
• Vbat (2,1 V a 3,6 V) • Posibilidad de dividir o apagar relojes a los
• Alimenta sólo al RTC periféricos on-chip en forma individual
• No alimenta RAM • Ireg= 45 mA a 100 MHz (Típico a@ 25ºC)
• Alimenta 20 bytes de registros de backup
• Potencia activa de Cortex-M3 ~ 500μA/MHz
• Conversor A/D de 12 bits
• Vdda (parte analógica)
• Potencia activa de ARM7 ~ 700μA/MHz
• Vrefp

Cortex LPC17xx 93 Cortex LPC17xx 94

Modos de energía reducida (1/2) Modos de energía reducida (2/2)

Sleep
• Se suspende la ejecución de la CPU
• Los periféricos continúan trabajando
• (Similar al modo Idle del ARM7)
• Ireg= 2.28 mA (valores típicos@ 25ºC)
Deep-Sleep
• El oscilador principal y todos los relojes internos excepto el
IRC son detenidos
• La memoria Flash está en standby, lista para uso inmediato
• Ireg= 276 μA (valores típicos@ 25ºC)
Cortex LPC17xx
Power-down
• Igual que en el modo Deep-Sleep excepto que se apagan Flash e IRC
• Se recupera por medio de algunas interrupciones
• Se preserva el estado
• Ireg= 51 μA (valores típicos@ 25ºC)
Power-down Profundo
• Todos los relojes, incluyendo el IRC son detenidos y la tensión interna es
desconectada
• Se pierde completamente el estado dels sistema, sólo se preservan los
registros del dominio del RTC
• Se reactiva por medio de Reset, señal externa o alarma del RTC
• Ibat= 390 nA (valores típicos@ 25ºC)
95 ) Cortex LPC17xx 96

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Wakeup Interrupt Controller (WIC) Herramientas

• Permite despertar de los modos Deep Sleep y Power down
(sin utilizar el NVIC).
• Completamente controlada por hardware (no requiere
programación)
• Interrupciones empleadas
• NMI, Interrupciones externas EINT0 a EINT3, interrupciones
de GPIO, Interrupción de despertado por Ethernet, Alarma del
RTC, CAN ó USB.
• Watchdog despierta al modo Deep sleep si utiliza el oscilador
IRC
Standard
CMSIS define para un sistema Cortex-Mx:
• Un modo común de acceder a registros de periféricos y un
modo común de acceder a vectores de excepción
• Los nombres de los registros de los periféricos del núcleo y los
nombres de los vectores de excepción del núcleo
• Una interfaz independiente del dispositivo para kernels de los
RTOS, incluyendo un canal de depuración
• Interfaces para componentes middleware (TCP/IP Stack, Flash
File System)

Cortex LPC17xx 97 Cortex LPC17xx 98

Consumo de Energía

Herramientas

Cortex LPC17xx 99 Cortex LPC17xx 100

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Emulación y depuración Herramientas

• Las funciones de depuración y • Utilizando componentes de software compatibles
trazado están integradas en el con CMSIS, el usuario puede reutilizar la plantilla de
ARM Cortex-M3
código.
• Estandar JTAG (5 patas)
• CMSIS esta dirigido a permitir la combinación de
• Serial wire debug (SWD) (dos
patas)
componentes de software de múltiples vendedores
de middleware
• Interfaz para la Embedded
Trace Macrocell (ETM) para
trazado en tiempo real
• Soporta hasta ocho breakpoints
y cuatro watchpoints
Cortex LPC17xx 101 Cortex LPC17xx 102

Referencias That’s All Folks

http://event.on24.com/clients/default/presentation/default.html?titlecolor=000000&eventid=1
43900&sessionid=1&username=&partnerref=&format=rmaudio&key=4B2981D839231C9C19
F8AF717E67D193&text_language_id=en&playerwidth=1020&playerheight=685&eventuserid
=46875874&contenttype=A&mediametricsessionid=40306582&mediametricid=358721&use
rcd=46875874&mode=launch

http://ics.nxp.com/support/training/cortex-m.intro/
http://ics.nxp.com/support/training/lpc1700.overview/

Cortex LPC17xx 103 Cortex LPC17xx 104

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