UNIVERSIDAD FRANCISCO DE PAULA SANTANDER

MANUAL DE REFERENCIA
TARJETA DIGILENT
PEGASUS
17/03/2011

JORGE ORLANDO SANDOVAL ALVAREZ

CODIGO 0160948

La placa que se va utilizar en las prácticas es el modelo PEGASUS de DIGILENT. Con ellas se consigue una
plataforma de desarrollo basada en FPGAs de Xilinx y que proporciona un conjunto de periféricos de uso
común tales como LEDs, pulsadores, displays de 7 segmentos o switches (interruptores). A continuación se va
a realizar una breve descripción de la placa enfocada al empleo que se va a hacer en el transcurso de la
materia.
 Digi lent Pegasus Board
M anu al d e R ef er en ci a
Revision: August 11, 2005
Informacion general
Power
jack
La placa de circuito de Pegasus proporciona
5-9VDC
una plataforma de desarrollo de circuito
completo centrada en una Spartan 2 FPGA de
Xilinx. Pegasus incluye:
 Una compuerta de 50K de Xilinx Spartan 2
FPGA con puertas de 50K y operación de 200
MHz (también está disponible una versión de
puerta de 200K )
 una plataforma de Xilinx XCF01S Flas h ROM
(XCF02S para la versión de puerta de 200 K)
8 LEDs
 un conjunto de dispositivos de E/s,
incluyendo ocho LEDs, pant alla de siete
segment os de cuatro dígitos, cuatro
pulsadores y ocho interruptores deslizables
 un oscilador de 50 MHz y un socket para un
segundo oscilador
 puertos PS/2 y VGA
 señales E/s 96 a tres conectores estándar de
40 pines de expansión
 todas las señales de E/s tienen ESD y
protección de cortocircuito
 un puerto de programación JTAG.
La tarjeta Pegasus ha sido diseñado para funcionar
perfectamente con todas las versiones de la SIE
herramientas CAD Xilinx, que incluye las
herramientas gratuitas disponibles WebPack de
Xilinx Una creciente colección de tablas de bajo
costo de expansión se puede utilizar con la tarjeta
de Pegasus para añadir capacidades de E/S
analógicas y digitales, así como varios puertos de
datos como Ethernet y USB. La tarjeta Pegasus
cuenta con una fuente de alimentación y cable de
programación, por lo que los diseños pueden
aplicarse de inmediato sin necesidad de ningún
hardware adicional.
12 pages
w w w . d i g i le n t in c .c o m ™
215 E Main Suite D | Pullman, WA 99163
(509) 334 6306 Voice and Fax
Expansion Connectors
2.5VDC Clock Config
ROM A1
regulator (5 0 MHz )
A2
3.3VDC
JTAG
B1
regulator
Xilinx Spartan2 XC2S50-PQ208
VGA
Port
PS2
4 7-seg.
4 buttons 8 switches
Port
displays
Figure 1. Pegasus circuit board block diagram
Descripción funcional
La tarjet a Pegas us proporciona una plataforma
economic a, robusta y fácil de utilizar que
cualquiera puede us ar para adquirir experiencia
con los dispositivos FPGA y los métodos modernos
de diseño. La tarjeta Pegasus se basa en la
Spartan FPGA 2, y contiene todos los circuitos de
apoyo necesarios para los diseños se pueden
poner en marcha rápidamente. La gran colección
de dispositivos E / S integrados permite que
muchos de los diseños sean completados sin
necesitar de otros componentes. Tres conectores
de expansión estándar permiten diseños para
crecer más allá de la placa Pegasus, ya sea con
tablas diseñadas por el usuario o cualquier otro de
análoga varias y digitales / o juntas que ofrece
Digilent. Cada conector de expansión prevé un
sistema de tensión y 32 únicas señales E / S, con
todas las señales E /S protegidas contra el daño
de la ESD y conexiones de circuito corto. Las
señales JTA G están direccionados a dos
conectores de expansión, permite a los órganos
periféricos de la unidad la cadena de la exploración
o que se configura, junto con la FP GA Spartan. La
colección integrada de los dispositivos de entrada -
salida y la protección de las redes de la señal de
que la junta Pegasus ideal para ent ornos
educativos.
Doc: 50 0-223
 Pegasus Reference Manual
JTAG Puertos y configuración de dispositivo s
El Spartan FPGA 2, el XCF01S Plataforma Flash
ROM, y todos los dispositivos programables en los
tablones de periféric os conectados a la placa
Pegasus se puede programar a través de los
puertos JTAG. La cadena de la exploración de
JTAG es enviada desde el conector JTAG primaria
(puerto 1) a la FPGA, la plat aforma Flash, y dos
puertos de conexión como se muestra en la Figura
2. El puerto principal de configuración (P uerto 1)
utiliza un estándar de pines JTAG encabezado 6
(J6) que puede acomodar JTA G3 cable Digilent (o
los cables de Xilinx o de otros proveedores). Los
otros dos puertos JTA G bi-direccionales están
disponibles en los conectores de expansión A1 y
B1. Si no hay tableros periféricos presentes en
estos conectores, un búfer en el placa de Pegasus
los elimina de la cadena JTAG.
Si una junta periférica con un dispositivo
programable JTA G se adjunta, la cadena de la
exploración es expulsado el conector de
expansión para que el dispositivo se puede
configurar. Si un módulo de puertos Digilent está
conectado a A1 o B1, a continuación, el módulo de
puerto puede manejar la cadena JTAG para
programar todos los dispositivos en la cadena de
la exploración.
Los módulos de puertos incluyen Ethernet, USB,
paralelo EPP, y los módulos en serie. (Ver
www.digilentinc.com para más información). Para
los módulos de puerto para conducir la cadena
JTAG, un puente debe estar instalado en el
conector JTAG primaria a través de la TDO y pines
TDI.
Port 2
A1 A2
Port 3
JTAG connector
Programming
B1
(Port 1)
mode select Platform
jumpers Spartan 2E Flash
PQ 208
Figure 2. JTAG signal routing on Pegasus
To program the Pegasus board from the
primary port, first power on the Pegasus board,
then connect it to the PC with a JTAG cable,
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Digilent, Inc. ™
y luego ejecutar el "auto-detect" característica del
software de configuración. El software de
configuración identifica todos los dispositivos en la
cadena de ex ploración y, a continuación de cada
dispositivo puede ser anulada o programada con un
archivo de configuración adecuado. Tenga en
cuenta que tanto la FP GA y Plataforma Flash ROM
siempre aparecerá en la cadena de la exploración.
Si la Plataforma Flash ROM se carga con un archivo
de configuración de la FPGA, la FPGA se carga ese
archivo en el poder-sobre si los puentes se cargan
en las tres posiciones de J4 (M2, M1 y M0).
Fuentes de alimentación
La tarjet a Pegas us requiere una fuente de
alimentación de 5V regulada (que se suministra
con un regulador de pared de alimentación de 5V ).
Si una tensión de alimentación superior se utiliza,
el tablero Pegasus puede sufrir daños
permanentes. La fuent e de alimentación está
conectado a la placa Pegasus OD de 5, 5 mm, 2,5
mm ID positiva toma de poder del centro. La fuente
de 5V de la toma de aliment ación está conectado
directamente al suministro de V CCIO que impulsa
las señales E / S de la FPGA, y un regulador de
2,5 V que proporciona los el voltaje principal de la
spartan 2 V core.
La corriente total de la tarjeta depende de la
configuración de la FPGA, frecuencia de reloj, y las
conexiones externas. In test circuits with roughly 20K
gates routed, a 50MHz clock source, and all LEDs
illuminated, approximately 200mA +/- En los circuitos
de prueba con unos 20K puertas enrutadas, una
fuente de reloj de 50MHz, y todos los LEDs de
iluminación, de aproximadamente 200 mA + / - 30%
de la corrient e de suministro se extrae de la fuent e
de 2.5V, y aproximadament e 100 mA se extrae de la
fuente de 5V.. Corriente necesaria aumentará si hay
tableros periféricos están conectados.
La tarjeta Pegasus utiliza un P CB de cuatro capas,
con las capas interiores dedicados a planos VCC y
GND. La mayor parte del plano VCC está en 5V,
con una isla en la FPGA a 2.5V. La FP GA y los
circuitos integrados en el tablero tienen
condensadores de 0.047uF colocados tan cerca
como es posible de cada pin VCC. La fuente de
alimentación de enrutamiento y condensadores
resulta en un suministro de energía muy limpia, con
bajo nivel de ruido.
Osciladores
La Pegasus proporciona un oscilador de 50MHz
primaria SMD y un zócalo para un segundo
oscilador.
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 Pegasus Reference Manual
El oscilador principal se conecta a la entrada
GLK1 del Spartan 2 (pin 77) y el oscilador de
secundaria está conectado a GCLK2 (pin 182).
Las dos entradas de reloj puede conducir un DLL
en el Spartan 2, lo que permite una amplia gama
de frecuencias internas hasta cuat ro veces mayor
que las señales de reloj externo. Cualquier
oscilador 5V en un tamaño de paquete DIP de la
mitad se pueden cargar en la toma de oscilador
secundario.
Pulsadores, interruptores deslizantes, y
LED
Cuatro botones y ocho interruptores deslizantes se
proporcionan para entradas del circuito. Pulsador
De entradas estan normalmente, se accionan de
alta sólo cuando el botón se presiona. Interrupt ores
deslizantes generan entradas constant es altas o
bajas dependiendo de su posición. Las entradas
de pulsador utilizan las redes RC para
proporcionar rebote nominal y protección ES D. Las
entradas de los interruptores deslizantes usan solo
una resistencia en serie para protección.
Ocho LE D se proporcionan para salidas del
circuito. Los ánodos de LE D son conducidos
directamente de la FPGA a través de resistencias
de 470 ohm, y los cátodos están conectados
directamente a tierra. Un noveno LE D se presenta
como una de LE D, y una décima LED indica el
estado de programación JTA G potencia.
3.3V
4.7K ohms
To FPGA
4.7K
ohms 0.1uF
Pushbuttons
3.3V
To FPGA
4.7K
ohms
Slide sw itches
390 ohms
From
FPGA
L EDs
Figure 3. Pushbutton, slide s witch, and LED circuits
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Digilent, Inc. ™
Display 7 segmentos
La tarjet a Pegas us contiene un display 7
segment os de cuatro digitos de ánodo común. La
pantalla es multiplexada, por lo que sólo existen
siete señales del cátodo para conducir los 28
segment os en la pantalla. Cuatro dígitos a habilitar
las señales de impulsión de los ánodos comunes y
estas señales determinar qué dígitos las señales
del cátodo se ilumina.
Anodes are connected via
transistors for greater current
Vdd
AN3 AN2 AN1 AN0
a b c d e f g dp
Cathodes are connected to
Xilinx device via 100Ω resistors
Figure 4. Common anode Sseg dis play
Los siete ánodos de cada dígito de LE D están
conectados entre sí en un circuito de ánodo "nodo
común". La pantalla tiene cuatro nodos, tales
llamado An0 - A N3, y las señales que conducen a
estos nodos de servir como facilitadores dígitos.
Conducir una baja señal de ánodo permite el dígito
correspondiente. Los cátodos de segmentos
similares en las cuatro pantallas están conectadas
en siete nodos de circuitos etiquetados CA a través
de CG. Conducción del cátodo señales de baja se
ilumina segment os en cualquier dígito cuyas cifras
permiten es baja.
Common anode
a
f g b
e c
d
a f g e d c b
Figure 5. Common anode detail
Este esquema de conexión crea una pantalla
multiplexada donde la conducción de las señales
del ánodo y correspondiente patrón del cátodo de
cada digit o en
Page 3
 Pegasus Reference Manual Digilent, Inc. ™

una repetición, continua sucesión puede crear la

apariencia de un display de cuatro dígit os. Cada
uno de los cuatro dígitos aparecerá brillant e y
permanece encendido permanentemente si las
señales que habilitan los dígitos están estado bajo
una vez cada 1 a 16 ms (para una frecuencia de
refresco de 60Hz a 1KHz). Por ejemplo, en un
sistema de refresco de 60Hz, cada dígito se
ilumina de una cuart a parte del ciclo de
actualización, o de 4 ms. El controlador debe
asegurar que el patrón del cátodo correcta está
presente cuando la señal del ánodo
correspondiente se conduce.
La tarjet a Pegas us incluye un conector mini-DIN de 6
pines con capacidad para un ratón o teclado con
conexión PS/2. Un puente en la placa Pegasus (J9)
puede ser configurado para proporcionar 5V a la
puerto PS / 2, o una fuente externa puede ser
conectada a la "PS2VCC" pin de J9 (algunos
dispositivos PS / 2 requieren 5V para funcionar
correctamente).
PS/2 Power
Pin 2 Pin 1 Pin Definitions

2 1
Refresh period = 1ms to 16ms 1 Data
4 3 2 Reserved
6 5
Digit period = Refresh / 4 Pin 6 Pin 5 3 GND
AN0 4 Vdd
Bottom -up 5 Clock
AN1 PS2 Connector hole pattern 6 Reserved

AN2 Figure 8. PS/2 connecti ons

AN3
El protocolo PS / 2 utiliza una interfaz de cable bi-
Digit 0 Digit 1 Digit 2 Digit 3 direccional de dos alambres, que incluye una
serie de datos y una señal de reloj (la dirección de
los datos del teclado se utilizan para enviar los
Figure 6. Sseg signal timing
Datos de estado LE D. Los circuitos de controladores
en ambos extremos de las señales del reloj y los
datos de uso de colector abierto con 10K pull-ups.
Para ilustrar el proceso, si An0 es impulsado bajo
Las señales son sólo impulsada cuando una tecla es
mientras CB y CC se conducen bajo, entonces un
presionada activa (o cuando el anfitrión se activa el
"1" se mostrará en la posición del dígito 0.
envío de datos de estado LED). Si el dispositivo PS /
Entonces, si se conduce bajo AN1 mientras CA,
2 sólo se utiliza como dispositivo de entrada,
CB y CC se conducen bajo, ent onces un "7" se
entonces, el sistema de acogida sólo puede usar
muestra en posición de dígito 1. Si An0 y CB, CC
búferes de entrada. (Colector buffers abiertos no son
se conduce bajo de 4 ms, a continuación, AN1 y
obligatorios).
CA, CB, CC se conduce bajo de 4 ms en una
sucesión sin fin, la pantalla mostrará "71" en la
Los dispositivos de ratón y teclado PS/2 usan
derecha dos dígitos.
palabras de 11 bits de datos que incluyen un bit de
inicio, ocho bits de datos y bit de paridad impar, y un
Digit Cathode Signals bit de parada. Los tiempos de datos se muestran en
Show n a b c d e f g la siguiente figura. El teclado utiliza paquetes de ocho
bits de datos que se organizan de manera diferente,
0 0 0 0 0 0 0 1
el teclado envía códigos clave de ocho bits, y el ratón
1 1 0 0 1 1 1 1
envía tres elementos de oc ho bits de datos para
2 0 0 1 0 0 1 0
definir los movimientos relativos del ratón.
3 0 0 0 0 1 1 0
4 1 0 0 1 1 0 0
5 0 1 0 0 1 0 0
Teclado
6 0 1 0 0 0 0 0 Cada tecla tiene una, único código de exploración
7 0 0 0 1 1 1 1 que se envía cada vez que la tecla correspondiente
8 0 0 0 0 0 0 0 se presiona. Si una clave es continua durante más de
9 0 0 0 1 1 0 0 570ms, su código de exploración se repite cada
104ms (pero el intervalo de tiempo entre la segunda y
Figure 7. Cathode patterns for decimal digi ts la primera transmisión del mismo código es
Puerto PS/2
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570ms). Al soltar una tecla que se pulsa durante
más de 570ms, un "F0" código de seguimiento es
enviado, inmediatamente seguida de la tecla de
escanear el código. Si una clave puede ser
"cambiada" para producir un nuevo carácter
(como una letra mayúscula), entonces el carácter
de cambio se envía antes de que la clave de
código de la exploración. Algunas claves,
llamadas teclas extendidas, envían un "E0" de
ventaja sobre el código de exploración (y pueden
enviar más de un código de exploración). When
an extended key is released, an “E0 F0” key-up
code is sent, followed by the scan code. Cuando
una tecla extendida es puesta en libertad, un "E0
F0" el código de seguimient o se envía, seguido
por el código de exploración. Las señales de los
tiempos y los códigos de exploración para la
mayoría de las teclas se muestran en la siguiente
figura.
Un dispositivo puede también enviar datos al
teclado. A continuación se muestra una breve lista
de algunos comandos utilizados con frecuencia.
ED conjunto Bloq Num, Bloq Mayus y LED de
bloquedo de desplazamiento. Despues de recibir un
“ED”, el teclado regresa un “FA”. Entonces, el host
envía un byte para establecer el estado del LED: bit 0
conjuntos Scroll Lock, el bit 1 establece Bloq Num, y
poco fija el 2 de bloqueo de mayúsculas. Los bits 3-7 se
ignoran.
EE Eco. Al recibir un commando echo, el teclado
responde con EE.
F3 Ajuste de velocidad de repetición de código. El
teclado acusa recibo de una F3 devolviendo un FA,
tras lo cual el host envia un Segundo byte para
definir la velocidad de repetición.
FE Reenviar. Sobre la recepción de FE, el teclado
reenvía el último código enviado
FF Reset. Restablece el teclado.
El teclado debe enviar los datos al servidor sólo
cuando los datos y las líneas de reloj son de alta
(o inactivo). Dado que el anfitrión es el "maestro
del bus", el teclado debe comprobar para ver si el
host está enviando datos antes de conducir el
bus. Para facilitar esto, la línea de reloj puede ser
usado como una señal "claro a enviar". Si el host
tira de la línea baja del reloj, el teclado no debe
enviar ningún dato hasta que el reloj es puesto en
libertad.
Mouse
El ratón produce una señal de reloj y datos cuando
se mueve, de lo contrario, estas señales

TCK TCK
Edge 0 Edge 10

CLK

TSU THLD

DATA
'0 ' start bit '1 ' stop bit

Symbol Parameter Min Max

TC K Clock time 30us 50us
TSU Data-to-clock setup time 5us 25us
THLD Clock -to-data hold time 5us 25us

~3.1ms ~570ms ~104ms

Timing for a two-byte Scan code repeat timing

scan code (key pressed and held)

Figure 9. PS/2 ti mings

permanecen en la lógica "1". Cada vez que el ratón es

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 Pegasus Reference Manual Digilent, Inc. ™

movido, tres palabras de 11 bits se envían desde
el ratón al dispositivo del anfitrión. Cada una de
las palabras de 11 bits, contiene un bit "0" de
inicio, seguido de ocho bits de datos (LSB
primero), seguido por un bit de paridad par, y
terminado con un 1 bit de parada. Así, cada
transmisión de datos contiene 33 bits, donde los
bits 0, 11 y 22 son "0" bits de inicio, y los bits 10,
21 y 32 son "1" bits de parada. Los tres campos
de dat os de 8 bits contienen los datos de
movimiento, como se muestra a continuación. Los
datos son válidos en el límite de bajada del reloj, y
el período de reloj es de 20 a 30K Hz.
El ratón supone un sistema de coordenadas
relativo en donde moviendo el ratón a la derecha
genera un número positivo en el campo X, y
moviendo a la izquierda genera un número
negativo. Del mismo modo, mover el ratón hacia
arriba genera un número positivo en el campo de
Y, y moviéndose hacia abajo representa un
número negativo (los bits de YS y XS en el byte
de estado son los bits de signo - un '1 'indica un
número negativo). La magnitud de los números
de X y Y representa la tasa de movimiento del
ratón, cuanto mayor sea el número, más rápido
se mueve el mouse (los bits XV y YV en el byte
de estado son desbordamiento de indicadores del
movimiento, un medio de desbordamiento "1" se
ha producido). Si el ratón se mueve
continuament e, la transmisión de 33 bits se
repiten cada 50 ms o menos. Los campos L y R
en el byte de estado indican la izquierda y la
derecha presiona el botón (un '1 'indica el botón
está pulsado)

Mouse status byte X direction byte Y direction byte

1 0 L R 0 1 XS YS XY YY P 1 0 X0 X1 X2 X3 X4 X5 X6 X7 P 1 0 Y 0 Y1 Y2 Y3 Y4 Y 5 Y6 Y7 P 1

Start bit Stop bit Stop bit Stop bit

Idle state Start bit Start bit Idle state

Figure 10. PS/2 mouse data

Puerto VGA
Sistema de pantalla CRT
Las cinco señales VGA estándar de color rojo (R),
verde (G), azul (B ), sincronización horizontal (HS), y El tubo de rayos catódicos (CRT) basado en
sinc. vertical (VS) se encaminan por los pines de la pantallas VGA uso de amplitud modulada, moviendo
FPGA para el conector VGA. Las señales de color los haces de electrones (o rayos catódicos ) para
pasan a través de resistencias de 270 ohmios en la mostrar información en una pantalla recubierta de
tarjeta Pegasus para crear una resistencia del divisor fós foro. Las pantallas LCD utilizan una serie de
con 75 – ohmios de terminación de cable VGA. Esto interruptores que pueden imponer un voltaje a través
limita el voltaje en el conector VGA a la especificada de una pequeña cantidad de cristal líquido,
0 V (completam ente apagado) a 0,7 V cambiando as í la permitividad de luz a través del
(complet amente a) alcance. Este sistema de color de cristal de un píxel por píxel. Aunque la siguiente
tres bits permite 8 colores diferentes, como se descripción se limita a los monitores CRT, pantallas
muestra en la tabla
LCD han evolucionado para usar los mismo tiempos
de señal que las pantallas CRT (para las "señales"
Color Red Green Blue tratadas a continuación se refiere tanto a los
monitores CRT y LCD).
Black 0 0 0
Blue 0 0 1 Los monitores CRT usan tres haces de electrones
Green 0 1 0 (uno para rojo, uno para el azul, y uno para el verde)
Cyan 0 1 1 para dinamizar el fós foro que recubre la parte
interna del extremo de la pantalla de un tubo de
Red 1 0 0
rayos catódicos (ver dibujo). Los haces de
Purple 1 0 1 electrones emanan de cañones de electrones, los
Yellow 1 1 0 cuales son cátodos finamente climatizados ubicados
White 1 1 1 en las proximidades de una placa anular cargada
positivamente llamada "rejilla".
Table 1. Three-bit color system

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La fuerza electrostática impuesta por la red aleja los
rayos de los electrones energizados respecto a la
corriente en los cátodos. Estos rayos catódicos son
inicialmente acelerados hacia la red, pero no tardan
en caer bajo la influencia de la alta fuerza
electrostática que resulta del integro a la superficie de
la pantalla de fós foro de la CRT estando cargada a 20
kV (o más). Los rayos de part ículas se concentran en
un haz fino que pasan por el centro de las redes, y
luego se aceleran para impactar en la pantalla
recubierta de fósforo. La superficie de fósforo brilla
intensamente en el punto de impacto, y el fósforo que
sigue se ilumine por unos varios cientos de
microsegundos después de que el haz se elimina.
Cuanto mayor sea la alimentación de corriente en el
cátodo, más brillante se torna el fósforo.
Entre la red y la superficie de la pantalla, el haz pasa
a través del cuello de la CRT en la que dos bobinas
de alambre producen campos electromagnéticos
ortogonales. Because cathode rays are composed of
charged particles (electrons), they can be deflected by
these magnetic fields. Debido a que los ray os
catódicos están formados por partículas cargadas
(electrones), pueden ser des viadas por los campos
magnéticos. La corriente en forma de ondas se
transmiten a través de las bobinas para producir
campos magnéticos que interactúan con los rayos
catódicos y hacer que atraves ar la superficie de la
pantalla en una "trama" de patrones, horizontal, de
izquierda a derecha y verticalment e de arriba hacia
abajo. Como el rayo catódico se mueve sobre la
Anode (entire screen)
Cathode ray tube
Deflection c oil s
Grid
Cathode ray
deflection grid
control control
High voltage supply (>20kV) Cont rol board
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Digilent, Inc. ™
superficie de la pantalla, la corrient e enviada a los
cañones de electrones puede ser aumentado o
disminuido para cambiar el brillo de la pantalla en el
punto de impacto de ray os catódicos. La información
sólo se muestra cuando el haz se mueve hacia
"adelante" de la dirección (de izquierda a derecha y
de arriba a abajo), y no durante el tiempo que el haz
se restablece de nuevo hasta el borde superior
izquierdo de la pantalla. La mayor parte del tiempo de
visualización potencial se pierde en “blanqueo” los
períodos cuando el haz se restablece y se estabiliza
para comenz ar un nuevo paso vertical u horizontal
por la pantalla.
El tamaño de los rayos, la frecuencia con que se
puede rastrear el haz a través de la pantalla, y la
frecuencia con la que el haz de electrones puede ser
modulado determinar la resolución de la pantalla.
Modernos monitores VGA pueden alojar diferentes
resoluciones, y un circuito controlador de VGA dicta la
resolución mediante la producción de señales de
temporización para controlar los patrones de trama. El
controlador debe producir pulsos de sincronización en
5V para ajustar la frecuencia con la que la corriente
fluye a través de las bobinas de deflexión, y que éste
debe garantizar que los datos de vídeo se aplica a los
cañones de electrones en el momento correcto.
La trama de video de las pantallas definen una serie
de "filas" que se corresponde con el número de pases
horizontales que el cátodo hace al sobre la zona de
exposición, y un numero de "columnas" que
corresponde a un área en cada fila que se asigna a
un "elemento de imagen" o píxel. Las pantallas típic as
usan de
Tubo de rayos catódicos pantalla del
sistema
Electron guns
(Red, Blue, Green)
R,G,B signals (to guns)
gun
control
VGA cable
Sync signals
(to deflection cont rol)
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240 a 1200 filas y 320 a 1600 columnas. El
tamaño total de una pantalla, y el número de filas
y columnas determina el tamaño de cada píxel.
Los datos de video normalment e proviene de un
refresco de memoria de vídeo, con uno o más
bytes asignados a cada posición de píxel (la junta
DIO4 utiliza tres bits por píxel). El controlador debe
referenciar en memoria de vídeo como los ray os
se mueven por la pantalla, y recupera r y aplicar
los datos de vídeo a la pant alla en el preciso
moment o en que el haz de electrones se mueve a
través de un pixel dado.
VGA si stemas de temporización
La señal de los tiempos VGA se especifican,
publicado, con derec hos de autor, y vendido por la
organización VESA (www. vesa.org ). El siguiente
sistema de información de la sincronización VGA
se proporciona como un ejemplo de cómo un
monitor VGA puede ser utilizado en modo 640 por
480. Para una información más precisa, o para
obtener información sobre las frecuencias más
altas VGA, consulte el sitio web de VESA arriba.
Un circuito controlador VGA debe generar el HS y
la sincronización de señales de VS y coordinar la
entrega de datos de video basado en el reloj de
píxeles. El reloj de píxeles define el tiempo
disponible para mostrar un píxel de la información.
La señal de VS define la frecuencia de "refrescar"
de la pantalla, es decir, la frecuencia con la que
toda la información sobre
la pantalla se vuelve a dibujar. La frecuencia de
actualización mínima es una función de pantalla de
fósforo y la intensidad del haz de electrones, con
frecuencias de refresco prácticas que caen en el
rango de 50Hz a 120Hz.
El número de líneas que se mostrarán en una
frecuencia de actualización propuesta define la
frecuencia horizontal “retraso”. Para una de 640
píxeles por 480 filas muestra un reloj de pixeles
25MHz y una actualización de 60 + /-1H, la cadencia
de las señales se muestra en la siguiente tabla.
Tiempos de ancho de pulso de sincronización y los
intervalos de porche frontal y posterior (intervalos de
porche son los pre-y el pulso de los tiempos de
sincronización con puestos en los que la información
no se puede mostrar) se basan en observaciones
tomadas de las pantallas VGA.
Un circuito controlador de VGA decodifica la salida de
un contador de sincronización horizontal impulsado por
el reloj de píxeles para generar la señal de los tiempos
del HS. Este contador puede ser utilizado para localizar
cualquier lugar de píxeles en una fila determinada. Del
mismo modo, la salida de un contador de sincronización
vertical que aumenta con cada pulso del HS, se puede
utilizar para generar la señal de los tiempos VS, y este
contador se puede utilizar para localizar cualquier fila
determinada. Estos dos contadores funcionando
continuamente pueden ser usados para formar una
dirección en la RAM de vídeo. No hay relación de
tiempo entre el inicio del pulso HS y el inicio del pulso
de VS se especifica, por lo que el diseñador puede
organizar los contadores para formar fácilmente
direcciones de RAM de vídeo, o reducir al mínimo

Vertical Sync Horizontal Sync

Symbol Parameter TS
Time Clocks Lines Time Clocks
TS Sync pulse time 16 .7ms 416 ,800 521 32 us 800
Tdisp Display time 15. 36ms 384 ,000 480 25 .6 us 640 Td i sp Tf p
Tp Pulse w idth 64 us 1,600 2 3.84 us 96
w
Tf p Front porch 320 us 8,000 10 640 ns 16
Tp Tbp
Tbp Back porch 928 us 23, 200 29 1.92 us 48 w

HS

Zero Zero
Set Set
Detect CE Detect VS
Horizontal Horizontal Vertical Vertical
Counter Synch Counter Synch

3.84us 64us
Reset Reset
Detect Detect

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la decodificacion lógica de generación de pulsos de
sincronización.
Conectore s de Expansion
Conector de 40 Pines
Tres conectores de expansión marcados A1, A2 y
B1 están disponibles en la tarjet a Pegasus. Estos
conectores de enchufe hembra se aparean con 100
millones espaciados, 2x20 encabezados de ángulo
recto (disponible en la mayoría de los
distribuidores). Los tres conectores tienen GND en
el pin 1, VU en el pin 2, y 5 V en el pin 3. Los pines
4-35 enruta a señales E/s de la FPGA, y los pines
36- 40 están reservados para JTAG y / o señales
de reloj (ver Figura 13).
Cada uno de los conectores de expansión
proporcionan 32 señales únicas de E/s. Estas
señales se han agrupado en tres tipos diferentes
de buses a efectos de documentación, y para
facilitar las comunicaciones con tarjetas externas.
Los 18 pines mas bajos (pines 4-21) de los
conectores A1 y B1 son designados como el “bus
del sistema”. El bus del sistema define señales de
ocho de datos, seis líneas de la dirección, dos
luces estroboscópicas (WE y
Pin 3: 3.3V
Figure 7. Expansion Connector Pins
OE), una selección de chip, y un reloj. Los 18
pines más bajos del conector A2 son designados
como "bus de periféricos", y los pines individuales
no se le asignan definiciones. El 14 pines
superiores de cada conector de expansión (pines
22 a 35) han sido designados como "buses
módulo". La definición de los pines de bus de
modulo son consistentes con la definición de los
pines del puerto paralelo mejorado (EPP), y que
incluyen ocho líneas de datos tres luces
estroboscópicas (dirección de escritura, escritura
de dat os, y lectura / escritura), y tres líneas de
estado (espera, restablecer, e inicializar). Figura
13 muestra el enrutamiento de señales del
conector de expansión. Algunos tableros
periféricos Digilent utilizar los pines del bus de
sistema. La sincronización de los buses imitan un
simple microprocesador bus de 8 bits, con los
tiempos de las señales que se muestran en la
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Digilent, Inc. ™
figura 14. Módulo de placas (Como el USB o las
tarjetas Ethernet) utilizan el bus de modulo. Los
tiempos del bus de modulo son consistentes con los
tiempos del bus EPP.
Conector de 6 Pines
La T arj eta P egas us ta mbi én c onti ene un pu er to de 6
pi nes par a ac c es ori os (J 1) . Es te puer to pr opor ci ona
V dd, G N D, y c uatr o úni c as s eñal es de F P GA . V ari os
mod ul os de pl ac as de 6 pi nes que s e puede a dj untar
a este c onec tor están di s poni bl es en Di gil ent,
incl ui das l as j untas de l os altav oc es, tabl er o s de
puente H, tabl er os de s ens or, etc
Bus de perifericos
Bus del sistema
El "bus de sistema" es un protocolo utilizado por las
tarjetas de expansión seguro que imita el bus
simple de un microprocesador de 8 bits. Se incluye
ocho líneas de datos, seis líneas de la dirección,
una escritura a habilitar (EM) estroboscópico que
puede ser utilizado por el periférico de cierra la
escritura de datos, una salida a habilitar (OE)
estroboscópico que puede ser utilizado por el
periférico para que lea
Pin 1: GND Pin 39
Pin 4 Pin 2: VU Pin 40
datos, un selector de chip, y un reloj para permitir la
transferencia síncrona. La figura 14 muestra los
tiempos la señal del bus utilizados por Digilent para
crear controladores de bus en los dispositivos
periféricos. Sin embargo, cualquier modelo de bus y
el tiempo puede ser utilizado por la modificación de
los circuitos en la FPGA y los dispositivos periféricos
Module Bus
El protocolo de bus del módulo es utilizado por
varios consejos de módulo (como los módulos de
Ethernet y USB) para comunicarse con el Consejo
de Pegaso. Las señales del módulo de bus y los
horarios están tomados del protocolo EPP. Los
tiempos y las señales se muestran aquí.
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Module Bus Timing

System Bus Timing Sy m b Pa rameter Time
Sy m b Parameter Time ol (typ)
ol (typ) tstb Strobe time 10ns
ten Time to enable after CS asserted 10ns tw t Strobe to w ait time 10 ns
th Hold time 1ns twr Time to enable w rite 15 ns
tdoe Time to disable after OE de- 10ns ts u Data setup time 5 ns
asserted th Data hold time 5 ns
teoe Time to enable after OE asser ted 15ns
tw Wr ite str obe time 10ns
ts u Data setup time 5ns
tw d Write disable time 0ns

Ciclo de escritura
Ten Th
Ciclo de
TSTB
CS OE WE escritura*
Tdoe Te o e
ASTB TSTB
DB0-DB7
Tw
TWT TH
DSTB

Tsu Th
WAIT TWR TH

n WR

TS U TH
Ciclo de lectura
DATA
Ten Th

CS
Ciclo de lectura*
Teoe Tdoe
TSTB
OE
AS TB
Tw d Th
TSTB
WE
D S TB
Tsu Th TH
TWT
DB0-DB7
WAI T
Read data latch time
TWR TH

n WR

Ts u Th

D A TA
* ASTB and DSTB determine whether an address or
data write cycle occurs. Only one should be
asserted for each bus trans a cti on .
Figura 14. Señales de bus periférico y tiempos

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Pegasus Expansion Connector Pinout

Connector B1 Connector A1 Connector A2
Pin Signal B1 Pin Signal A1 Pin Signal A2
39 TDO TDO 39 TDO TDO 39 GCK0 GCK0
40 TDI TDI 40 TDI TDI 40 GND GND
37 TMS TMS 37 TMS TMS 37 n/c n/c
38 TCK TCK 38 TCK TCK 38 n/c n/c
35 MB1-INIT 90 35 MA1-INIT 189 35 MA2-INT 138
36 GND GND 36 GND GND 36 Not used n/c
33 MB1-WAIT 95 33 MA1-WAIT 192 33 MA2-WAIT 140
34 M1-RS T 94 34 M1-RS T 191 34 MA2-RS T 139
31 MB1-DSTB 97 31 MA1-DSTB 194 31 MA2-DSTB 142
32 MB1-WRIT 96 32 MA1-WRIT 193 32 MA2-WRIT 141
29 MB1-DB7 99 29 MA1-DB7 199 29 MA2-DB7 147
30 MB1-ASTB 98 30 MA1-ASTB 195 30 MA2-ASTB 146
27 MB1-DB5 101 27 MA1-DB5 201 27 MA2-DB5 149
28 MB1-DB6 100 28 MA1-DB6 200 28 MA2-DB6 148
25 MB1-DB3 108 25 MA1-DB3 203 25 MA2-DB3 151
26 MB1-DB4 102 26 MA1-DB4 202 26 MA2-DB4 150
23 MB1-DB1 110 23 MA1-DB1 205 23 MA2-DB1 160
24 MB1-DB2 109 24 MA1-DB2 204 24 MA2-DB2 152
21 P-LSBCLK 112 21 LSBCLK 3 21 P-IO18 162
22 MB1-DB0 111 22 MA1-DB0 206 22 MA2-DB0 161
19 P 1-D B 7 114 19 DB7 5 19 P-IO16 164
20 P-CSA 113 20 CSA 4 20 P-IO17 163
17 P-DB6 119 17 DB6 7 17 P-IO14 166
18 P-OE 115 18 OE 6 18 P-IO15 165
15 P-DB5 121 15 DB5 9 15 P-IO12 168
16 P-W E 120 16 WE 8 16 P-IO13 167
13 P-DB4 123 13 DB4 14 13 P-IO10 173
14 P-ADR5 122 14 ADR5 10 14 P-IO11 172
11 P-DB3 126 11 DB3 16 11 P-IO8 175
12 P-ADR4 125 12 ADR4 15 12 P-IO9 174
9 P-DB2 129 9 DB2 18 9 P-IO6 178
10 P-ADR3 127 10 ADR3 17 10 P-IO7 176
7 P-DB1 133 7 DB1 21 7 P-IO4 180
8 P-ADR2 132 8 ADR2 20 8 P-IO5 179
5 P-DB0 135 5 DB0 23 5 P-IO2 187
6 P-ADR1 134 6 ADR1 22 6 P-IO3 181
3 VCCO VCCO 3 VCCO VCCO 3 VCCO VCCO
4 P-ADR0 136 4 ADR0 24 4 P-IO1 188
1 GND GND 1 GND GND 1 GND GND
2 VU VU 2 VU VU 2 VU VU

Accessory Port Pi nou t

Pin Name FPGA Pin Pin Name FPGA Pin
1 AC0 P49 4 AC3 P47
2 AC1 P48 5 GND -
3 AC2 P81 6 Vdd -

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Pegasus FPGA Pin Assignments

Pin Function Pin Function Pin Function Pin Function
1 GND 53 VCCO 105 VCCO 157 TDO
2 TMS 54 MODE2 106 PROGRAM 158 GND
3 LLSBCLK 55 PB-IO14 107 INIT/IO 159 TDI
4 LCSA 56 PB-IO13 108 LMB1-DB3 160 LMA2-DB1
5 LDB7 57 BTN2 109 LMB1-DB2 161 LMA2-DB0
6 LOE 58 BTN1 110 LMB1-DB1 162 LPA-IO18
7 LDB6 59 BTN0 111 LMB1-DB0 163 LPA-IO17
8 LWE 60 AN0 112 LPB-LSBCLK 164 LPA-IO16
9 LDB5 61 CE 113 LPB-CSA 165 LPA-IO15
10 LADR5 62 CD 114 LPB- D B 7 166 LPA-IO14
11 GND 63 DP 115 LPB-OE 167 LPA-IO13
12 VCCO 64 GND 116 GND 168 LPA-IO12
13 VCCINIT 65 VCCO 117 VCCO 169 GND
14 LDB4 66 VCCINIT 118 VCCINIT 170 VCCO
15 LADR4 67 CC 119 LPB- D B 6 171 VCCINIT
16 LDB3 68 CG 120 LPB-WE 172 LPA-IO11
17 LADR3 69 AN1 121 LPB- D B 5 173 LPA-IO10
18 LDB2 70 CB 122 LPB-ADR5 174 LPA-IO9
19 GND 71 AN2 123 LPB- D B 4 175 LPA-IO8
20 LADR2 72 GND 124 GND 176 LPA-IO7
21 LDB1 73 CF 125 LPB-ADR4 177 GND
22 LADR1 74 CA 126 LPB- D B 3 178 LPA-IO6
23 LDB0 75 AN3 127 LPB-ADR3 179 LPA-IO5
24 LADR0 76 VCCINIT 128 VCCINIT 180 LPA-IO4
25 GND 77 GCK1 129 LPB- D B 2 181 LPA-IO3
26 VCCO 78 VCCO 130 VCCO 182 GCK2
27 VS 79 GND 131 GND 183 GND
28 VCCINT 80 GCK0 132 LPB-ADR2 184 VCCO
29 HS 81 SW7/AC2 133 LPB- D B 1 185 GCK3
30 BLUE 82 SW 6 134 LPB-ADR1 186 VCCINIT
31 GRN 83 SW 5 135 LPB- D B 0 187 LPA-IO2
32 GND 84 SW 4 136 LPB-ADR0 188 LPA-IO1
33 RED 85 GND 137 GND 189 LMA1-INT
34 PS2C 86 SW 3 138 LMA2-INT 190 GND
35 PS2D 87 SW 2 139 LMA2-RESE T 191 LMA1-RESE T
36 LD7 88 SW 1 140 LMA2-WAIT 192 LMA1-WAIT
37 LD6 89 SW 0 141 LMA2-WRITE 193 LMA1-WRITE
38 VCCINIT 90 LMB1-INT 142 LMA2-DSTB 194 LMA1-DSTB
39 VCCO 91 VCCINIT 143 VCCINIT 195 LMA1-ASTB
40 MC1- D B 4 92 GND 144 VCCO 196 VCCINIT
41 LD5 93 GND 145 GND 197 VCCO
42 LD4 94 LMB1-RESE T 146 LMA2-ASTB 198 GND
43 LD3 95 LMB1-WAIT 147 LMA2-DB7 199 LMA1-DB7
44 LD2 96 LMB1-WRITE 148 LMA2-DB6 200 LMA1-DB6
45 LD1 97 LMB1-DSTB 149 LMA2-DB5 201 LMA1-DB5
46 LD0 98 LMB1-ASTB 150 LMA2-DB4 202 LMA1-DB4
47 AC3 99 LMB1-DB7 151 LMA2-DB3 203 LMA1-DB3
48 AC1 100 LMB1-DB6 152 LMA2-DB2 204 LMA1-DB2
49 AC0 101 LMB1-DB5 153 DIN/D0/IO 205 LMA1-DB1
50 MODE1 102 LMB1-DB4 154 BTN3 206 LMA1-DB0
51 GND 103 GND 155 CCLK 207 TCK
52 MODE0 104 DONE 156 VCCO 208 VCCO

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