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Universitt Duisburg-Essen Abteilung Elektrotechnik und Informationstechnik Fachgebiet Technische Informatik

PRAKTIKUM ZUR VORLESUNG

Logischer Entwurf Digitaler Systeme


VERSUCH 3
Programmierbare Logikanordnungen

Name: Vorname: Betreuer: Antestat:

Matrikelnummer: Gruppennummer: Datum: Versuch:

Zur Vorbereitung des Versuches sind die Fragen, die mit gekennzeichnet sind, zu beantworten. Bitte tragen Sie ihre Lsungen in die dafr vorgesehenen Felder ein und bringen Sie diese zum Praktikum mit.

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Logischer Entwurf Digitaler Systeme

Versuch 3: Programmierbare Logikanordnungen

3.1

Einleitung

Digitale Schaltungen werden immer komplexer, weil einerseits die einfachen Anwendungen schon alle gelst sind und andererseits die Ansprche stndig steigen. Das geht Hand in Hand mit stndig fallenden Preisen von integrierten Schaltungen und einer Zunahme des Integrationsgrades. Aus diesem Grund lassen sich heute selbst aufwendige digitale Schaltungen, wie z.B. Mikrocomputer in Armbanduhren oder Waschmaschinen einbauen, ohne den Preisrahmen zu sprengen. Die erste Frage, die sich bei der Realisierung einer digitalen Schaltung stellt, ist die, ob man die Aufgabe per Software mit einem Mikrocomputer lst oder durch dedizierte Hardware. Das oberste Entwurfsziel besteht meist darin, die gestellte Aufgabe mit mglichst niedrigen Kosten zu lsen. Auf Silizium bertragen bedeutet dies, die Lsung mit der geringsten Chip-Flche ist die gnstigste. Bei weniger komplexen Aufgaben ist der minimale Hardware-Bedarf fr einen Mikrocomputer unverhltnismig hoch: wenn es z.B. lediglich darum geht, einen 8 Bit-Zhler zu realisieren, wird man immer eine Schaltung aus Flip-Flops und Gattern vorziehen. Deshalb realisiert man Aufgaben mit niedriger Komplexitt immer mit diskreten Gattern und Flip-Flops. Bei komplexeren Aufgaben ist der Einsatz eines Mikrocomputers vorteilhaft, weil man dann keine Hardware entwerfen mu, sondern sich auf die Softwareentwicklung beschrnken kann. Besonders interessant ist dieser Weg seitdem es Mikrocomputer gibt, bei denen neben der CPU auch Programm- und Datenspeicher sowie Ein- /Ausgabeschaltungen auf einem einzigen Chip integriert sind. Leider gibt es durchaus auch Aufgaben, die so zeitkritisch oder rechenintensiv sind, da selbst Signalprozessoren nicht ausreichen. Eine Lsung mit dedizierter Hardware bietet immer Geschwindigkeitsvorteile. Gegebenenfalls kann auch die Kombination beider Methoden vorteilhaft sein: beim Software-HardwareCodesign lagert man lediglich die zeitkritischen und rechenintensiven Prozeduren aus dem Signalprozessor aus. Im Komplexittsbereich zwischen 100 und 10.000 Gattern setzt man vorzugsweise Programmierbare Logische Bausteine, die PLDs ein. Sie stellen die einfachsten und bei weitem populrsten programmierbaren digitalen Schaltungen dar. Die Mehrzahl aller Aufgaben der digitalen Schaltungstechnik liegt in diesem Komplexittsbereich; aus diesem Grund sind die PLDs die wichtigsten Bauelemente der Digitaltechnik. Sie lassen sich vom Anwender in Minuten programmieren, so da ein Funktionstest sofort mglich ist. Der innere Aufbau zeigt, da sich in der UND-Matrix zunchst beliebige Konjunktionen der Eingangsvariablen bilden lassen und dann in der nachfolgenden ODER-Matrix Disjunktionen davon. Sie sind also dafr vorgesehen, logische Funktionen in disjunktiver Normalform oder minimierter Form zu realisieren. Auf Wunsch lassen sich die Ausgangsvariablen des Schaltnetzes in einem Register der konfigurierbaren Makrozellen speichern. Auf diese Weise lassen sich nicht nur beliebige Schaltnetze, sondern auch Schaltwerke wie z.B. Mealy- bzw. Moore- Automaten realisieren. Die neuesten Produkte auf diesem Gebiet sind die komplexen PLDs, die CPLDs. Sie enthalten auf einem Chip eine Matrix von einzelnen PLDs, die vom Anwender programmiert und zustzlich mit einer Global Routing Matrix miteinander verbunden werden knnen. Ein einziges CPLD kann eine ganze Leiterplatte einfacher PLDs ersetzen.

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Versuch 3: Programmierbare Logikanordnungen

Abbildung 3.1: blicher Aufbau eines PLDs

3.2

Einteilung und Grundstruktur der PLDs

Der Begriff "PAL" selbst ist ein eingetragenes und damit geschtztes Warenzeichen der Firma MMI. Hauptschlich aus diesem Grunde ist im Bereich der programmierbaren Logikschaltungen eine bedeutende Sprachverwirrung entstanden, da jede andere Herstellerfirma ihre Produkte mit einem anderen (wohlweislich hnlichen) Namen versehen mu. Die folgende Abbildung soll diese Einteilung in die unterschiedlichen Arten verdeutlichen, sowie die logische Reihenfolge der verschiedenen programmierbaren Logikschaltungen.

Abbildung 3.2: Einteilung der PLDs Die PLDs dienen zur Speicherung logischer Funktionen. Geht man bei der Realisierung logischer Funktionen von der disjunktiven Normalform aus, mu man zunchst die erforderlichen Konjunktionen der Eingangsvariablen bilden und anschlieend deren Disjunktionen. Zur bersichtlicheren Darstellung dieser Verknpfungen verwendet man die in Abbildung 3.3 gezeigten Vereinfachungen (vergleiche hierzu auch mit den Vorlesungsunterlagen). Ein Kreuz kennzeichnet einen angeschlossenen Eingang, ein nicht angeschlossener Eingang bleibt wirkungslos, da er bei der UND-Verknpfung als "1" bzw. bei der ODERVerknpfung als "0" wirkt. Mit Hilfe dieser Darstellungen lt sich der innere Aufbau der PLDs sehr einfach darstellen. Diese Darstellung des inneren Aufbaus wird auch als Logik-Diagramm bezeichnet.

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Abbildung 3.3: Vereinfachende Darstellungsweisen der UND- bzw. ODER-Verknpfung Bei der Programmierung von PALs werden physikalische Verbindungen entsprechend einem zuvor erstellen Plan zerstrt. Dies erfolgt mittels eines Programmiergertes. Die Steuerung des Programmiergerts erfolgt ber eine PC Software. Die Verbindung zwischen dem PC und dem Programmiergert wird ber eine spezielle Schnittstellenkarte hergestellt.

3.3

Programmable Array Logic (PAL)

Kennzeichen einer PAL-Grundstruktur ist, da nur die UND-Matrix frei programmierbar ist. Jeder aus der UND-Matrix herausfhrende Produktterm ist fest in der ODER-Matrix einem Ausgang zugeordnet. Diese Zuordnung ist nicht vernderbar! Insbesondere kann ein Produktterm auch nicht fr mehrere Ausgnge mehrfach ausgenutzt werden.

Abbildung 3.4: PAL-Grundstruktur Manche PAL-Bausteine weisen eine geringfgige Abweichung von dieser Grundstruktur auf, die diese Bausteine mehr in Richtung eines PLAs tendieren lassen. Beispiele hierfr sind das sogenannte "product term sharing" (pts), bei dem ein Produktterm wahlweise zwischen zwei Ausgngen umgeschaltet werden kann oder auf die Eingnge eines Nachbarproduktterms zurckgefhrt wird. Wesentlich fr die Einordnung in die PAL-bzw. PLA-Gruppe ist jedoch die vollstndige Programmierbarkeit der ODERMatrix beim PLA. Anhand dieses Kennzeichens lassen sich die unterschiedlichen Bausteine jeweils einer Gruppe zuordnen.

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3.4

Prinzipieller Arbeitsablauf bei der Bausteinprogrammierung

In diesem Versuch sollen Sie die programmierbare Logikbausteine auf der Hardwareebene kennen lernen und die logischen Grundfunktionen realisieren. Der Versuch dient dem grundstzlichen Verstndnis der PLD-Programmierung, wie es zu Fu funktioniert. Der Arbeitsablauf hierbei ist im nachfolgenden Bild 3.5 dargestellt.
1 Aufgabe

Hilfsmittel: Papier, Bleistift => KV-Diagramme

2 Gleichungen ermitteln

Hilfsmitteln: Logikdiagramm

3 Programmplan erstellen

Hilfsmittel: Diskette, Texteditor

Programmplan in JEDEC Datei transformieren

JEDEC Datei Bausteinmodell

5 Programmiersoftware

Programmiergert Baustein

6 Einbau in Platine

Abbildung 3.5

Ausgehend von der Analyse der Aufgabenstellung ((1) in Abbildung 3.5) werden im nchsten Schritt die zu realisierenden Funktionen bzw. Gleichungen ((2) in Abbildung 3.5) ermittelt. Diese bilden die Grundlage fr das Erstellen des Logikdiagramms bzw. des Progammplans (auch Fuse-Map) ((3) in Abbildung 3.5). Aufbauend auf der Fuse-Map wird als nchstes ein ein JEDEC-File erzeugt ((4) in Abbildung 3.5). Dieses JEDEC-File wird im ASCII-Format ausgegeben und kann mit nahezu jedem Texteditor generiert werden. Das PAL-Programmiergert ist an einen Rechner angeschlossen (der Programmiergert-Rechner) auf dem eine Programmiersoftware installiert ist. In diese Software wird das JEDEC-File eingelesen und anschlieend das PAL programmiert ((5) in Abbildung 3.5). Zur berprfung der Funktion des PAL wird dieses in eine Steckplatine eingebaut und die Funktionsweise berprft ((6) in Abbildung 3.5)). Der Anwender von PLDs trgt seine zu realisierenden logischen Gleichungen zunchst in das bersichtliche Logikdiagramm seines ausgewhlten Bausteins ein. Das Logikdiagramm wird dann in eine abstraktere Darstellungsform, die sogenannte Fuse-Map, bertragen. Die Fuse-Map eines PLDs ist eine andere Art der Darstellung des Logikdiagramms (nicht grafische Darstellung). Sie eignet sich besser zur Eingabe einer Programmiervorschrift am Rechner, da sie nicht auf eine komplizierte Grafikdarstellung am Bildschirm angewiesen ist. Abbildung 3.6 zeigt einen Ausschnitt aus einem Logikdiagramm eines PALs und den zugehrigen Ausschnitt der Fuse-Map.
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Abbildung 3.6 Im Logikdiagramm, wie in der Fuse-Map-Darstellung, verlaufen die Input-Lines 0 bis 39 senkrecht, die Product-Lines (PL) 24 bis 39 waagrecht. Ein "X" stellt eine geschlossene Verbindung zwischen einer Input- und einer Product-Line dar, ein "-" kennzeichnet keine Verbindung. Eine Product-Line, die keine Verbindung besitzt geht auf 1. Zum besseren berblick wird in der Fuse-Map die zu den jeweiligen Produkttermen zugehrige Ausgangs-Pinnummer mit angegeben.

3.5

Die im Praktikum verwendeten GAL-Bausteine

Die im Praktikum verwendeten GAL-Bausteine verfgen an den Ausgngen ber Makrozellen die die Flexibilitt beim Entwurf noch weiter erhhen. Diese Output Logic Macrocell (OLMC) sind vom Benutzer frei konfigurierbar. Durch diese Konfigurationsmglichkeit kann der verwendete GAL16V8 Bausteine eine Vielzahl von PAL-Architekturen emulieren. Dabei erfolgt die Konfiguration ber die beiden Bit SYN (Adresse 2192) und AC0 (Adresse 2193) und versetzt die Makrozellen in einen der drei Modi: simple, complex und registered. Durch jeweils ein weiteres XOR (Adressbereich 2048-2055) bit kann die Polaritt jeder Makrozelle kontrolliert werden und ber ein zustzlich Bit AC1 (Adressbereich2120-2127) kann jede Zelle wahlweise als Eingang oder Ausgang konfiguriert werden.
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Durch die Belegung dieser beiden globalen Bit und der 16 individuellen Bit lassen sich alle mglichen Konfigurationen des GAL16V8 realisieren. Jeder Zeile des GAL Bausteins ist genau ein PTD-bit (Product term disable) zugeordnet. Der Adressbereich hierfr liegt zwischen 2128 und 2191. Im unprogrammierten Zustand ist allen bit der Wert 1 zugeordnet, dies entspricht einem enabling aller Zeilen. Fr den Fall, dass eine oder mehrere Zeilen nicht benutzt werden, ist der entsprechende Wert des PTD-bit auf 0 zu setzen.

Die verschiedenen Modi der GAL-Bausteine Im Modus registered sind pin 1 und pin 11 dauerhaft als clock bzw. als output enable konfiguriert. Eine Konfiguration dieser pins als Input ist in diesem Modus nicht mglich. Die Makrozellen sind im Modus registered als Ausgnge mit Speicheroption bzw. als I/O-Funktion konfiguriert. Die damit insgesamt konfigurierte Architektur entspricht so der der Bausteine 16R8 und 16RP4 mit verschiedenen Optionen fr die Polaritt, I/O-Funktion und Speicherverhalten.

Konfiguration des Modus registered - SYN=0. - AC0=1. - XOR=0 defines Active Low Output. - XOR=1 defines Active High Output. - AC1=0 defines this output configuration. - Pin 1 controls common CLK for the registered outputs. - Pin 11 controls common OE for the registered outputs. - Pin 1 & Pin 11 are permanently configured as CLK &OE. Im Modus complex sind pin 1 und pin 11 als input konfiguriert. Hierbei benutzen sie die Pfade ber pin 19 und pin 12. Die Makrozellen sind dabei entweder als Ausgang oder als I/O konfiguriert. Die damit insgesamt konfigurierbaren Architekturen entsprechen denen der Bausteine 16L8 und 16P8 mit programmierbarer Polaritt in jeder Makrozelle-

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Konfiguration des Modus complex - SYN=1. - AC0=1. - XOR=0 defines Active Low Output. - XOR=1 defines Active High Output. - AC1=1. - Pin 13 through Pin 18 are configured to this function. Im Modus simple werden alle Ausgangsleitungen in die UND-Matrix zurckgekoppelt. Ausnahmen hiervon bilden die pins 15 und 16; diese sind dauerhaft als Ausgangsleitungen konfiguriert.

3.6

JEDEC Format und Erstellen einer JEDEC Datei

Das JEDEC-Format beschreibt den Aufbau einer Textdatei, die Informationen zur Programmierung von Bausteinen enthlt und von gngigen Programmiergerten gelesen werden kann. Es ist damit ein Schema zur bertragung eines PAL Entwurfs in Signale fr das Programmiergert. Im folgenden wird kurz das JEDEC-Format sowie seine wichtigsten Befehlsfelder beschrieben.

Im Kopf des JEDEC-Files, nach dem nicht sichtbaren bertragungssteuerzeichen STX (start of text), steht zunchst ein Kommentar, der durch einen Stern * (Trennzeichen zwischen Befehlsfeldern) abgeschlossen wird. Unmittelbar auf diesen Stern folgt ein Kennbuchstabe fr ein Kommandofeld, z.B. fr allgemeine Informationen zur Art des Bausteins und zur Art der Anwendung an.

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Fn*:

Default-Vorgabe fr das L-Feld (n=0,1). In diesem Feld wird angegeben, wie Fuses, die im L-Feld nicht definiert werden, zu programmieren sind. Die Nutzung dieser Mglichkeit macht die Datenstze krzer und damit die bertragung zum Programmiergert schneller und sicherer.

QFn*: n gibt die Gesamtzahl aller in einem Bauteil enthaltener Fuses an. (Existiert auch fr Pins: QPn*, Testverktoren: QV*) Ln y*: Eigentliche Programmierinformation. In jedem L-Feld steht zunchst eine Fuseadresse (FuseNummer) n, gefolgt von einem Leerzeichen und einer Reihe von Nullen und Einsen (y=0,1), wobei jede Stelle den Zustand einer Fuse wiedergibt (0: Fuse intakt, 1: Fuse zerstrt). Cn*: N* X* P* G* Im C-Feld steht eine Prfsumme n, gebildet ber alle Sicherungen eines Bauteils. Kommentar Testvektoren Pinsequenz Lesesicherung

Nach dem, den Datensatz abschlieenden Steuerzeichen ETX (end of text) folgt noch eine vierstellige Hexadezimalzahl, die sogenannte bertragungs-Checksum, mittels der die korrekte bermittlung eines JEDEC-Files zum Programmiergert berprft werden kann.

Beispiel: Der im folgenden kursiv geschriebene Text dient zur Erluterung JEDEC file for: P16R4, 0 bis 9, Vorwrtszhler, 25.05.05 * kennzeichnet Zeilenende (hier Leerzeile) QP20* QF2048* QV0* F0* Beschreibung des Bausteins hinsichtlich Anzahl X0* der Pins(QP), Anzahl der Sicherungen (QF), Anzahl der Testvektoren (QV), Standardzustand nicht explizit definierter Sicherungen (F), Testvektoren (X) Den Hauptteil der Datei stellt die so genannte `Fuse List`. Hier wird gekennzeichnet welche Sicherungen durchgebrannt werden und welche erhalten bleiben. Die Adressierung der Sicherungen wird mit einem `L` eingeleitet. Eine EINS steht fr eine durchzubrennende Sicherung: L0800 10110101110011011111110111111111* Brennplan fr die Sicherungen 800-832

Abschlieend muss eine Checksumme angegeben werden. Die kann errechnet, oder als Dummy (C0000) eingegeben werden: C0000* Jede JEDEC Datei muss durch das Zeichen
, ,

(End of Text) abgeschlossen werden.

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Beispiel: Implementierung eines Rckwrtszhlers mit einem GAL 16V8

Clock

Abbildung 3.7

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JEDEC file for: GAL16V8, 0 bis 9, Rckwrtszhler, 25.05.05 * NOTE PINS CLK:1 GND:10 /OE:11 o12:12 o13:13 rf14:14 rf15:15 rf16:16* NOTE PINS rf17:17 o18:18 o19:19 VCC:20* NOTE GALMODE REGISTERED* QF2194*QP20*F0* L0512 11111111110111111111111111111111* L0768 11111111110111101111111111111111 11111111111011011111110111111111* L1024 11111111111011101101111111111111 11111111110111111110111111111111 11111111111111011110111111111111* L1280 11111111110111111111111011111111 11111111111011101110111111111111* L2048 11111111* L2120 00000000* L2128 00000000 00000000 10000000 11000000 11100000 11000000 00000000 00000000* L2192 01* C1DAF* QV0* X0* Remarks: Lines L0512 L1280 the implementation of the backwards counter The missing lines are considered 1 by default L2192 the SYN bit is set to 0 (2192) and the AC0 bit is set to 1 (2193) the registered mode is chosen L2048 the XOR bits of every Macrocell are set to 1 enabling active high output L2120 the AC1 bits of all Macrocells are set to 0 setting pins 12-19 as output pins L2128 setting the PTD terms of all the unused lines to 0

3.7

Programmiersoftware und Programmiergert

Zur Programmierung der Bausteine ist eine spezielle Programmiersoftware erforderlich. Innerhalb dieser Programmiersoftware erfolgt zunchst die Bausteinauswahl und der Bausteintest. Ebenso muss das eigentliche Programm (hier JEDEC-File) eingelesen werden. Nach dem Start der Programmiersoftware wird automatisch ein voreingestellter Arbeitsbereich geladen. Aus dem bausteinmen kann dann der zu programmierende Baustein ausgewhlt und geladen werden. Die im Praktikum verwendeten Bausteine knnen dabei ber den Pfad PLD/LATTICE/GAL16V8 gefunden werden. Nach der Bausteinauswahl wird das JEDEC-File des unprogrammierten Zustandes geladen. Nachdem das JEDEC-File editiert wurde kann der Baustein programmiert (gebrannt). Dies geschiet ber die Funktionstaste F3. Weitere alternative Funktionen sind: F5: F6: F7: F4: Bausteintest (im unprogrammierten Zustand) Lesen des Bausteins Lschen des Bausteins Programmverifikation
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Abbildung 3.8

Schnittstelle zum PC IC Steckplatz

Statusanzeige

Abbildung 3.9

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3.8

Der Versuchsaufbau

In der folgenden Abbildung ist der schematische Aufbau des Versuches dargestellt:

Programmiergert

beschriebenen PAL-Baustein einsetzen

Testschaltung auf Testplatine

Frequenzgenerator als Taktgeber


Abbildung 3.10

Nachdem der Baustein programmiert wurde, soll er auf seine Funktionstchtigkeit hin getestet werden. Hierzu steht eine Versuchsplatine, wie in Abbildung 3.11 dargestellt, zur Verfgung. Mittels IC-Sockeln, Verbindungskabeln und einem Frequenzgenerator (siehe Abbildung 3.12) soll die Schaltung aufgebaut werden und die Programmierung anhand der Ausgabe der sich auf der Versuchsplatine befindlichen LEDs berprft werden.

Abbildung 3.11

Im oberen Bereich der Testplatine sind 20 LEDs angeordnet, Die LEDs 1-18 werden durch anlegen einer Spannung zwischen 2,4V und 24V geschaltet. Darunter befinden sich sechs Reihen Steckkontakte um Bauteiltrger einzusetzen und diese untereinander zu verbinden. Die horizontalen roten und blauen Verbindungen knnen zum anlegen von positiver oder negativer Spannung verwendet werden indem diese durch Stiftkontakte verbunden werden. Die durch eine grne Linie verbundenen Steckkontakte sind IMMER miteinander leitend verbunden.

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Zur spteren Ansteuerung der Schaltung wird ein Frequenzgenerator (Abbildung 3.) eingesetzt. Die gewnschte Frequenz wird durch den Drehregler auf der linken Seite des Frequenzgenerators gewhlt und an dem Ausgang TTL OUT abgegriffen.

Frequenz

Ein/Aus

Ausgang

Abbildung 3.12

3.9

Versuchsvorbereitung und Durchfhrung

Realisieren Sie einen Modulo 10 Zhler zur direkten Ansteuerung einer 7-Segmentanzeige. Verwendet werden sollen ein PAL 16R4 zur Realisierung des Zhlers und ein PAL 16L8 zur Ansteuerung der 7Segementanzeige.

A F G B C E D
Abbildung 3.13

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1 Geben Sie die Wahrheitstabelle der 7-Segmentanzeige an. (Benutzen Sie die Tabelle 3.1) Segment

0 1 2 3 4 5 6 7 8 9 A B C D E F

W 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

Y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Tabelle 3.1

2. Leiten Sie aus der Wahrheitstabelle die Gleichungen zur Ansteuerung der 7-Segmentanzeige ab.

a=

_______________________________________________ _______________________________________________

b = _______________________________________________ _______________________________________________ c = _______________________________________________ _______________________________________________ d = _______________________________________________ _______________________________________________ e= f= _______________________________________________ _______________________________________________ _______________________________________________ _______________________________________________

g = _______________________________________________
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_______________________________________________
3. Vervollstndigen Sie die Zhlertafel (Tabelle 3.2) in dem Sie die Folgezustnde Wn+1, Xn+1, Yn+1, Zn+1 eintragen. W 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Wn+1 Xn+1 Yn+1 Zn+1

0 1 2 3 4 5 6 7 8 9 A B C D E F

Tabelle 3.2

4. Leiten Sie aus der Wahrheitstabelle die Gleichungen zur Ansteuerung der 7-Segmentanzeige ab.

Wn+1 = _____________________________________ Xn+1 = _____________________________________ Yn+1 = _____________________________________ Zn+1 = _____________________________________

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5. Minimieren Sie die Gleichungen zur Ansteuerung der 7-Segmentanzeige sowie der Folgezustnde mit Hilfe der nachfolgenden KV-Diagramme.

Allgemein
X X X X Z Z Z Z Y Y Y Y W W W W Z Z Z Z

a
X X X X W W W W Y Y Y Y Z Z Z Z

b
X X X X W W W W Y Y Y Y

c
X X X X Z Z Z Z Y Y Y Y W W W W Z Z Z Z

d
X X X X W W W W Y Y Y Y Z Z Z Z

e
X X X X W W W W Y Y Y Y

f
X X X X Z Z Z Z Y Y Y Y W W W W Z Z Z Z

g
X X X X W W W W Y Y Y Y Z Z Z Z

Wn+ 1
X X X X W W W W Y Y Y Y

Xn+ 1
X X X X Z Z Z Z Y Y Y Y W W W W Z Z Z Z

Yn+ 1
X X X X W W W W Y Y Y Y Z Z Z Z

Zn+ 1
X X X X W W W W Y Y Y Y

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6. Geben Sie die minimierten Gleichungen an: a b c d e f g = = = = = = = ___________________________________________________ ___________________________________________________ ___________________________________________________ ___________________________________________________ ___________________________________________________ ___________________________________________________ ___________________________________________________

Wn+1 Xn+1 Yn+1 Zn+1

= = = =

___________________________________________________ ___________________________________________________ ___________________________________________________ ___________________________________________________

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7.

Tragen sie die minimierten Gleichungen in die nachfolgenden Logikdiagramme ein.

Abbildung 3.14
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Abbildung 3.15

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bertragen Sie Ihre Logikdiagramme in das JEDEC-Format und erstellen Sie jeweils eine JEDEC Datei. Programmieren Sie die Bausteine Setzen Sie die Bausteine entsprechend der folgenden Anordnung auf der Versuchsplatine ein.

7-SegmentAnzeige

GAL 16V*

GAL 16V8
Abbildung 3.16

Fr die Verschaltung der Bauelemente ist folgender Schaltplan nach Abbildung 3.17 gegeben.

Abbildung 3.17

8. Skizzieren Sie die Umsetzung der Verdrahtung des Schaltplan auf der Platine. Kennzeichnen Sie in Ihrer Schaltung jeweils den Kontakt (1) des jeweiligen ICs.
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Verschalten Sie die Bausteine entsprechend dieses Schaltplans auf der Versuchsplatine. Lassen Sie anschlieend Ihren Versuchsaufbau durch einen der Betreuer kontrollieren.
Nachdem Ihre Verschaltung abgenommen wurde, fhren Sie den Funktionstest durch.

berprfen Sie die Funktion indem Sie die Taktfrequenz so einstellen, da Sie die Kontrolldioden leicht ablesen knnen.

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