DEPARTAMENTO DE INGENIER ELECTRICA Y ELECTRONICA - LOGICA DIGITAL - LABORATORIO 1 - MARZO DE 2011 IA

Dise o de circuitos l gicos combinacionales n o

Jorge Martnez - jfmartinez@uninorte.edu.co
un diagrama de circuito con el mnimo de compuertqs y el mnimo de entradas en cada compuerta. En un mapa de Karnaugh de dos variables, hay cuatro minit rminos para dos variables; por tanto el mapa consiste e en cuatro cuadrados, uno por cada minit rmino. En la gura 1 e b) se ha redibujado el mapa de modo que muestre la relaci n o entre los cuadrados y las dos variables x y y. El 0 y el 1 que marcan en cada la y columna indican los valores de las variables. Si marcamos los cuadrados cuyos minit rminos pertenecen e a una funci n dada, el mapa de dos variables se convertir en o a otra forma util de representar cualquiera de las 16 funciones booleanas de dos variables.

AbstractEn este informe se pretende mostrar la implementaci n de circuitos l gicos combinacionales previamente o o explicados en clase, con el n de resolver situaciones que normalmente ocurren en la vida diaria. Index TermsCircuito combinacional, compuerta, operaciones l gicas. o

I. I NTRODUCCI ON En su forma m s simple, la l gica es la parte del raa o zonamiento humano que nos dice que una determinada proposici n (sentencia), es cierta si se cumplen ciertas condio ciones, las cuales pueden clasicarse como verdaderas o falsas. Muchas situaciones y procesos que encontramos en nuestra vida cotidiana pueden expresarse como funciones proposicionales o l gicas. Puesto que estas funciones pueden llegar o a ser verdaderas o falsas, pueden aplicarse a los circuitos digitales, ya que estos se caract0erizan por presentar estos dos estados. Los tres elementos l gicos b sicos AND, OR y NOT pueden o a combinarse para formar circuitos l gicos m s complejos, que o a realicen operaciones utiles empleados en la construcci n de o sistemas digitales completos. Todas las expresiones booleanas pueden ser f cilmente a convertidas en tablas de verdad utilizando los valores binarios de cada t rmino de la expresi n. La tabla de verdad es una e o forma muy com n, en un formato muy conciso, de expresar u el funcionamiento l gico de un circuito o II. MARCO TE ORICO La complejidad de las compuertas de l gica digital que imo plementan una funci n booleana est relacionado directamente o a con la complejidad de la expresi n algebr ica a partir de la o a cual se implementa la funci n. Aunque la representaci n de o o una funci n como tabla de verdad unica, hay muchas formas o de expresarla algebraicamente. Un mapa de Karnaugh proporciona un m todo sistem tico e a de simplicaci n de expresiones booleanas y, si se aplica o adecuadamente, genera las expresiones suma de productos y producto de sumas m s simples posibles. a El mapa es un diagrama hecho de cuadrados, cada uno de los cuales representa un minit rmino de la funci n. Puesto e o que cualquier funci n booleana se puede expresar como una o suma de minit rminos, toda funci n booleana se reconocer e o a gr camente en el mapa por el area delimitada por los a cuadrados cuyos minit rminos est n incluidos en la funci n. e a o Las expresiones simplicadas generadas por el mapa siempre est n en una de las dos formas est ndar: suma de productos a a (SOP) o producto de sumas (POS), suponiendo que la expresi n algebraica m s simple es la que tiene menos t rminos o a e y el mnimo posible de literales en cada t rmino. Esto produce e

Fig. 1.

Mapa de karnaugh de dos variables

III. P ROCEDIMIENTO El presente laboratorio se divide en dos secciones. A. Circuito de control para encendido autom tico de luces a En este caso, se necesitaba dise ar un circuito en el cual n se generaban dos salidas. En la primera salida se debe encender una luz cuando llegue la noche y esta se apague al amanecer. Adem s este debe contar con un interruptor a el cual debe iluminar dicha l mpara no importa si es de a da o noche. Adem s debe existir una segunda l mpara en el cual debe a a encenderse cuando un carro est a punto de ingresar y e se interrumpa la iluminaci n cuando el carro ya haya o ingresado al garaje. Para realizar este circuito, primero fue necesario dividirlo en etapas para su posterior an lisis. a

Etapa de captura de las se ales. n Dado los par metros de dise o, era necesario utilizar dos a n entradas: La primera entrada, que es aquella que reconoce la intensidad de luz en el circuito l gico, se opta por utilizar o una fotorresistencia. Esta parte del circuito se muestra en la siguiente imagen: En la gura 2, la resistencia RF tiene un valor de impedancia que depende de la cantidad de luz que lo rodea. Adem s a

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de tensi n bajo (0). En caso contrario, el voltaje ser alto o a (1). De tal manera, que la tabla de verdad se muestra de la siguiente manera, estableciendo como A y B, los valores de tensi n de las entradas de la fotorresistencia y del sensor o infrarrojo respectivamente; S como los valores del interruptor, y nalmente, L y G como las salidas de la luz nocturna y luz de garaje respectivamente
Fig. 2. Captura de la se al lumnica en el circuito n A 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 L 0 0 0 0 1 1 0 0 G 0 1 0 1 1 1 1 1

era necesario calcular un valor de resistencia R para el cual la tensi n que cae en esta resistencia, no se encuentre dentro del o intervalo de hist resis dado en la hoja de datos del integrado e de tipo disparador Smith. Es recomendable utilizar este tipo de entrada en el circuito l gico, para evitar que el ruido que o entre al circuito, cause cambios de valores l gicos. o Para la segunda entrada del circuito, se utiliza un sensor infrarrojo CNY70. Como indica la gura 3, el sensor cuenta con un fotodiodo emisor de se ales infrarrojas y n un fototransistor como receptor que se activa cuando se reejan las se ales del fotodiodo al incidir luz en el circuito. n Cuando esto ocurre, el modo de operaci n del fototransistor o es saturaci n; si pasa lo contrario, el transistor se encuentra o en corte.

TABLE I TABLA DE VERDAD DEL CIRCUITO DE ENCENDIDO DE LUCES

A continuaci n se desarrolla el mapa de Karnaugh para cada o salida. Psra la salida de luz nocturna tenemos... PP PPSB 00 A P P
0 1 1 01 1 11 10

TABLE II M APA DE K ARNAUGH PARA LA SALIDA DE LUZ NOCTURNA

Fig. 3.

Sensor infrarrojo CNY70

Se selecciona un s lo grupo de dos, con lo cual la salida o est dado por: a L = AS Y en el caso de la luz de garaje..

Dise o del circuito l gico.1 n o Para hallar el circuito l gico, se utiliza el m todo de mapas o e de Karnaugh, para hallar la suma de productos mnima (SOP), con el cual se construye los circuitos l gicos. El m todo de o e Karnaugh es util al momento de dise ar circuitos l gicos, ya n o que, al hallar la SOP mnima reducimos el n mero de com u puertas necesarias y los costos. Estableciendo los par metros a l gicos, podemos armar la tabla de verdad, de tal manera que: o

PP PPSB 00 A P P
0 1 1

01 1 1

11 1 1

10 1

TABLE III M APA DE K ARNAUGH PARA LA SALIDA DE LUZ DEL GARAJE

Para la fotorresistencia RF , si es de da, se establecer a una impedancia baja, generando un voltaje alto en la resistencia (1) R. En caso contrario, el valor de la tensi n o ser baja (0). a El interruptor cuando est activo, producir un valor de e a tensi n alto (1). En caso contrario, si el interruptor est o a apagado, generara un voltaje bajo (0). Para el sensor infrarrojo, si se ilumina el emisor, se reejan las ondas infrarrojas en el fototransistor, provocando que este entre en modo de saturaci n, generando un valor o

Se generan dos grupos, ambos de 4, por lo que se deben eliminar dos variables. En el primer grupo (la de 4), la funci n est dada por A y en el segundo grupo la funci n o a o queda como B. Finalmente la funci n de salida sera la suma o de estos dos grupos,por lo que obtenemos: G=A+B Sin embargo, en los par metros de dise o dados, solamente a n se pueden utilizar compuertas l gicas cuyas combinaciones o sean NANDs y NOTs, o NORs y NOTs. Para resolver este problema, se utiliza el teorema de DeMorgan invertido para expresar la compuerta l gica or como una multiplicaci n o o negada de las entradas tambi n negadas. e Luego de haber realizado los mapas y haber obtenido las funciones minimizadas, se proceden a realizar los montajes y

1 Debido a que se debe utilizar salidas de colector abierto para tecnologa TTL o drenaje abierto para tecnologa CMOS, el criterio de dise o optimo n era considerar las salidas activas en bajo.

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las simulaciones correspondientes. Etapa de simulaci n y montaje del circuito. o En esta ultima etapa, se procede a realizar la simulaci n del o circuito l gico. Debido a que en los par metros se encuentra o a establecido que s lo se pueden utilizar combinaciones de o compuertas NANDs y NOTs o tambi n, NORs y NOTs, se e opt por escoger la primera combinaci n, ya que se pudo o o obtener el chip integrado de la compuerta NAND m s r pido. a a El circuito equivalente se muestra en la gura 4.

Fig. 5.

Diagrama de temporizaci n o

Fig. 4.

Circuito combinacional equivalente

Se escogi el software Quartus II Version 9.1 Web Edition o para realizar la simulaci n, redactando el algoritmo en c digo o o VHDL que se presenta a continuaci n: o library IEEE; use IEEE.STD_LOGIC_1164.all;

Finalmente, se realiza el montaje del circuito en fsico, escogiendo como compuertas los siguientes integrados, ambos tecnologa TTL, evitando posibles incompatibilidades entre las entradas y salidas, con respecto a la tecnologa CMOS: SN74LS14: Seis inversores de tipo Schmitt-Trigger. HD74LS01: Cuatro compuertas NAND de dos entradas con salida de colector abierto. El c lculo de la resistencia R, de manera que su valor de a tensi n no se encuentre dentro de la hist resis dada en la hoja o e de datos del fabricante, se obtiene... VT + > 1.7 VT < 0.9 El valor de la tensi n de entrada del circuito l gico, es el o o valor de tensi n de la resistencia R. Por lo tanto, aplicando o divisores de tensi n, tenemos.. o 5R > 1.7 R + RF y 5R < 0.9 R + RF y el valor de RF lo obtenemos determinando las impedancias asociadas a los niveles de intensidad de luz, y este valor se asocia con los valores de tensi n dependiendo de su valor o l gico. As por ejemplo, si es de da la impedancia equivalente o es 10K, por lo tanto, en la entrada del circuito l gico se o medir un valor alto. Por lo tanto las ecuaciones quedan de la a siguiente manera: 5R > 1.7 R + 10K y 5R < 0.9 R + 10M . Estableciendo un intervalo dado por 2.4K< R <3.03K. Una dicultad encontrada durante la realizaci n del montaje o en fsico, fue la de determinar el valor de impedancia en serie al rel , ya que, si se estableca un valor de impedancia e alto, la corriente era tan peque a que no podra accionar los n rel s. Adem s si se estableca un valor de resistencia baja, la e a corriente puede llegar a ser tan alta, que sobrepasara el valor de corriente m xima soportada por el integrado e incluso llegar a a quemarlo. Entonces se decidi por cambiar la compuerta o NAND, por una compuerta NAND con salida de colector abierto Buffer, el cual cumple la misma funci n de compuerta o

entity Punto_1 is port ( S, A, B : in STD_LOGIC; F, G : out STD_LOGIC ); end Punto_1; architecture ARQ of Punto_1 is begin F <= (((NOT S) NAND (NOT(NOT A))) NAND ((NOT S) NAND (NOT(NOT A)))); G <= ((NOT A) NAND (NOT B)); end ARQ; Luego de la asignaci n de pines y la posterior compilaci n o o y simulaci n del circuito se obtienen los resultados que se o muestran en la gura 5, donde los valores de salida F(que corresponde a la luz nocturna) y G(correspondiente al bombillo del garaje) son semejantes a los resultados de la tabla de verdad mostrada anteriormente, permitiendo concluir que el circuito l gico es correcto. o

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l gica con la diferencia de que este puede soportar mayor o corriente. El montaje nal del circuito se muestra en la gura 6

activas en bajo. Esto quiere decir que las v lvulas se abren, a siempre y cuando su valor l gico sea 0. o
N2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 N1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 N0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 T1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 T0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 V1 0 0 0 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 V2 0 0 0 0 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 V3 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0

Fig. 6.

Montaje nal

Adem s, se decide diferenciar las trayectorias de las ena tradas hasta las salidas utilizando conductores de distintos colores. En este caso, para la salida de luz nocturna, los condudctores son azules. Mientras que para la salida de la luz de garaje, se opta por el naranja. Los elementos que se utilizaron para las etapas de captura de se al y circuito l gico, n o se enumeran a continuaci n. o

TABLE IV TABLA DE VERDAD DEL CIRCUITO DE CONTROL DE FLUJO DE AGUA

A continuaci n se proceden a determinar las ecuaciones o para cada v lvula, utilizando el mapa de Karnaugh en este a caso de 5 variables. Comenzando con la v lvula V1 , tenemos... a XXX T1 T XXX 0 00 N1 N0 X X
00 01 11 10 1 1 1 01 1 1 1 11 10 1 1 1

TABLE V M APA DE K ARNAUGH PARA LA V ALVULA V1 CON N2 =0 Fig. 7. Montaje nal

1) 2) 3) 4) 5) 6)

Fotorresistencia. Sensor infrarrojo CNY70. Resistencia R de 2.70K. SN74LS14: Seis inversores de tipo Schmitt-Trigger. Pulsador/interruptor. M74LS38P: Cuatro compuertas NAND de dos entradas con salida de colector abierto Buffer.

XXX T1 T XXX 0 00 N1 N0 X X
00 01 11 10 1 1 1 1

01 1 1 1 1

11

10 1 1 1 1

TABLE VI M APA DE K ARNAUGH PARA LA V ALVULA V1 CON N2 =1

B. Circuito de control de ujo de agua para llenado de un tanque Dado los par metros en el taller, se comienza escribiendo a la tabla de verdad, teniendo en cuenta que las v lvulas son a

Por lo tanto, organizando ambas tablas en grupos, la ecuaci n para la primera v lvula es.. o a V1 = T1 N0 +T0 N0 +T0 N1 +T1 N2 +T0 N2 +T1 N1 +N2 N1 N0

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Para la v lvula V2 ... a XXX

N1 N0 T1 T XXX 0 00 X X 00 01 11 10 01 1 1 1 11 1 1 1 10 1 1 1

TABLE VII M APA DE K ARNAUGH PARA LA V ALVULA V2 CON N2 =0

XXX T1 T XXX 0 00 N1 N0 X X
00 01 11 10 1

01 1 1 1 1

11 1 1 1 1

10 1 1 1 1

Fig. 8.

Circuito l gico control de ujo de agua o

TABLE VIII M APA DE K ARNAUGH PARA LA V ALVULA V2 CON N2 =1

La ecuaci n para la segunda v lvula es: o a V2 = T1 N0 +T0 N0 +T0 N1 +T1 N2 +T0 N2 +T1 N1 +N2 N1 N0 Finalmente para la v lvula V3 a XXX T1 T XXX 0 00 N1 N0 X X
00 01 11 10 1 1 1 1 01 1 1 1 1 11 1 1 1 1 10 1 1 1 1

Fig. 9.

Diagrama de temporizaci n circuito l gico ujo de agua. o o

V3 = N0 N1 N2 Por lo tanto el circuito nal se muestra en la gura 8 Finalmente, se procede a elaborar la simulaci n del circuito o l gico. Utilizando el software Quartus II, se elabora el c digo o o VHDL que se muestra a continuaci n. o library ieee; use ieee.std_logic_1164.all; entity punto_2 is port ( N0,N1,N2,T1,T0 : in std_logic; V1,V2,V3 : out std_logic ); end punto_2; architecture arq of punto_2 is begin

TABLE IX M APA DE K ARNAUGH PARA LA V ALVULA V3 CON N2 =0

XX T XXX 1 T0 00 XX N1 N0 X
00 01 11 10 1 1 1

01 1 1 1

11 1 1 1

10 1 1 1

TABLE X M APA DE K ARNAUGH PARA LA V ALVULA V3 CON N2 =1

y la ecuaci n para V3 es: o V 3 = N1 + N2 + N0 Sin embargo, el nivel de t rminos en cada ecuaci n es muy e o grande, indicando que se debe implementar un n mero elevado u de compuertas l gicas. Aplicando algebra, especcamente o factorizaci n se puede reducir el n mero de compuertas de o u manera considerable y en el caso de la v lvula V3 se puede a aplicar DeMorgan inversa. Por lo tanto las ecuaciones para las v lvulas seran las siguientes: a V1 = (T1 + T0 ) (N0 + N1 + N2 ) + N0 N1 N2 V2 = (T0 + T1 ) (N0 + N1 + N2 ) + N0 N1 N2 v1 <=( ((N1 or N2)or N0)and (not T1 or not T0)) or ((N2 and N1)and N0); v2 <= (((N1 or N2)or N0)and (T1 or T0))or ((N2 and N1)and N0); v3 <= not((N2 and N1)and N0); end arq; Despu s de compilar y simular el circuito correctamente, e se procede a comparar los resultados de la simulaci n con o la tabla de verdad. Pot lo tanto se concluye que el circuito l gico funciona correctamente. Los resultados se muestran en o la gura 9.

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IV. C ONCLUSIONES Con la realizaci n de este laboratorio, se pueden analizar las o ventajas que implica utilizar m todos alternativos al algebra e booleana al momento de reducir ecuaciones l gicas, al moo mento de dise ar un circuito l gico para resolver un problema n o de la vida diaria, como es el caso de los mapas de Karnaugh, ya que se generan ecuaciones mnimas, que implica un ahorro econ mico y de inversi n de tiempo en cableado. Adem s o o a este m todo proporciona una manera concisa de expresar el e funcionamiento de un circuito l gico formado por compuertas o l gicas, de tal forma que la salida puede determinarse por la o combinaci n de los valores de entrada. o Tambi n es importante la utilizaci n de conguraciones de e o tipo Schmitt Trigger para la entrada y colector abierto en la salida. La entrada de tipo Schmitt Trigger se puede utilizar principalmente para reconstruir se ales que presenten mucho n ruido. Experimentalmente se comprob esto, en los cambios o de tensi n en la resistencia R que se encontraba en serie o a la fotorresistencia, ya que esta ultima implicaba cambios bruscos de impedancia dependiendo de la intensidad de luz presente en el ambiente,por lo que el valor l gico de la entrada o del circuito experimenta cambios de estado. La funci n que o cumple una entrada tipo Schmitt Trigger es utilizar la hist resis e para eliminar el ruido presente. Para el caso de salida de tipo colector abierto, esta cumple la funci n de sumidero de corriente. Una de las aplicaciones o principales de este tipo de salida de colector abierto, es el de impulsar una l mpara o un rel conectada en serie a una a e resistencia limitadora. Cuando la salida es bajo, se genera una trayectoria para la corriente que enciende el rel , por ejemplo. e Mientras que si en la salida se mide un valor l gico alto, la o l mpara o rel se apaga ya que no hay ujo de corriente. a e Adem s, es de resaltar la aplicaci n del lenguaje VHDL a o en circuitos l gicos, ya que este lenguaje se encuentra orio entado a la descripci n de estructuras y comportamiento de o hardware. Son utiles para realizar diagramas l gicos, expreo siones booleanas y circuitos digitales. Al simular un sistema l gico digital, el simulador interpreta la descripci n y arroja o o como resultado un diagrama de temporizaci n, que predice o la forma en que se comportar el hardware antes de que se a fabrique fsicamente, permitiendo detectar errores funcionales y corregirlos, modicando los enunciados HDL. R EFERENCES
[1] Floyd Thomas, Fundamentos de Sistemas Digitales, 7ma ed. Education, 2000. [2] M. Morris Mano, Dise o digital, 3ra ed. Prentice Hall. n [3] Gua de Laboratorios, VHDL. Pearson