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DIGITALE SCHALTUNGEN

Digitale Systeme basieren auf digitalen Schaltungen!


Fast alle digitalen Schaltungen werden anwendungsspezifisch integriert!

Alle Formen digitaler Hardwarebeschreibungssprachen werden


letztendlich in sogenannten „Gates“ konvertiert und u.a. als
Geometriebeschreibungen in Halbleitern integriert!

Zeitalter der Digitalisierung


→ Signalverarbeitung wird immer mehr digital
(Energieverbrauch, Kosten, Aufwand, Dynamik, ...)
→ Steuerungs- und Regelungstechnik basiert auf digitalen
Systemen (SPS, Feldgeräte, ...)
→ Computertechnik ist allgegenwärtig (ubiquitous computing,
wearable computing, ...)
Entwicklung der Schaltungsintegration
Anzahl der
Zeit Integrationsgrad integrierten Beispiel
Elemente
1950 erste diskrete Halbleiterbauelemente 1 Transistor, Diode
ca. 1961 SSI (Small Scale Integration) 1-30 Gates/Chip 4x2-E-NAND (7400)
ca. 1966 MSI (Medium Scale Integration) 30-300 Gates/Chip ¼ kbit RAM (1702)
Mikroprozessor
ca. 1971 LSI (Large Scale Integration) 300-3000 Gates/Chip
(I8008)
ca. 1978 VLSI (Very Large Scale Integration) bis 105 Gates/Chip 64 kbit RAM (4164)
4 Mbit RAM
ca. 1988 ULSI (Ultra Large Scale Integration) > 105 Gates/Chip
(628512)
Dual-Core-/ Multi-
> 106 Gates/Chip
heute WSI (Wafer Scale Integration) Core-Prozessoren
(großflächige Chips)
(Xeon, Opteron)

Bedeutung der Standard-IC nimmt immer mehr ab!


Anteil der anwendungsspezifischen Schaltkreise stark steigend!
(ASIC – Application Specific Integrated Circuit)
Funktionelle Klassifikation digitaler integrierter Schaltungen

Digitale Schaltungen

einfache Flip-Flops, Arithmetik- Mikropro- Gate Arrays,


Gatter Zähler, Schaltungen, zessoren, Standard
(UND, Register, program- Speicher-IC, Zellen,
ODER, Dekoder, mierbare digitale Full
NAND, ...) Multiplexer Logik (ALU, Signal- custom-IC
PAL, PLD ...) prozessoren

Integrationsdichte

Intergationsgrad
SSI MSI LSI VLSI/ULSI
Logik und realer Schaltungen

Technik “Low”-Pegel “High”-Pegel


Relais Schalter offen* Schalter geschlossen*
Glasfaser kein Licht Licht
einfache Compact Disk (CD) keine Vertiefung Vertiefung
Integrierter Schaltkreis 0 ... 0,8 V 2,4 ... 5 V
(z.B. 5V-Technik)
* - kann auch umgekehrt definiert werden

Positive Logik: “High” ist der betragsmäßig größeren Spannung zugeordnet


z.B. (TTL): “Low” → 0 ... 0,8 V, “High” → 2,4 ... 5 V

Negative Logik: “High” ist der betragsmäßig kleineren Spannung zugeordnet


z.B. (HV-pMOS): “Low” → -13 ... - 8 V, “High” → - 3 ... 0 V
Logikpegel
Ausgangsspannungen digitaler Schaltungen streuen stark durch:
- Lastabhängigkeit (Laststrom, Anzahl angeschlossener Gatter, Lastkapazitäten, Leitungen
usw.)
- Betriebsspannungsabhängigkeit (UB kann meist um ± 5 ... 20% schwanken, z.B. bei 5 V
und 10%: 4,5 ... 5,5 V)
- Technologieabhängigkeit (biploar, unipolar, Fertigungstoleranzen, Serienschwankungen,
Wafer-Toleranzen, ...)
- Umgebungs- und Einsatzeinflussabhängigkeit (Temperatur, Alterung, Klima, ...)

Folgerung:
Zuordnung einer Spannung zu einem Logikzustand nicht genau festlegbar!

Definition von Pegelbereichen bzw. Pegelbändern

Pegelbänder relativ breit anlegen:


→ Kompensation von Streuungen und Störeinflüssen !!!
Pegelbereiche

unsymmetrische Schaltschwelle symmetrisch Schaltschwelle

U Beisp.: TTL- U Beisp.: CMOS-


Ausgang Ausgang

+5V +5V
+4,95V (typ.)
High- High-
+3,6V (typ.)
Pegel Pegel +3,5 V
+2,4 V nicht zulässiger
Bereich
nicht zulässiger +2,5 V
(verboten)
Bereich +1,5 V
(verboten) +1,5 V
Low- +0,4 V Low-
Pegel +0,2 V (typ.) Pegel +0,05 V (typ.)
GND GND
Unterscheidung von Pegelbereichen für Ein- und Ausgänge
Ziel: Vermeidung von Instabilitäten durch Grenzfälle!

Eingang Ausgang
U
UIHmax
UCC UOHmax
High-
Pegel- „1“ „1“
bereich UOHmin
UIHmin UNH
Stör-
abstand S
Low- UILmax UNL UOLmax
Pegel- „0“ „0“
bereich GND UOLmin
UILmin

Beispielwerte für Standard-TTL:


UNH - Rausspannumngsabstand “High”
UIHmax = + 5,5 V UOHmax = + UCC (5V)
UNL - Rauschspannungsabstand “Low” UIHmin = + 2,0 V UOHmin = + 2,4 V
S - statischer Störabstand ( S = SH + SL) UILmax = + 0,8 V UOLmax = + 0,4 V
UILmin = - 0,5 V UOLmin = GND
Boolsche Basis-Funktionen (Fn) mit zwei binären Variablen (A, B)
Boolsche Funktion Bezeichnung Kommentar
F0 = 0 Null binäre Konstante 0
F1 = A B UND (A B) A und B (Konjunktion)
F2 = A B Inhibition A und nicht B
F3 = A Transfer, Ident, Buffer A
F4 = A B Inhibition B und nicht A
F5 = B Transfer, Ident, Buffer B
F6 = A B v A B Antivalenz (Exklusiv-ODER, A B) A oder B, aber nicht beide (XOR)
F7 = A v B ODER A oder B (Disjunktion)
F8 = A v B NOR A oder B invertiert (nicht A und nicht B)
F9 = A B v A B Äquivalenz (Exklusiv-NOR, A B) A gleich B (XNOR)
F10 = B Komplement (Inversion) nicht B
F11 = A v B Implikation A oder nicht B
F12 = A Komplement (Inversion) nicht A
F13 = A v B Implikation nicht a oder B
F14 = A B NAND A und B invertiert (nicht A oder nicht B)
F15 = 1 Eins binäre Konstante 1
Digitale integrierte Schaltkreise (Digital Integrated Circuits - IC)

bipolare IC unipolare IC GaAs-IC

Übersteuerungs- nicht übersteuerte statische dynamische


technik Technik Schaltungstechnik Schaltungstechnik

Einkanal- CMOS Mehrphasen-


MOS Technik

DTL S-TTL HEF 4000


TTL LS-TTL pMOS HC, HCT CCD
I²L ECL nMOS AC, ACT
LVT AS LVC

BiCMOS

BCT, ABT, ALVT


Spektrum digitaler Logikschaltkreise (Auswahl)

3,3V/2,5V/1,8V/1,5V/1,2V/0,8V 5V TTL, STTL, LSTTL, AS,


AC, LV, LVT,ALVT, ALB, LVC, ALS, HC, HCT, AC, ACT,
ALVC, LV, HLL, AUC, AUP FAST, AHC, AHCT, ABT, BCT

Bipolar BiCMOS CMOS


HC, HCT,
TTL, STTL, LVT, ALVT,
LSTTL, AS, ALB, ABT, AC, ACT,
AHC, AHCT,
ALS, FAST BCT
LV, LVC,
HLL, ALVC

TTL - Transistor Transistor Logik HC - High Speed CMOS LVT - Low Voltage Technology, CMOS/BiCMOS
STTL - Schottky TTL HCT - High Speed CMOS, TTL-kompatibel ALVC - Advanced Low Voltage CMOS
LSTTL - Low Power Schottky TTL LVC - Low Voltage CMOS AUC - Advanced Ultra Low Voltage CMOS
AS - Advanced Schottky TTL LV - Low Voltage HCMOS AHC - Advanced High-speed CMOS
HLL - Low Power CMOS (Philips) ACT - Advanced CMOS, TTL-kompatibel AHCT - Advanced High-speed CMOS, TTL-
kompatibel
AC - Advanced CMOS ALVT - Advanced Low Voltage Technology AUP - Advanced Ultra Low Power CMOS
Typische Eigenschaften von Schaltkreisfamilien in
Vergleich (Auswahl)

Schaltkreisfamilie mittlere maximale mittlere Betriebs-


Signallaufzeit Taktfrequenz Verlustleistung* spannung
in ns in MHz in mW in V
Standard-TTL (74xxx) 10 25 10 5
Schottky-TTL (74Sxxx) 3 100 20 5
Low-Power Schottky- 9 25 2 5
TTL (74LSxxx)
Advanced- Schottky- 2 150 8 5
TTL (74ASxxx)
Advanced-Low-Power 4 75 1 5
Schottky-TTL
(74ALSxxx)
Fairchild-Advanced- 2 125 4 5
Schottky-TTL (FAST)
(74Fxxx)
Complementary MOS 60 8 0,1 µW 5
CMOS 30 16 0,1 µW 10
(Serie 4xxxx) 20 24 0,1 µW 15
N-Kanal-MOS 100 10 0,1 5
High-Speed-CMOS 25 20 10 nW 2 (… 6)
HC/HCT (74HCTxxx) 8 50 10 nW 5
Advanced CMOS 4 80 0,1 µW 3 (… 6)
AC/ACT (74ACTxxx) 2,5 150 0,1 µW 5
Emitter Coupled Logic 0,8 800 25 -5,2 (-4,5)
ECL (100xxx)
Integrated Injection 50 10 0,1 5
Logic I²L
Low-Voltage-TTL 4 100 1 3,3
(74LVTxx)
Low-Voltage-CMOS 6 70 10 nW 3,3
(74LVCxx)

* Verlustleistung für einen Inverter in CMOS-Technologien vergrößert sich


taktfrequenzabhängig; zusätzlich ist Pv dynamisch zu addieren
Three-State-Gatter (2E-NAND) Schottky-Gatter (2E-NAND)

UCC UCC

A
A
Y
B

S
A &
B Y
S TS
A &
Y
B

ECL-Gatter (3E-OR/NOR)

UCC= 0V

A >1 Y2
B
C Y1

T7

YY2=1
T6
T5
YY1=2
A B C
T1 T2 T3 T4

UEE= - 5,2V
Standard-TTL-Kennlinien (gestrichelt LS-TTL)

& IE &
UA
UE UE

4 a
V
mA
3
b 2
2 IE 1 L H
UA
-2 -1 1 2 3 4 V 6
1 c -1 UE
L H
d -2
0 1 V 2 -3
UE

Übertragungsverhalten Eingangskennlinie

IAH
0,4V & IAL
UAH 2,4V &
UAL

5
V H
4
V
3
UAL 1
2,4
2 0,5
verbotener
Bereich 0,2
1 -10 10 16 20 30 mA 50
L IAL
0,4
0 10 20 mA 30 -1
IAH

Ausgangskennlinie High-Pegel Ausgangskennlinie Low-Pegel


UCC - Absenkung
UCC
D1 T4

T1 Rückkopplung
und Spannungs-
anhebung

T2
UE UA
T3

Inverter

Funktionsprinzip eines BiCMOS-Gatters

UCC

UE UA

Triggerschwelle UE ca. 1,5 V bei UCC = 5V für TTL-Eingangspegel

Schaltungsprinzip eines BiCMOS-Gatters


+UB

ML
Takt2
Takt1 MA
CA C11 C12 Cn1 Cn2

M0 M11 M12 Mn1 Mn2


C1
UE Ra

Speicherzelle 1 Speicherzelle n

Schaltungsprinzip von Eimerkettenspeichern in dynamischer MOS-Technologie

Takt2
Takt1

p p p p p

n
Speicherzelle

Layoutquerschnitt von Eimerkettenspeichern in dynamischer MOS-Technologie

G2 Takt2
E
G1 Takt1

Funktionsprinzip eines 2-Phasen CCD-Speichers


V-Sync H-Sync

0 1 2 3 0 1 2 3
0 10 20 30 40 0 10 20 30 40
1 20 30 40 50 Ausgabe- Digita- 1 20 30 40 50
2 30 40 50 60 Einheit Videosignal lisieren 2 30 40 50 60
3 40 50 60 70 3 40 50 60 70
CCD-Chip Bildspeicher

Pixel Pixel
Clock Pixel Clock Clock

Videosignalübertragung mit CCD-Technologie


CMOS-Inverter

Ua IDD
+UDD
(Ua)

UDD/2 +UT0

+UDD UDD/2
M1: p-Kanal
M2: n-Kanal UDD/2 -UT0
M1
Ua

CL
Ue M2
UDD/2 +UDD Ue
UT0 UDD -UT0 UDD/2 UDD Ue

Schaltungsprinzip Statische Übertragungskennlinie Stromaufnahme


(CL – Lastkapazität)
Ptot
in mW Bei CMOS-Schaltungen ist die
100 ECL 15V Stromaufnahme frequenzabhängig!
CD4000
TTL 5V
10
LS-TTL HC
1 Pv _ dynam ∼ f
0,1 Pv _ dynam = iDD ⋅ U DD
Pv _ dynam = U DD ⋅ f ⋅ (C L + Cint )
2
0,01

0,001
0,1 1 10 100 1000 f
in kHz

Stromaufnahme von CMOS-Invertern im Vergleich mit bipolaren Technologien


(Cint – interne Kapazitäten)
+24V
TTL- CMOS-
Gatter Rp Gatter
Tiefpass
& 1
& 1
&
Ustör

Kopplung bei verschiedenen TTL-CMOS-Kopplung Kopplung mit höherem Pegel


Erdpotentialen (Rp = 1,5 ... 4,7 k) (z.B. 24V)

+ 24V
+ 5V
+Us RL

&
&
Schmitt-
Trigger

Darlington-Stufe
optoelektronische Kopplung Treiber für große Lastströme

+ Us

+ Us

+ Us & &
LED
Rv
&

Rv

LED-Ansteuerung Ankopplung einer Glühlampe Ankopplung von Wechselstromlasten

+ Us

RL + Us

& &

RL

einfache Lastankopplung (npn-Transistor) einfache Lastankopplung (pnp-Transistor)

Formen von Interface-Schaltungen


JK-Master-Slave-Flip-Flop

Beschaltung und Funktion des Monoflops


74123
Univibratorschaltungen

Multivibratorschaltungen
a) diskret; b) mit OV; c) mit Schmitt-Trigger; d) als Start-Stop-Oszillator e) Quarzoszillator
mit TTL-LS-Gattern; f) TTL-Taktgenerator; g) Start-Stop-Oszillator mit sym. Impulsen;
h) Quarzoszillator mit HCT-Gattern
Blockschaltbild
des Timer-
8 Us
Schaltkreis
RT
Schwellwert LM 555
K2
6
5 4 RESET
Referen- R
zpegel RT R
K1 S
Triggerpegel 3 Ausgang
2
RT 7 Entladung
1

Umladeschaltung 1
Entladeschaltung Aufladeschaltung t H = R ⋅ C ⋅ ln
U
1− 3
US Us

R R C R

7 8 tH
6 4
C C LM 555 3
5
2 1 U2T
U2T
Triggerflanke

Timer-Schaltkreis LM 555 in seinen verschiedenen Beschaltungen


U 3 − U 2T
Umladeschaltung t1 = (R1 + R2 ) ⋅ C ⋅ ln
Us − U 5
Entladeschaltung Aufladeschaltung
UC Verlauf bei Umladung
US
U5
R1 R1 R1
C U2T
R2 R2 R2 7 8 t1 t2 t
6 4 T
LM 555 U3
C 3 U3
5 U3H
UC C 2 1
U3L
t

Beschaltung des Timer-Schaltkreis LM 555 als astabiler Multivibrator