2011

TP N 1 : Conception en mode Schmatique

TEBOURBI Hemdene & LABIDI Tesnim Institut National Des Sciences Appliques Et De Technologie 12/12/2011

I.

But :

Cette manipulation a pour objectif de se familiariser avec le logiciel Xilinx ISE et apprendre manipuler et son flot de conception pour la conception et la ralisation dun circuit logique combinatoire en utilisant la mthode schmatique.

II.

Manipulation :
1. Premire partie : a. Cration de F partir des ports nand

Soit la fonction logique 4 entres (F) dont le tableau de vrit est le suivant :

A 0 0 0 0 0 0 0 1 1 1 1 1 1

B 0 0 0 1 1 1 1 0 0 0 1 1 1

C 0 1 1 0 0 1 1 0 0 1 0 0 1

D 1 0 1 0 1 0 1 0 1 1 0 1 1

F 1 0 0 1 1 0 0 1 1 0 0 0 1

Ce tableau prsente 13 combinaisons dentres valide les autres combinaisons (non valide) ne sont pas applicable pour le systme. Pour le simplifier on utilise un le tableau de Karnaugh :

Do:

F=AC+ABC+ABC

Application 1 :
Dans cette application on souhaite raliser la fonction F laide des portes NAND 2entres uniquement. Donc on doit rcrire lquation avec seulement des oprateurs NAND :

F=A.C.A.B.C.A.B.C

Le circuit combinatoire ralis sur Xilinx est le suivant :

Lors de la simulation on fournie toutes les combinaisons possible de A,B et C et on visualise la sortie :

b. Cration de F partir dun multiplexeur

Dans cette partie on sintresse utiliser un multiplexeur 8/1 pour raliser la fonction F
Do

F=AC(B+B)+ABC+ABC F=ABC +ABC+ABC+ABC

Le shema ralis sur Xilinx est le suivant :

Aprs simulation on obtient comme sortie de F

Application 3 :
Dans cette partie on sintresse utiliser un dcodeur 4 :16 pour raliser la fonction F
La sortie doit tre dpendante de toutes les entres..

F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD

Aprs simulation on obtient comme sortie de F

2. Deuxime partie :
Maintenant On veut raliser un circuit qui ralise le complment 2 dun nombre qui sera calcul en inversant chaque bit puis en ajoutant 1 au nombre

3. Table de vrit et quations su circuit complment 2 a. Table de vrit et quations du circuit complment 2
E3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 E2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 E1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 E0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S3 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 S2 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 S1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 S0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

On utilise le tableau de karnaugh pour simplifier S0= E0 S1=E0 E1

S2=E3E2E0+E2E1E0+E2E1E0 S3=E3 (E0+E1+E2)

b. Elments en cascade
Maintenant on veut realise un elemnt a un seul bit entres dun lment dun seul bit : Ei et Ri avec (Ei : entre i/ Ri : retenue de lopration prcdente) sorties dun lment dun seul bit: Si et Ri+1 avec (Si :sortie i/ Rii :retenue de (Ei+Ri))

 Remarque : R0=1 car dans le complment 2 dun lment est obtenue par la somme de linverse et 1 .

Ei 0 0 1 1
Si=Ei Ri-1 Rii =Ei . Ri

Ri 0 1 0 1

Si 1 0 0 1

Rii 0 1 0 0

Le complment 2 dun seul bit est obtenu par le circuit logique si dessus

Aprs simulation on obtient le rsultat suivant

 Xilinx ISE 8.2i nous permet de prsenter le circuit sous forme dun seul bloc afin de le rutiliser. La mise en cascade de plusieurs blocs unitaire donne un convertisseur 4 bits.

Aprs simulation on obtient le rsultat suivant

III.

Conclusion

Le logiciel Xilinx ISE 8.2i nous permet de dcomposer notre projet en bloc et de les inclure dans une bibliothque dynamique. Ainsi nous pouvons les rutilises dans dautres projets.