Instituto Federal Fluminense-Campus Maca

TRABALHO DE ELETRNICA DIGITAL

NOME: Daniel Marcelo Isabor Mendes Jonathan Mota TURMA: 3005-B ASSUNTO: Circuitos Aritmticos PROF.: Luciano Silva

Maca, 19 de Dezembro de 2011

CIRCUITO MEIO-SOMADOR O circuito meio-somador SOMA DOIS BITS (sem levar em conta bit de carry). Entrada - os dois bits a serem somados - A e B Sada - a soma dos bits e o bit de carry out ("vai um") - S e Co Como descrevemos anteriormente, uma funo lgica produz uma e apenas uma sada. Portanto, sendo duas as sadas, sero necessrias duas funes diferentes, ou um circuito composto, podendo haver interseo de portas lgicas. a. Construir a tabela b. Forma cannica c. Simplificao (no h o que simplificar)

d. Circuito

CIRCUITO SOMADOR COMPLETO O circuito somador completo SOMA DOIS BITS (considerando na soma o bit de carry in que veio da soma anterior). Entrada - os dois bits a serem somados e o bit de carry in - A, B e Ci Sada - a soma dos bits e o bit de carry out ("vai um") - S e Co a. Construir a tabela b. Forma cannica c. Simplificao

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d. Circuito

e. Representao esquemtica

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CIRCUITO SOMADOR/SUBTRATOR A subtrao de dois nmeros inteiros em binrio pode ser feita utilizando-se a seguinte frmula: A B = A + B +1 onde todas as operaes so aritmticas, exceto B , que representa a complementao de B, bit a bit. A figura 3.12 mostra um circuito somador/subtrator de 4 bits. Esse circuito originado do somador paralelo de 4 bits, porm com a adio de portas xor nas entradas associadas a B, de modo a permitir a negao individual de cada bit de B. A tabela que segue mostra o funcionamento deste circuito, em funo dos sinais de controle sel1 e sel2. Note que sel1 coincide com C0.Introduo aos Sistemas Digitais (v.2001/1) Jos Lus Gntzel e Francisco Assis do Nascimento 3-15 A exemplo do que ocorre com o somador paralelo apresentado na seo anterior, tambm o somador/subtrator pode operar dois nmeros inteiros quaisquer, positivos ou negativos, desde que tais nmeros estejam representados em complemento de dois. Caso os dois nmeros a serem operados estivessem representados em sinal-magnitude, por exemplo, seria necessrio existir um circuito para testar o sinal de cada nmero e comparar as magnitudes, para s ento realizar a soma ou a subtrao. Como isso representaria a necessidade de um hardware mais complexo, e possivelmente mais caro e mais lento, a representao em complemento de dois dominantemente utilizada nos computadores atuais.

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Figura 3.12 - Somador/subtrator de 4 bits.

Operaes possveis para o somador/subtrator da figura 3.12. sel2 0 0 1 1 sel1 0 1 0 1 operao S = A + B +0 S = A + B +1 S = A + B +0 S = A + B +1 descrio adiciona A e B ( S = A + B) adiciona A e B incrementado ( S = A + B +1) subtrai B decrementado de A ( S = A B - 1) subtrai B de A ( S = A - B

MEIO SUBTRADOR Antes de analisarmos a implementao de circuitos Meio Subtratores vamos relembrar a operao de subtrao de 2 nmeros binrios:
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A partir da tabela funcional pode-se montar o circuito que implementa o meio subtrator Entradas iguais a A e B Sadas iguais a S (subtrao) e Ts (Transporte de sada)

SUBTRADOR COMPLETO O meio subtrator possibilita efetuar a subtrao de nmeros binrios com 1 algarismo.
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Para se fazer a subtrao de nmeros binrios de mais algarismos, esse circuito torna-se insuficiente. No possibilita a introduo do transporte de entrada proveniente da coluna anterior, ou seja:

O subtrator completo um circuito que efetua a subtrao completa de uma coluna, considerando o transporte de entrada.

A partir das expresses simplificadas, pode-se obter o circuito do Subtrator Completo.

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A representao em blocos da subtrao de 2 nmeros de (n+1) bits, mostrada na seqncia:

SUBTRADOR COMPLETO APARTIR DE DOIS MEIO SUBTRADOR possvel se construir um subtrator completo a partir de 2 meio subtratores.

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Ligando-se a sada S do Meio Subtrator 1 entrada X do Meio Subtrator 2; e a varivel TE entrada Y do Meio Subtrator 2, tem-se

MULTIPLICADOR
O processo de multiplicao est ilustrado na fig. 11.16-1. O multiplicando multiplicado por cada dgito do multiplicador. Estes produtos parciais so ento somados com a devida considerao para o significado numrico diferente de cada digito do multiplicador. Cada produto parcial ou identicamente zero ou igual ao multiplicando, dependendo se o multiplicador 0 ou 1. Notamos que o produto tem mais dgitos do que o multiplicando ou que o multiplicador. Se cada um destes termos tem N dgitos, o produto pode ter ate 2N dgitos. Se ento, os registradores e outros dispositivos de armazenamento em um sistema digital tm todos o mesmo nmero de posies de digito, alguns dos dgitos do produto podem transbordar. Espao para as figuras Um multiplicador bsico capaz de multiplicar duas palavras de 3 bits esta mostrado na fig.11.16-2. Ele contem um registrador de deslocamento multiplicando de 5 bits, um registrador de deslocamento multiplicador de 3 bits e um acumulador de 6 bits(nesse
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caso, flip-flop tipo D). Inicialmente o multiplicando carregado nos trs FFs da direita do registrador multiplicando, o bit menos significativo em FF0 e o mais significativo em FF2. O multiplicador carregado no registrador de deslocamento multiplicador, o digito menos significativo em FF0 e o mais significativo em FF2. Supe-se que o acumulador tem todos os flip-flops em zero(limpo). Antes que ocorra o primeiro pulso de clock, o primeiro produto parcial foi formado. A multiplicao obtida pelas portas AND e o produto parcial aperece como B2B1B0 nas entradas do somador e tambm como S2S1S0 nas sadas do somador. No primeiro pulso de clock, o produto parcial S2S1S0 registrado nos trs flip-flops da direita do acumulador, e ento, aparece tambm como A2A1A0 na entrada do somador. Este mesmo primeiro pulso de clock move o bit multiplicador seguinte para FF0 do registrador de deslocamento multiplicador e move tambm o multiplicando de trs dgitos de um passo para a esquerda do registrador de deslocamento multiplicando. Portanto, segundo produto parcial aparece como B3B2B1, e a soma deste produto parcial e o primeiro produto aparece na sada do somador como S4S3S2S1S0. Depois do segundo pulso de clock, a soma dos trs produtos parciais, que o produto final, aparecer na sada do somador como S5S4S3S2S1S0. O terceiro pulso registrar a soma dos trs produtos parciais no acumulador e ir tambm limpar o registrador de deslocamento multiplicador. Ento o processo de multiplicao est completo.

DIVISO
A diviso pode ser executada por subtrao repetitiva. Por exemplo, para dividir o numero decimal 22 por 3, subtramos 3 de 22 ate que o resto seja menor do que o divisor. Esta subtrao pode ser executada 7 vezes, deixando um resto 1. Em seguida, subtramos 0,3 de 1 tantas vezes quanto for possvel. Esta subtrao pode ser executada trs vezes deixando um resto 0,1. Em seguida, subtramos 0,03 de 0,1, etc., obtendo o quociente 7,33.... Como um exemplo simples deste procedimento de diviso, consideremos um circuito para efetuar a primeira ordem desta subtrao sucessiva. Espao para a tabela 11.17-1 Tratando apenas de nmeros positivo, achamos conveniente suprimir o bit de sinal na representao do numero, desta forma economizando uma posio de bit nos registradores. Na ausncia de um bit de sinal, o procedimento para subtrao, quando o minuendo e o subtraendo so positivos, est mostrado pelo exemplo na tabela 11.17-1,
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na qual subtramos o numero decimal 9(1001) do numero decimal 13(1101) e depois subtramos 13 de 9. Quando a diferena positiva, h um transbordo 1 que deve ser transportado e somado. Quando a diferena negativa, no h transbordo. Um esquema para dividir, ate a primeira ordem, um nmero de quatro dgitos X=X3X2X1X0 por um divisor Y=Y3Y2Y1Y0 por subtrao repetitiva est mostrado na fig. 11.17-1. Espao para a figura 11.17-1 O dividendo carregado no registrador que aqui consiste em quatro flip-flops tipo D. As sadas do registrador esto ligadas em uma entrada do somador, enquanto a outra entrada o complemento em um de Y dado por Y3Y2Y1Y0. Em principio, a sada vai um C3 deve ser ligada de volta para entrada Cin. Entretanto, estamos interessados nesta ligao apenas quando C3 =1. Portanto, utilizamos o simples arranjo de fixar o Cin em Cin=1. O contador incialmente acionado para zero. Supondo que X>Y, teremos inicialmente C3=1 e, portanto, a porta AND esta habilitada. A diferena X-Y aparece em S3S2S1S0. Vamos agora fechar a chave do clock. O primeiro pulso de clock armazenar a diferena no registrador e tambm avanar o contador de um passo. Temos agora (X-Y)-Y=X-2Y em S3S2S1S0. Se C=1, a porta AND estar habilitada e o segundo pulso de clock armazenar X-2Y no registrador e avanar o contador de um segundo passo, etc. Se aps n pulsos de clock, o resto tornase menor que Y, teremos C=0. A porta AND estar agora inibida e o contador ir parar. Portanto, o quociente lido no contador.

OBS.: o multiplicador e divisor eu tirei do livro q no conseguir escanear as figuras.

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