Laboratorio de Microelectrnica

UNIVERSIDAD NACIONAL DE INGENIERA

FACULTAD DE INGENIERA ELCTRICA Y ELECTRNICA

EXPERIENCIA N 1 TEMA: CARACTERIZACIN DE INVERSORES CMOS Y NMOS

CURSO PROFESOR ALUMNO CDIGO HORARIO : : : : : MICROELECTRNICA (EE425-M) Ing. JUAN TISZA CONTRERAS DAZ AROCUTIPA LUIS ALBERTO 20051044J Jueves 19:00-21:00 horas : 2011-I 05/ 05/2011

FECHA DE PRESENTACIN PERIODO ACADMICO:

EE425-M

Pgina 1

Laboratorio de Microelectrnica EXPERIENCIA N 1

CARACTERIZACIN DE INVERSORES CMOS Y NMOS

I. Resumen de Microwind 2 y DSCH 2: Microwind 2:

Es una aplicacin que nos permite disear y simular circuitos integrados al ms bajo nivel,es decir a nivel microelectrnico. Consta de diversas libreras de componentes ya diseados que nos pueden ayudar a introducirnos en el mundo del diseo digital CMOS. Como ejemplo se adjunta una figura con un esquema de un inversor:

Descripcin del Entorno: El entorno de Microwind 2 es muy amigable. Consta de una barra de men, una barra de herramientas y la superficie de edicin. Cuando arranca la aplicacin aparece una ventana flotante con la paleta de edicin. Dicha paleta de edicin nos permite implantar en silicio transistores CMOS, resistencias, inductancias, cables, etc.

EE425-M

Pgina 2

Laboratorio de Microelectrnica
Cualquier diseo puede salvarse en un fichero con extensin .MSK. La aplicacin consta, como ya se ha indicado, con libreras de circuitos integrados ya realizados. Se han diseado manualmente con lo que se asegura que ocupan la menor superficie de silicio posible, es decir, son diseos ptimos. Otra manera de generar circuitos integrados es mediante la compilacin de modelos descritos con Verilog. Esta compilacin genera automticamente un layout (circuito integrado en silicio) conforme a una serie de reglas contenidas en el fichero default.rul. Este diseo no tiene porque ser el de rea mnima ya que no ha sido optimizado. Seguidamente vemos un ejemplo de layout generado por compilacin.

Simulacin: Los circuitos diseados (o compilados) pueden ser simulados mediante el comando Simulate Run simulation. La simulacin genera las curvas de evolucin en tensiones y corrientes. Tambin puede realizarse la simulacin sobre el propio layout. Proceso de implantacin microelectrnica: Tambin es posible reproducir el proceso de implantacin en silicio con la secuencia pasos de fotolitografa. Accedemos a esto en Simulate Process steps in 3D. Por ltimo indicar que se pueden disear transistores de forma automtica a travs de la paleta:

EE425-M

Pgina 3

Laboratorio de Microelectrnica
Menus de MICROWIND2 :

EE425-M

Pgina 4

Laboratorio de Microelectrnica

Lista de ICONOS:

EE425-M

Pgina 5

Laboratorio de Microelectrnica DSCH 2:

Esta aplicacin consta de un editor lgico, basado en captura de esquemas, y un simulador. Est orientado a la validacin del circuito lgico antes de pasar a la fase de sntesis microelectrnica. Proporciona un entorno sencillo para el diseo lgico jerrquico y simulacin con anlisis de retardos, todo lo cual permite el diseo y validacin de estructuras lgicas complejas. Una caracterstica muy interesante es la posibilidad de estimar el consumo de potencia del circuito. Adems, es capaz de generar un fichero Verilog del circuito lgico que puede tomar como entrada la aplicacin Microwind 2 para crear el layout.

Descripcin del entorno

El entorno grfico de Dsch 2 es muy sencillo. Consta de una barra de men, una barra de herramientas con las tareas ms comunes y la superficie de edicin. Al arrancar la aplicacin aparece una ventana flotante con la librera de smbolos.

Captura de esquemas :
La captura de esquemas se realiza arrastrando los smbolos que aparecen en la ventana flotante a la superficie de edicin. La definicin de los smbolos se encuentra en ficheros de extensin .sym (en la carpeta IEEE). Adems de los smbolos establecidos por la normalizacin, es posible insertar smbolos creados por el usuario (Insert User Symbol (.SYM)) o esquemas salvados previamente (Insert Another Schema (.SCH)). De esta manera se facilita el diseo jerrquico, utilizando modelos de circutios previos en los nuevos. Para crear un smbolo de usuario utilizamos File Schema to new symbol que salva en un fichero .sym el esquema completo del circuito actual. El esquema se puede salvar en un fichero con extensin .sch.

EE425-M

Pgina 6

Laboratorio de Microelectrnica
Simulacin
La simulacin se realiza sobre el propio esquema mediante Simulate Start simulation. Los dispositivos virtuales de entrada y salida (teclado hexadecimal, diodo led y display de 7 segmentos) facilitan la entrada de datos y la visualizacin de resultados. La figura siguiente ilustra un instante de la simulacin con 2 teclados hexadecimales con los valores 4 y 5 respectivamente y el display de 7 segmentos indicando el resultado de la suma (9 en este caso). Los dispositivos virtuales de E/S no forman parte del esquema. Junto al esquema aparece una ventana flotante para el control de la simulacin en curso.

Salida para Microwind 2

El proceso es el siguiente: 1. Crear el fichero Verilog: File Make Verilog File. Podemos cambiar el nombre del

fichero asignado por defecto. El fichero Verilog tiene extensin .txt. 2. Abrir Microwind 2 y compilar el fichero Verilog creado anteriormente: Compile Compile Verilog File. En la ventana de dilogo pulsar Compile.

EE425-M

Pgina 7

Laboratorio de Microelectrnica II. Anlisis Terico del Circuito Planteado:

EQUIVALENTE:

Los parmetros del circuito son: M1:

W L

; M2:
1

W L

; M3:
2

W L
W L

; M4:
3

W L

K PROCESO

50

uA W ; L V2

10 ;
1

1;
2

W L

15 ;
3

W L

2
4

VT

1V

en todos los casos.

EE425-M

Pgina 8

Laboratorio de Microelectrnica
Anlisis del Inversor NMOS con carga saturada:

VDD 5Vdc M4 MOS4

Vout Vin1
M3

MOS3

El circuito anterior funciona como una compuerta NOT que utiliza un MOSFET operando en la regin de saturacin como carga. Si Vdd=5 V, K PROCESO

50

uA W ; L V2

15 ;
3

W L

2
4

Con los valores de la razn de ancho a largo de los transistores, se determinara el valor de la salida que corresponde a un 0 lgico cuando en la entrada es aplicado un 1 lgico.

iD 3

KP W 2 L

2(VGS 3 VT )VDS 3 VDS 32

3

iD 4

KP W 2 L

VGS 4 VT 2
4

iD 3

iD 4 ; VT

1V

Dividiendo ambos trminos se obtiene:

iD 4 iD 3
W L W L

KP 2
3

KP W VGS 4 VT 2 2 L 4 W 2(VGS 3 VT )VDS 3 VDS 32 L 3

VGS 4 VT 2 2(VGS 3 VT )VDS 3 VDS 3
2

15 ; VGS 4 2

VDS 4

5 Vo ; VGS 3 5 ; VDS 3 Vo

5 Vo 1
Reemplazando valores se obtiene:

2(5 1)Vo Vo 2

15 2

Vo 0.66 V

EE425-M

Pgina 9

Laboratorio de Microelectrnica
Luego, estos valores tambin producen una corriente igual a:

iD 4

KP W 2 L

VGS 4 VT 2 ; iD 4
4

iD 3

iD

50 uA 2 2 V2

5 0.6 1

170uA

La potencia disipada cuando la salida corresponde a un 0 lgico es:

P 5V 170uA 0.085mW ..para el inversor NMOS

Inversor CMOS:

I) Si Vi

Vtn

M1 OFF

ID2

I D1

0
2

Si M 2 Saturacin I D 2 I D2 k p VDD Vi Vtp 0

kp 2

VDD Vi

Vtp

0
2

M 2 Lineal

VDD Vo

1 VDD Vo 2

para que se cumpla I D

II) Si Vi aumenta kn Vi Vtn 2 Vo

III) Si Vi aumenta
2

M1 Saturacin, M 2 Lineal Vtp VDD Vo 1 VDD Vo 2

2

k p VDD Vi

f Vi

si Vi sigue aumentando Vo disminuye

M1 Saturacin, M 2 Saturacin

IV) Si Vi
V) Si Vi ID2

Vi*
VDD 0 I D1

M1 Lineal, M2 Saturacin
Vtp 0 M1 Lineal, M 2 OFF
Vo 0

EE425-M

Pgina 10

Laboratorio de Microelectrnica III. Realizacin del LAYOUT del Circuito:

Para realizar el diseo me apoyo en el editor lgico DSCH2.

Esquema realizado con la herramienta DSCH 2

EE425-M

Pgina 11

Laboratorio de Microelectrnica
Se observa que los valores se ajustaron a los dados en el diseo, es decir:

W L

10 ;
1

W L

1;
2

W L

15 ;
3

W L

2
4

Luego con este diseo se genera un archivo Verilog el cual es llevado a Microwind para realizar su compilacin, luego generar el Layout y posteriormente realizar la simulacin del circuito.

Archivo generado en VERILOG

EE425-M

Pgina 12

Laboratorio de Microelectrnica
Este es el archivo verilog generado en el entorno de DSCH2. Con esto se procede a obtener el layout del esquema y posteriormente las simulaciones.Luego ejecuto el MICROWIND para poder compilar el archivo Verilog:

Y finalmente se obtiene el LAYOUT del circuito:

Del grafico anterior se observan los 3 transistores NMOS, 1 transistor PMOS, la ENTRADA de reloj y las 2 SALIDAS. EE425-M Pgina 13

Laboratorio de Microelectrnica III. SIMULACION

Voltaje vs Tiempo:

Voltajes y Corrientes:

EE425-M

Pgina 14

Laboratorio de Microelectrnica
Vin(CLK) vs Vout 1(color ROJO)

Vin(CLK) vs Vout2(color VERDE)

EE425-M

Pgina 15

Laboratorio de Microelectrnica
Vista en 3D de LAYOUT

IV. OBSERVACIONES Y CONCLUSIONES

Las caractersticas de un circuito lgico depende ntimamente del diseo a nivel de
transistores por ello si se quiere realizar mejorar e innovaciones en un diseo es necesario conocer los parmetros que rigen el comportamiento de los transistores. Es imprescindible saber entre que rangos se manejan los parmetros que se desean modificar, ya que depende mucho del tipo de tecnologa a emplear, como ejemplo de ello es el hecho de que las longitudes de W y L estn actualmente en el orden de los nanmetros. Se pudo apreciar la similitud de las graficas obtenidas en la simulacin con Microwind y las grficas tericas. Se pudo observar que el consumo de potencia en la simulacin(0.144mW) es casi el mismo encontrado en el anlisis terico. Se pudo apreciar lo valiosa que es la herramienta DSCH2 al trabajar en conjunto con MICROWIND ya que desde ese punto de vista se puede disear circuitos mucho mas sofisticados a nivel de ocmpuertas para posteriormente tener el archivo verilog y este pueda ser procesado en MICROWIND para obtener el Layout. Se pudo apreciar las salidas tanto del inversor CMOS como del inversor NMOS cuando se aplica una seal de reloj de 1MHZ.

EE425-M

Pgina 16