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Maintenant vous pouvez crire votre description en VHDL et lditeur appliquera la coloration syntaxique par dfaut que vous pouvez modifier dans Tools Preference colors En gnral on choisit un nom pour larchitecture qui indique le type de description. Par exemple - RTL : le composant est synthtisable - STRUCT : association de plusieurs composants. - BEHAVIOUR : pas toujours synthtisable, dcrit le comportement. - DATAFLOW : logique combinatoire, flot de donnes. - BENCH : banc de test. Pour utiliser le mode colonne, appuyer sur alt + C, slectionnez plusieurs lignes et crivez du texte, celui ci sera recopi sur lensemble des lignes slectionns. Ce mode est trs utile lorsque vous voulez mettre toute une partie de code en commentaire. Pour sortir du mode colonne : appuyer sur alt + C.
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Compiler votre ou vos fichier VHDL : Compile Compile Choisissez le fichier VHDL compiler et cliquez sur compile Refaites la mme opration avec les autres fichiers. Quand vous avez termin cliquez sur Done. Remarque : Si vous avez plusieurs fichiers, commencez toujours par ceux qui sont de plus basse hirarchie et finissez par celui qui est de plus haute hirarchie quon nomme souvent le top-level. Lancer le simulateur : Simulate Simulate Dvelopper work, cliquer sur le nom de lentit simuler cliquer sur OK Ouvrir la fentre signals et wave : View Objects View Wave Slectionnez les signaux dans la fentre Objects et faites les glisser jusqu' la fentre wave. Dans la fentre Wave, slectionnez un signal dentre, cliquez sur le bouton droit de la souris et vous pouvez mettre une valeur constante votre signal en choisissant Force, ou le faire varier comme un signal priodique carr en choisissant Clock. Affectez une valeur valide tous vos signaux dentres. Appuyez sur licne . A chaque appui sur cet icne vous simulez un pas de temps, ce pas tant par dfaut de 100 ns. Pour terminer la simulation : Simulate End Simulation
#lancer la simulation avec le nom du testbench (si il existe) #sinon avec le nom du top design #pour chacun des cas prcisez le nom de l'entit, pas le nom du fichier vsim counter_tb(RTL) #pour visualiser tout les signaux du design: view signals add wave * #lancer la simulation run -all
Sauvegarder le fichier avec le nom simu.do. Pour lexcuter, lancer Modelsim et taper la commande do simu.do. Voil cest fini. Vous pouvez dornavant dcrire de nouveaux composants, les compiler et les simuler.