TCC - Andre Da Silva Orlandi

UNIVERSIDADE FEDERAL DE SANTA CATARINA - UFSC
CENTRO TECNOL

OGICO - CTC
DEPARTAMENTO DE ENGENHARIA EL
ETRICA - EEL
CAMPUS UNIVERSIT
ARIO - TRINDADE - CEP 88040-900

FLORIAN
OPOLIS - SANTA CATARINA

UTILIZAC

AO DO TRANSISTOR MOS COMO
ELEMENTO DE FILTRO RC DISTRIBU
IDO
Monograa submetida ` a
Universidade Federal de Santa Catarina
como parte dos requisitos para a aprovac ao da disciplina
EEL7890: Projeto Final
ACAD
EMICO: ANDR
E DA SILVA ORLANDI
ORIENTADOR: M
ARCIO CHEREM SCHNEIDER, DR.

Florian opolis, Fevereiro de 2011
AGRADECIMENTOS
Agradeco primeiramente aos meus pais pela oportunidade que me deram de realizar este
curso. Em segundo, e n ao menos importante, o apoio e carinho da minha namorada Angieli,
fundamental nos momentos difceis desta trajet oria.
Agradeco tamb em aos professores, amigos e colegas que de forma direta ou indireta con-
triburam para o meu crescimento pessoal e intelectual.
i
Resumo da Monograa apresentada ` a UFSC como parte dos requisitos
necess arios para aprovac ao na disciplina EEL7890: Projeto Final.
UTILIZAC

AO DO TRANSISTOR MOS COMO ELEMENTO
DE FILTRO RC DISTRIBU
IDO
Andr e da Silva Orlandi
Fevereiro / 2011
Orientador: M arcio Cherem Schneider, Dr..
Area de Concentrac ao: Circuitos e Sistemas Integrados.

Palavras-chave: Transistor MOS, ltros, rede RC Distribuda.
N umero de P aginas: 59
Este trabalho apresenta um estudo do transistor MOS como uma rede RC distribuda. O
objetivo e utilizar o elemento distribudo na implementac ao de um ltro passa-baixas integrado,
com frequ encia de corte ajust avel por polarizac ao. Duas estruturas de teste foram enviadas para
fabricac ao, com a nalidade de obtermos resultados experimentais deste estudo. Cada uma
delas possui dois transistores iguais, sendo um utilizado como ltro, e outro para fornecer a
polarizac ao.
Neste trabalho pretendemos n ao apenas explorar a utilizac ao do transistor como ltro, mas
tamb em utilizar circuitos de polarizac ao baseados na denominada corrente especca. Para isso,
foi feito um estudo do modelo ACM, desenvolvido no LCI. Esse modelo possui caractersticas
bastante convenientes ao projeto do ltro proposto.
Abstract of Monograph presented to UFSC as a partial fulllment of the
requirements for the approval on course EEL7890: Projeto Final.
USE OF THE MOS TRANSISTOR AS A DISTRIBUTED RC
FILTER ELEMENT
Andr e da Silva Orlandi
Fev / 2011
Advisor: M arcio Cherem Schneider, Dr..
Area of Concentration: Integrated Circuits and Systems.
Keywords: MOSFET transistor, lters, Distributed RC line.
Number of pages: 59
This work presents a study of the MOS transistor as a distributed RC transmission line.
The objective is to use this effect in an integrated lowpass lter, with frequency adjusted by
bias. Two test structures were sent for fabrication. Each one of them has two equal transistors,
one of them is used as a lter while the other one provide the bias.
The purpouse of this work is not only to explore the use of MOS transistor as lter,
but also use bias circuits based on the transistor specic current. To this end we studied the
ACMmodem, developed at Integrated Circuits Laboratory. This model has characteristics really
convenient to the lter analyzed here.
SUM
ARIO
LISTA DE FIGURAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vi
LISTA DE SIGLAS E ABREVIATURAS . . . . . . . . . . . . . . . . . . . . . . . . viii
LISTA DE S
IMBOLOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ix
1 INTRODUC

AO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Conceitos Gerais sobre Filtros Anal ogicos . . . . . . . . . . . . . . . . . . . . 1
1.2 Rede Resistor-Capacitor Uniformemente Distribuda . . . . . . . . . . . . . . 2
1.3 O Transistor MOS como Elemento de Filtro . . . . . . . . . . . . . . . . . . . 4
2 O TRANSISTOR MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.1 O Capacitor MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.2 Estrutura MOS com Tr es Terminais . . . . . . . . . . . . . . . . . . . . . . . 10
2.3 MOS de Quatro Terminais . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.4 O Modelo ACM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
3 O TRANSISTOR COMO LINHA RC DISTRIBUDA . . . . . . . . . . . . . . . 15
3.1 Descric ao Matem atica da linha RC . . . . . . . . . . . . . . . . . . . . . . . . 16
3.2 M etodo de An alise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.3 A Constante RC do Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.4 Rudo no Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.5 Linearidade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.6 Simulac ao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
4 RESULTADOS PR
ATICOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
4.1 Especicac oes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
4.2 Circuito Inicialmente Proposto . . . . . . . . . . . . . . . . . . . . . . . . . . 36
4.3 Dimensionamento dos Transistores . . . . . . . . . . . . . . . . . . . . . . . . 38
4.4 Layout do Circuito Integrado . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
4.5 Problemas com o Amplicador Operacional . . . . . . . . . . . . . . . . . . . 40
4.6 Medic ao com o Analisador de Espectro . . . . . . . . . . . . . . . . . . . . . 43
5 CONSIDERAC

OES FINAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Refer encias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Ap endice A Deduc ao da Matriz Admit ancia do MOSFET . . . . . . . . . . . . . . 52
Ap endice B Extrac ao dos Par ametros I
SQ
e n . . . . . . . . . . . . . . . . . . . . . 54
B.1 Extrac ao de I
S
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
B.2 Extrac ao de n . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Ap endice C Detalhes do layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
LISTA DE FIGURAS
1 (a) Estrutura fsica de uma rede URC, (b) Smbolo utilizado para representar
uma linha RC distribuda. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2 Filtro implementado atrav es de uma rede URC com realimentac ao. . . . . . . . 4
3 Circuito utilizado em [??] para avaliar a resposta em frequ encia do transistor. . 5
4 Estrutura fsica do transistor MOS. . . . . . . . . . . . . . . . . . . . . . . . . 7
5 Perl do potencial el etrico no capacitor MOS. . . . . . . . . . . . . . . . . . . 9
6 Modelo de pequenos sinais do capacitor MOS. . . . . . . . . . . . . . . . . . . 10
7 Capacitor MOS contendo uma regi ao n+ para acesso ao canal. . . . . . . . . . 10
8 Modelo de pequenos sinais para o dispositivo MOS de tr es terminais. . . . . . 11
9 Esquema utilizado no estudo do transistor como linha de transmiss ao RC. . . . 15
10 Representac ao dos efeitos resistivo e capacitivo do transistor. . . . . . . . . . . 16
11 Representac ao do transistor como uma linha RC distribuda. . . . . . . . . . . 17
12 Esquema geral de utilizac ao do transistor MOS como ltro URC. . . . . . . . . 18
13 Comparac ao entre ltro passa-baixas RC de 1
a
ordem e duas formas do ltro
URC-MOSFET. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
14 Circuito de pequenos sinais para o transistor MOS, v alido em baixas frequ encias. 21
15 Capacit ancias do transistor em func ao do nvel de invers ao do canal (V
DS
= 0). 23
16 Resist encia do canal em func ao de i
f
@ V
DS
= 0, para um transistor com di-
mens oes W = 200 m e L = 120 m. . . . . . . . . . . . . . . . . . . . . . . 24
17 Variac ao da frequ encia de corte para um transistor de canal p, com diferentes
valores de L. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
18 Curvas I
D
/I
Fmax
V
DS
para alguns valores de i
f
. . . . . . . . . . . . . . . . . 28
19 T ecnica de seccionamento utilizada para simular a caracterstica distribuda do
transistor MOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
20 Simulac ao da resposta em frequ encia de um transistor de canal p (com canal em
m sec oes) com W = 200 m e comprimento total L = 120 m, com i
f
= 1000. 32
vi
21 Simulac ao com os mesmos par ametros da apresentada na Figura 20, por em
anulando os valores das capacit ancias extrnsecas no modelo do transistor. . . . 33
22 Frequ encia de corte do transistor em func ao do nvel de invers ao para um tran-
sistor com dimens oes W = 200 m e L = 120 m. . . . . . . . . . . . . . . . 34
23 Circuito inicialmente proposto para avaliac ao da resposta em frequ encia do
transistor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
24 Variac ao da tens ao V
CM
em func ao do nvel de invers ao. . . . . . . . . . . . . . 37
25 Esquema el etrico do circuito integrado projetado. . . . . . . . . . . . . . . . . 39
26 Layout dos dois blocos inseridos no pad ring. . . . . . . . . . . . . . . . . . . 40
27 Esquema utilizado para caracterizar a resposta em frequ encia do amplicador
operacional OPA2350. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
28 Medidas experimentais da resposta em frequ encia do amplicador inversor da
Figura 27, para diferentes valores de R
F
(R
F
= R
URC
). . . . . . . . . . . . . . 42
29 Utilizac ao de um analisador de espectro para avaliac ao da resposta em
frequ encia do transistor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
30 Modelo do circuito de medic ao utilizado para encontrar a mnima tens ao de
excitac ao do transistor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
31 Curvas de magnitude vs frequ encia para alguns valores de i
f
. . . . . . . . . . . 47
32 Comparac ao entre ltro MOSFET-URC e um ltro RC de primeira ordem, com
frequ encias de 3 dB iguais. . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
33 Circuito utilizado para extrair a corrente especca e a tens ao de limiar do tran-
sistor de canal p. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
34 Curvas de I
D
e g
m
/I
D
em func ao de V
G
extradas a partir do simulador. . . . . . 55
35 Circuito utilizado para extrair o fator de inclinac ao. . . . . . . . . . . . . . . . 56
36 Variac ao de n em func ao de V
G
. . . . . . . . . . . . . . . . . . . . . . . . . . . 56
37 Detalhe do bloco composto pelos dois transistores sem particionamento. . . . . 57
38 Detalhe do bloco composto pelos dois transistores com particionamento. . . . . 58
LISTA DE SIGLAS E ABREVIATURAS
SMD Surface Mount Devices.
AC Corrente alternada.
ACM Advanced Compact MOSFET.
AmpOp Amplicador Operacional.
BSIM3 Berkeley Short-Channel IGFET Model 3.
CI Circuito Integrado.
CMOS Complementary Metal Oxide Semiconductor.
DC Corrente contnua.
LCI Laborat orio de Circuitos Integrados.
MOS Metal Oxide Semiconductor.
MOSFET-C Metal Oxide Semiconductor Field Effect Transistor- Capacitor.
MOSFET-URC Metal Oxide Semiconductor Field Effect Transistor - Uniform
Resistor-Capacitor.
OTA Operational Transconductance Amplier.
OTA-C Operational Transconductance Amplier-Capacitor.
RC Resistor-Capacitor.
SC Switched Capacitor.
UCCM Unied Charge-Control Model.
UICM Unied Current-Control model.
URC Uniform Resistor-Capacitor.
VLSI Very Large Scale Integration.
viii
LISTA DE S
IMBOLOS
f
s
, Frequ encia de amostragem
r, Resist encia por unidade de comprimento
c, Capacit ancia por unidade de comprimento
V
G
, Tens ao de porta em relac ao ao substrato
Q
G
, Carga na porta
C
ox
, Capacit ancia do oxido
Q
G
, Carga na porta por unidade de area
C
ox
, Capacit ancia do oxido por unidade de area
Q
C
, Carga no semicondutor
ox
, Queda de potencial no oxido
s
, Potencial de superfcie
V
FB
, Tens ao de banda plana
Q
C
, Carga no semicondutor por unidade de area
C
c
, Capacit ancia por unidade de area associada ao semicondutor
C
ox
, Capacit ancia por unidade area do oxido
C
b
, Capacit ancia por unidade de area associada aos portadores majorit arios
C
i
, Capacit ancia por unidade de area associada aos portadores minorit arios
V
C
, Tens ao do canal em relac ao ao substrato
Q
I
, Densidade de carga de invers ao
t
, Tens ao t ermica
t
, Tens ao t ermina
n, Fator de inclinac ao
V
D
, Tens ao de dreno em relac ao ao substrato
Q
ID
, Densidade de carga na regi ao de dreno
Q
IS
, densidade de carga na regi ao de fonte
ix
I
D
, Corrente de dreno
I
F
, Corrente direta
I
R
, Corrente reversa
Q
IP
, Densidade de carga no canal para a condic ao de pinch-off
V
TH0
, Tens ao de limiar para tens ao fonte-corpo nula
V
GS
, Tens ao entre porta e fonte
q
IS(D)
, Densidade de carga normalizada na regi ao de fonte(dreno)
i
f
, Nvel de invers ao direto
i
r
, Nvel de invers ao reverso
I
S
, Corrente especca
I
SQ
, Corrente especca para uma transistor quadrado
I
SQ
, Corrente especca
V
DS
, Tens ao entre dreno e fonte
R, Resist encia entre fonte e dreno
C, Capacit ancia equivalente vista pelo canal
C
big
, Capacitor de desacoplamento
f
c
, Frequ encia de corte
C
gs
, Capacit ancia entre porta e fonte
C
gd
, Capacit ancia entre porta e dreno
C
bs
, Capacit ancia entre corpo e fonte
C
bd
, Capacit ancia entre corpo e dreno
C
gb
, Capacit ancia entre porta e corpo
, Constante de saturac ao
Q
F
, Densidade de carga direta
Q
R
, Densidade de carga reversa
V
S
, Tens ao no terminal de fonte
V
GS
, Tens ao entre porta e fonte
Q
I
, Carga de invers ao
k, Constante de Boltzmann
T, Temperatura
S, Densidade espectral de rudo
q, Carga do el etron
I
Fmax
, Corrente direta m axima da regi ao de saturac ao
V
GD
, Tens ao entre porta e dreno
v
in
, Tens ao de entrada do ltro
V
CM
, Tens ao de refer encia
I
SX
, Corrente de refer encia
R
F
, Resistor de realimentac ao
R
URC
, Resistor de entrada no amplicador inversor
C
in
, Capacit ancia vista da entrada inversora do amplicador operacional
K, Ganho em malha aberto do amplicador operacional
C
Rpar
, Capacit ancia parasita do resistor
C
eq
, Capacit ancia parasita da placa e soquete
v
rms
, Rudo ecaz em tens ao
f
b
, Largura de banda utilizada na medic ao
1
1 INTRODUC

AO
Com a r apida expans ao da velocidade de processamento dos computadores, os ltros
anal ogicos contnuos v em perdendo espaco para os digitais em determinadas areas da engen-
haria. No entanto, ainda s ao extremamente importantes na implementac ao de um consider avel
n umero de circuitos anal ogicos integrados.
Os ltros digitais s ao muito utilizados em processamento de sinais devido a algumas
vantagens. Entre elas podemos citar a grande seletividade, a possibilidade de r apida alterac ao
dos par ametros do ltro, a f acil reprodutibilidade em qualquer processador digital, etc. En-
tretanto, o mundo em que vivemos e totalmente anal ogico. Assim, torna-se evidente que para
aproveitarmos todos os recursos que o processamento digital oferece, e necess ario convertermos
as informac oes em formato anal ogico para digital. Nessa etapa do processo faz-se necess ario o
uso de blocos anal ogicos para tornar possvel essa convers ao.
Um exemplo muito comum a ser citado e o ltro de anti-recobrimento de um conversor
anal ogico-digital. Quando um sinal sofre o processo de amostragem, o espectro do sinal resul-
tante e composto por uma soma de espectros do sinal contnuo deslocados de m f
s
, onde m e
um n umero inteiro e f
s
e a frequ encia de amostragem [1]. Dada uma frequ encia de amostragem,
o espectro do sinal contnuo n ao deve conter componentes maiores que f
s
/2 para que n ao haja
sobreposic ao espectral, e consequentemente distorc ao do sinal amostrado.
1.1 Conceitos Gerais sobre Filtros Anal ogicos
As t ecnicas de ltragem contnua mais empregadas em circuitos CMOS s ao a MOSFET-
C e OTA-C [2]. A primeira utiliza amplicadores operacionais, capacitores e transistores
operando na regi ao linear. Este m etodo de implementac ao de ltros ativos surgiu com a neces-
sidade de maior precis ao nas constantes de tempo, devido ` a grande variabilidade dos resistores
integrados. O papel do transistor MOS e simular um resistor, o qual pode ter a sua resist encia
controlada atrav es das suas dimens oes e da polarizac ao. Uma das desvantagens e a distorc ao
provocada pela n ao linearidade do transistor.
Os ltros OTA-C, por sua vez, s ao constitudos de amplicadores operacionais de
transcondut ancia e capacitores, podendo operar em frequ encias maiores do que o MOSFET-C
[2]. A sintonia do ltro pode ser ajustada pela transcondut ancia do dispositivo ativo. No
entanto, este circuito tamb em possui problemas quanto ` a linearidade, que est a presente no
OTA.
1.2 Rede Resistor-Capacitor Uniformemente Distribuda 2
Al em das t ecnicas mencionadas, existe tamb em a ltragem a capacitor chaveado (SC).
Nela o resistor e substitudo por um arranjo de chaves controlando a carga e descarga de um
capacitor. As chaves s ao controladas atrav es de um sinal de clock proveniente de um outro
circuito. O efeito resultante e uma corrente m edia atrav es do circuito proporcional ` a frequ encia
de chaveamento [1]. Atrav es dessa estrutura e possvel obter ltros com caractersticas bas-
tante precisas, visto que a associac ao desta estrutura com um outro capacitor resulta em uma
constante de tempo proporcional ` a raz ao entre os capacitores. Devido ao processamento da
corrente ser efetuado a cada perodo de clock, o sinal na sada do ltro e discreto no tempo.
Todas as formas de implementac ao de ltros anal ogicos discutidas anteriormente pos-
suem vantagens com relac ao aos ltros ativos RC. Entretanto, todas elas requerem o uso de
capacitores para serem implementadas. Em circuitos integrados, estes elementos possuem rela-
tiva imprecis ao no seu valor, mesmo tomando-se os devidos cuidados na confecc ao do leiaute.
Al em disso, a utilizac ao de blocos relativamente complexos, como amplicadores operacionais,
limita a aplicac ao destes ltros a baixas e m edias frequ encias de operac ao. Normalmente estes
elementos s ao projetados para ter a resposta em frequ encia do tipo passa baixas, necess aria para
evitar instabilidade. Outro fator que pode contribuir com essa limitac ao e o n umero relativa-
mente elevado de transistores em cascata. As suas capacit ancias intrnsecas ajudam a deteriorar
o ganho do elemento em altas frequ encias.
Em tecnologias VLSI, dedicadas a circuitos digitais, a utilizac ao de capacitores geral-
mente e evitada devido aos motivos citados anteriormente. Dessa forma, seria interessante para
os projetistas de circuitos integrados terem disponvel outra forma de construir ltros e outros
blocos sem a utilizac ao de capacitores. Uma soluc ao para esse problema seria aproveitar as
capacit ancias intrnsecas do transistor MOS, citadas anteriormente, de forma controlada para
que se obtenha o efeito desejado.
1.2 Rede Resistor-Capacitor Uniformemente Distribuda
Desde o incio da d ecada de 60 diversos estudos tem sido realizados sobre as redes
resistor-capacitor uniformemente distribudas ((URC)), com aplicac ao em ltragem de sinais
[3]. A princpio, as pesquisas eram feitas com base nos dispositivos que podiam ser fabrica-
dos na epoca. Estes eram geralmente compostos por dois lmes nos de diferentes materiais
depositados ou crescidos sobre determinado substrato [4]. A estrutura utilizada no incio era
composta por uma camada de metal, um isolante e uma camada resistiva, como mostra a Figura
1(a). Obviamente o efeito resistivo da rede estava associado ` a camada resistiva, e o efeito capac-
itivo ` as duas camadas intercaladas por um isolante. A Figura 1(b) mostra o smbolo utilizado
1.2 Rede Resistor-Capacitor Uniformemente Distribuda 3
para representar a rede URC.
(a) (b)
Figura 1: (a) Estrutura fsica de uma rede URC, (b) Smbolo utilizado para representar uma
linha RC distribuda.
Diversos trabalhos apresentam a modelagem deste elemento como uma linha de trans-
miss ao, por em considerando o efeito indutivo desprezvel [3]. Intuitivamente, e esperada uma
caracterstica de ltragem passa-baixa para o quadripolo da Figura 1, devido ` a semelhanca da
rede com um simples circuito RC. Em circuitos integrados digitais e comum estudar-se as re-
des RC distribudas devido ao atraso que elas provocam na propagac ao dos sinais. Esse efeito
adv em de linhas de metal relativamente longas, sendo que o efeito capacitivo est a associado
entre linhas de diferentes nveis de metal, ou ao substrato.
A maneira habitual de estudar esse dispositivo e relacionar as correntes com as tens oes
atrav es da matriz admit ancia. Considerando r e c como sendo a resist encia e capacit ancia
por unidade de comprimento respectivamente, escrevemos as equac oes diferenciais da rede e
resolvemos para as condic oes de contorno pertinentes. Um fato que introduz certa diculdade
na an alise das redes URC e que elas n ao apresentam uma func ao de transfer encia racional em
s. Na realidade, a matriz admit ancia e constituda de func oes hiperb olicas, com a vari avel
s dentro de uma raiz quadrada. Desse modo, alguns autores, como OShea [5], utilizaram
a transformac ao de vari aveis para fazer a an alise em frequ encia. Outro autor [6] prop oe a
realizac ao de func oes de transfer encia racionais em s a partir de redes RC n ao uniformes.
Otrabalho apresentado por Wyndrum[7] introduz o conceito de realimentac ao aplicado ` as
redes RC distribudas para a implementac ao de ltros-passa baixa, com possibilidade de ajuste
da caracterstica de ganho. O circuito em quest ao e apresentado na Figura 2, onde o fator k e
o ganho do amplicador. Com a inserc ao de uma realimentac ao com ganho, torna-se possvel
controlar os polos dominantes do circuito e, consequentemente, o ganho m aximo na banda de
passagem. Neste caso o terminal comum ` a entrada e sada, mostrado na Figura 1, e conectado
` a sada do amplicador ao inv es do terra, aumentando a complexidade no equacionamento da
1.3 O Transistor MOS como Elemento de Filtro 4
rede. Wyndrum tamb em mostra que ao adicionar uma resist encia entre a sada do amplicador
e o terminal capacitivo da rede URC, o circuito torna-se um rejeita-faixa.
Figura 2: Filtro implementado atrav es de uma rede URC com realimentac ao.
1.3 O Transistor MOS como Elemento de Filtro
Um pesquisador pioneiro no estudo do transistor MOS como ltro foi Yannis Tsividis.
At e ent ao, todos os trabalhos que tratavam de elementos URC e ans, n ao abordavam o uso
do efeito distribudo da capacit ancia do MOS. Em um de seus artigos [8] ele faz uma simples
an alise da resposta em frequ encia de um transistor, utilizando como vari avel de entrada a tens ao
na fonte e, como de sada, a tens ao no dreno. O circuito em quest ao pode ser visto na Figura
3. Neste esquema o transistor M1 tem a sua resposta em frequ encia analisada, enquanto M2 e
M3 constituem um seguidor de tens ao. O transistor M3 funciona como uma fonte de corrente
controlada pela tens ao V
bias
, mantendo a corrente em M2 constante. Dessa forma, a tens ao
V
o
deve seguir a tens ao de porta de M2 a m de manter o equilbrio. Tamb em e apresentada
uma express ao para a constante de tempo do transistor em func ao da polarizac ao. Atrav es de
simulac oes Tsividis determina a faixa de variac ao da tens ao V
G
, necess aria para compensar a
variabilidade da frequ encia de corte devido ` a variabilidade dos processos de fabricac ao.
Em outro trabalho [9] ele utiliza a realimentac ao proposta por Wyndrum e implementa
um ltro passa-baixas com apenas quatro transistores. Um deles e utilizado como rede URC e
os outros destinam-se a polarizar e fornecer ganho ao circuito. O autor apresenta os resultados
de medidas realizadas com diferentes valores da tens ao entre porta e fonte. Observa-se que para
uma excurs ao de 1,5 V da tens ao de porta, a frequ encia de corte varia aproximadamente de 800
kHz at e 13 MHz. A tecnologia utilizada foi 1.5m da AT&T Bell Laboratories.
Al em de Tsividis, diversos pesquisadores apresentaram trabalhos baseados na ideia de
Wyndrum. Barranco, Seaberg e Angulo [10] apresentaram topologias de ltros passa baixa
e passa faixa contendo tr es elementos URC cada um. Eles tamb em utilizaram t ecnicas para
Figura 3: Circuito utilizado em [8] para avaliar a resposta em frequ encia do transistor.
compensar a n ao linearidade do transistor. Outro autor [11] implementa um ltro rejeita-faixa
com frequ encia de zero controlada linearmente por uma tens ao. Ao introduzir esse elemento em
uma malha com realimentac ao negativa, obt em-se um ltro passa-faixa com o ganho na banda
de passagem controlado por tens ao.
Foi interessante notar nos trabalhos pesquisados que a complexidade dos ltros MOSFET-
URC aumentou ao longo do tempo. No entanto, utilizando adequadamente apenas um transis-
tor e possvel obter uma caracterstica passa-baixas com atenuac ao signicativa na banda de
rejeic ao. V arios artigos propoem t ecnicas para aumentar a linearidade, ajustar a frequ encia de
corte, etc, por em em certas aplicac oes seria interessante minimizar o n umero de componentes.
Outro ponto a ser citado e que todas as refer encias consultadas utilizam o transistor em in-
vers ao forte como rede URC, provavelmente em func ao das limitac oes impostas pelo modelo
que utilizaram. Isso limita em grande parte a aplicac ao do dispositivo em baixas frequ encias.
Para realizar o estudo do transistor MOS atrav es de elementos distribudos e necess ario
um modelo eciente do dispositivo, caracterizando o seu comportamento sob diferentes
condic oes. Diversos modelos utilizam diferentes conjuntos de equac oes para representar o
comportamento do transistor sob determinadas condic oes de excitac ao. Um modelo muito
utilizado na industria de semicondutores e o BSIM3. Este modelo deriva de seus antecessores
BSIM 1 e 2, e foi desenvolvido na Universidade da Calif ornia, Berkeley. Ele possui mais de
cem par ametros, muitos dos quais extrados experimentalmente [12]. Sua utilizac ao e efetuada
somente atrav es de simuladores devido ` a complexidade do modelo.
Como proposta deste trabalho, ser a utilizado o modelo ACM (Advanced Compact MOS-
FET) desenvolvido no LCI (Laborat orio de Circuitos Integrados) para realizar o estudo do tran-
sistor atrav es de elementos distribudos, aplicado ao projeto de ltros passa-baixas. Este modelo
possui caractersticas bastante convenientes, pois cont em um conjunto de express oes explcitas
para os par ametros de pequeno sinal, e cobre as regi oes de invers ao fraca, moderada e forte. Em
um trabalho precursor deste [13] foi estudada a caracterstica distribuda do transistor atrav es
do modelo em quest ao.
7
2 O TRANSISTOR MOS
O transistor MOS, mais conhecido como MOSFET, e um dispositivo constitudo basi-
camente de tr es tipos diferentes de materiais, sendo eles o semicondutor, isolante (diel etrico)
e condutor. Sua estrutura fsica e mostrada na Figura 4. De forma simplicada, temos que a
corrente que circula entre dreno e fonte e controlada pela tens ao entre porta e fonte. Esta tens ao
e o principal fator que determina qu ao condutivo o transistor ser a. Diferentemente do transistor
bipolar, o MOS n ao consome corrente DC pelo terminal de controle.
Figura 4: Estrutura fsica do transistor MOS.
Essa estrutura, de forma geral, pode ser interpretada como um capacitor de placas par-
alelas, pois a carga acumulada no condutor e espelhada no semicondutor. Considerando o
dispositivo sem as regi oes de fonte e dreno, podemos observar facilmente o efeito de invers ao
ou acumulac ao que o campo el etrico provoca na regi ao do semicondutor. Esse efeito provoca
a diminuic ao da concentrac ao de portadores majorit arios, e aumento de minorit arios. Ao adi-
cionarmos as regi oes de fonte e dreno obtemos um comportamento mais complexo, j a que o
fen omeno de invers ao depender a de mais uma diferenca de potencial.
Omodelo ACMdescreve o comportamento do transistor emtermos das cargas de invers ao
das regi oes de dreno e fonte. A grande vantagem deste modelo e que ele possui um conjunto de
equac oes v alidas em todas as regi oes de operac ao. Sua utilizac ao em projetos a m ao e adequada
devido ao n umero reduzido de par ametros e ` a simplicidade das equac oes. Neste captulo n ao se
pretende fornecer uma explicac ao completa do modelo, mas sim focar nos principais aspectos
que o autor considera importante para o uso na aplicac ao deste trabalho. Maiores detalhes
podem ser encontrados nas refer encias [1] e [14].
2.1 O Capacitor MOS 8
2.1 O Capacitor MOS
Normalmente, o estudo do comportamento do transistor MOS comeca com a an alise do
dispositivo sem as regi oes de fonte de dreno. Atrav es dessa estrutura, podemos comecar a
compreender os fen omenos que est ao associados ao seu funcionamento. Em seguida, intro-
duzimos as regi oes de fonte e dreno, obtendo assim as relac oes entre a corrente e as tens oes
terminais. Ser a adotado um substrato com dopagem do tipo p. Inicialmente, podemos assumir
que a relac ao entre a carga el etrica e tens ao no dispositivo e dada pela equac ao 2.1, semelhante
` a de um capacitor de placas paralelas.
V
G
=
Q
G
C
ox
, (2.1)
Onde V
G
e Q
G
s ao, respectivamente, a tens ao e a carga no metal, e C
ox
a capacit ancia do oxido.
Uma forma muito conveniente de trabalhar com a equac ao 2.1 e expressando a carga e a ca-
pacit ancia por unidade de area, como mostra a equac ao 2.2.

E importante salientar que todas as
tens oes s ao referenciadas ao substrato semicondutor do dispositivo.
V
G
=
Q
G
C
ox
(2.2)
A equac ao 2.2 n ao corresponde ao real comportamento do dispositivo, pois ele n ao e um
simples capacitor de placas paralelas. O semicondutor reage de forma diferente do metal ao
interagir com um campo el etrico, devido a sua natureza qumica. Os portadores majorit arios
em um semicondutor tipo p s ao as lacunas. Ao aplicarmos um potencial el etrico maior no
metal do que no semicondutor, as lacunas se acumular ao no metal, enquanto os el etrons no
semicondutor. Atrav es da lei de conservac ao das cargas, a quantidade de lacunas no metal deve
ser igual ` a quantidade de el etrons no semicondutor (Q
C
).
A Figura 5 ilustra de forma simplicada a distribuic ao do potencial el etrico no disposi-
tivo [15]. O principal conceito a ser entendido nesta gura e que parte da queda de potencial
el etrico ocorre no semicondutor. Este efeito resulta da regi ao de deplec ao criada entre a camada
de el etrons na interface do oxido com o semicondutor, e a regi ao tipo p abaixo. Se ao inv es
do semicondutor tiv essemos metal, o potencial
ox
seria predominante para qualquer tens ao
V
G
. O potencial de superfcie (
s
) est a associado ` a regi ao que vai da interface entre oxido e
semicondutor, at e o ponto onde a queda de potencial no substrato e desprezvel.
Al em disso, ainda temos que considerar os potenciais gerados entre contatos de metal e
semicondutor, e o potencial devido a cargas presentes no oxido (impurezas). A soma destes
efeitos resulta na chamada tens ao de banda-plana (V
FB
), que e a tens ao aplicada entre porta e
substrato necess aria para contrabalancear estes efeitos.
2.1 O Capacitor MOS 9
Figura 5: Perl do potencial el etrico no capacitor MOS.
Tendo abordado as principais caractersticas do capacitor MOS, podemos escrever a
equac ao 2.3, que descreve o dispositivo de forma mais precisa.
V
G
=V
FB
+
s
C
C
ox
(2.3)
Atrav es do princpio de conservac ao de cargas e da equac ao 2.3, temos que a capacit ancia entre
entre a porta e o substrato pode ser expressa pela equac ao 2.4
1
C
gb
=
1
C
c
+
1
C
ox
. (2.4)
A equac ao 2.4 indica que a capacit ancia entre porta e substrato pode ser representada por duas
capacit ancias em s erie. C
c
est a relacionada ` a regi ao de deplec ao criada no semicondutor, en-
quanto C
ox
representa a capacit ancia por unidade de area associada ao oxido. Para determin a-
las, calcula-se as densidades de cargas associadas a cada uma atrav es da lei de Boltzmann, e
relaciona-se esses resultados com os respectivos potenciais. Verica-se ainda que C
c
pode ser
dividida em duas outras capacit ancias, sendo uma relativa aos portadores majorit arios (C
b
) e
outra aos minorit arios (C
i
). A Figura 6 apresenta o modelo de pequenos sinais para o capacitor
MOS.
At e o momento, analisou-se somente o dispositivo de dois terminais. Vericou-se que
a exist encia de um campo el etrico no semicondutor provoca alterac oes na densidade de porta-
dores. Quando temos o fen omeno de invers ao, os portadores minorit arios pr oximos ` a interface
semicondutor- oxido s ao mais abundantes que os majorit arios. Para que se possa acessar est a ca-
mada, torna-se necess ario estabelecer um contato atrav es de uma regi ao de mesma natureza. Se
2.2 Estrutura MOS com Tr es Terminais 10
Figura 6: Modelo de pequenos sinais do capacitor MOS.
o substrato for do tipo p, a camada de invers ao ser a formada de el etrons e, consequentemente,
ser a necess aria uma regi ao tipo n para formar um contato ohmico.
2.2 Estrutura MOS com Tr es Terminais
Ao introduzirmos uma regi ao do tipo n em um substrato tipo p, de forma que se
possa acessar a camada de invers ao, modicamos o comportamento do dispositivo sob certas
condic oes. A gura 7 mostra o capacitor MOS com uma regi ao de dopagem tipo n. Esta regi ao
est a submetida a uma tens ao V
C
, e a porta a uma tens ao V
G
constante, ambas em relac ao ` a parte
mais profunda do substrato.
Figura 7: Capacitor MOS contendo uma regi ao n+ para acesso ao canal.
Se mantivermos V
C
= 0 podemos considerar que
s
permanece inalterado comparado
com o caso em que a fonte V
C
est a em aberto [15]. Essa armac ao e v alida se consideramos
um transistor largo e comprido, pois entre o canal e a regi ao n existir a uma diferenca de po-
tencial de valor
s
. Quando aumentamos V
C
acima do potencial de superfcie, os el etrons
2.2 Estrutura MOS com Tr es Terminais 11
da camada de invers ao s ao atrados para a fonte V
C
. Isso faz com que a densidade de carga
diminua, traduzindo-se em diminuic ao do nvel de invers ao. Enm, observa-se que a densidade
de el etrons no substrato est a associada a qu ao maior e
s
em relac ao a V
C
.
O modelo de pequenos sinais da estrutura de tr es terminais e mostrado na Figura 8. A
equac ao 2.5, baseada no desenho da gura 8, relaciona a densidade de carga de invers ao (Q
I
)
com a tens ao V
C
quando consideramos a tens ao V
G
constante.
Figura 8: Modelo de pequenos sinais para o dispositivo MOS de tr es terminais.
dQ
I
dV
C
=
_
C
b
+C
ox
_
C
i
C
i
+C
b
+C
ox
(2.5)
Considerando algumas hip oteses, que podem ser vistas com detalhes na refer encia [14],
obtemos a express ao
dQ
I
_
1
nC
ox

t
Q
I
_
= dV
C
, (2.6)
a partir de 2.5, onde
t
e a tens ao t ermica e o fator de inclinac ao (n) e dado por
n = 1+
C
b
C
ox
. (2.7)
No modelo mais elementar do transistor MOS denimos a tens ao de pinch-off (V
P
) como
a tens ao no dreno (V
D
) para a qual o transistor entra na regi ao de saturac ao. Nos modelos mais
elaborados temos que a tens ao V
C
que produz uma carga de invers ao de valor
Q
IP
=
_
C
ox
+C
b
_
t
=nC
ox
t
(2.8)
e denida como tens ao de pinch-off. Assim, obtemos a equac ao 2.9, denominada UCCM,
integrando 2.6 de um valor arbitr ario V
C
at e V
P
.
2.3 MOS de Quatro Terminais 12
V
P
V
C
=
t
_
Q
IP
Q
I
nC
ox
t
+ln
_
Q
I
Q
IP
__
(2.9)
At e o momento, descrevemos o comportamento das cargas no semicondutor em func ao
das tens oes aplicadas aos terminais. No entanto, o modelo el etrico de um dispositivo baseia-se
nas relac oes entre correntes e tens oes terminais.
2.3 MOS de Quatro Terminais
Com a adic ao de uma segunda regi ao com dopagem contr aria ` a do substrato, obtemos
o transistor MOSFET, como ele e conhecido. Ao controlarmos a passagem de corrente en-
tre dois terminais atrav es da tens ao em um terceiro, observa-se que existem interac oes entre
campos el etricos de direc oes perpendiculares. O campo el etrico vertical neste dispositivo e
semelhante ao que observamos no capacitor MOS. O campo el etrico horizontal prov em da
diferenca de potencial entre os terminais de dreno e fonte.
Para facilitar a modelagem do dispositivo, o problema em duas dimens oes e subdividido
em dois problemas em uma dimens ao. Em determinadas condic oes, considera-se o campo
el etrico horizontal desprezvel em relac ao ao vertical. Al em disso, o uxo de portadores ma-
jorit arios pode ser desprezado quando o transistor opera sob condic oes normais, e a corrente
ui somente na direc ao horizontal.
Uma descric ao matem atica bastante el ao real comportamento da corrente e dada pelo
modelo de Pao-Sah. Este modelo faz uso das conclus oes apresentadas na sec ao anterior a
respeito do controle de V
C
sobre a densidade de carga no canal. A equac ao 2.10 relaciona a
corrente de dreno com as tens oes de dreno e fonte, onde a tens ao na porta est a implcita na
densidade de carga do canal e
n
e a mobilidade dos el etrons.

E interessante notar que somente
agora temos a ac ao direta das dimens oes do dispositivo na sua modelagem.
I
D
=
n
W
L
_
V
D
V
S
Q
I
dV
C
(2.10)
Podemos obter a descric ao da corrente em func ao de Q
I
(2.11) isolando dV
C
em 2.5,
e substituindo-a na equac ao 2.10. Torna-se necess ario efetuar a mudanca nos limites de
integrac ao, de acordo com a nova vari avel dQ
I
. Assim, denimos Q
ID
como sendo a densi-
dade de carga na regi ao de dreno, e Q
IS
a densidade de carga na regi ao de fonte.
I
D
=
n
W
L
_
Q
ID
Q
IS
C
i
+C
b
+C
ox
C
i
_
C
b
+C
ox
_dQ
I
(2.11)
2.4 O Modelo ACM 13
Com auxlio da express ao aproximada da capacit ancia de invers ao [1]
C
i
=
Q
t
(2.12)
e da equac ao 2.7, obtemos 2.13 ap os algumas manipulac oes alg ebricas.
I
D
=

n
W
L
_
Q
ID
Q
IS
_
Q
I
nC
ox
t
_
dQ
I
(2.13)
Ao integrarmos 2.13, obtemos
I
D
=

n
W
L
_
Q
2
ID
Q
2
IS
2nC
ox
t
_
Q
ID
Q
IS
_
_
(2.14)
A equac ao 2.14 pode ser vista como a diferenca entre duas correntes (2.15). A corrente
direta (I
F
) e dependente da densidade de cargas na fonte, e a corrente reversa (I
R
) dependente
da densidade de cargas no dreno.
I
D
= I
F
I
R
(2.15)
Normalizando a express ao 2.14 atrav es de Q
IP
, encontramos a corrente direta(reversa) e
dada por
I
F(R)
=
n
C
ox
n
W
L
2
t
2
_
_
_
Q
IS(D)
nC
ox
t
_
2
2
Q
IS(D)
nC
ox
t
_
_
(2.16)
Uma express ao muito util em c alculos manuais e dada por 2.17, onde V
TH0
e a tens ao
de limiar para V
SB
= 0. Esta tens ao possui um signicado mais compreensivo no modelo de
invers ao forte, onde a lei quadr atica predomina. De forma geral, ela indica a tens ao V
GS
para
a qual o transistor conduz ou n ao. O UCCM, junto com a express ao 2.17, fornece parte da
descric ao do transistor util no projeto de circuitos integrados.
V
P
=
V
G
V
TH0
n
(2.17)
2.4 O Modelo ACM
Visando a obter equac oes mais simples de se trabalhar, deniu-se a grandeza denominada
nvel de invers ao como par ametro de projeto. Essa vari avel proporciona a ideia de qu ao in-
vertido encontra-se o canal do transistor. Valores menores que 1 indicam invers ao fraca, entre
1 e 100 invers ao moderada e maior que 100 invers ao forte. Normalizando as densidades de
carga de dreno e fonte com relac ao ` a carga de pinch-off, e reescrevendo-as em termos das novas
2.4 O Modelo ACM 14
vari aveis, obtemos
q
IS(D)
=
Q
IS(D)
nC
ox
t
=
_
1+i
f (r)
1, (2.18)
onde i
f
e o nvel de invers ao direto e i
r
e o nvel de invers ao reverso.
Verica-se facilmente que a express ao da corrente, escrita em termos de i
f
, ca
I
F(R)
=
n
C
ox
n
2
t
2
W
L
i
f (r)
. (2.19)
Atrav es da equac ao 2.19 observa-se que as correntes direta e reversa s ao determinadas a partir
dos respectivos nveis de invers ao, e de uma parcela em comum. Essa parcela n ao e totalmente
expressa por par ametros constantes para dada tecnologia, visto que os termos n e
n
s ao ligeira-
mente dependentes da tens ao de porta. Entretanto, normalmente utiliza-se o par ametro I
S
como
sendo um valor constante no projeto de circuitos. Dene-se a corrente especca do transistor
como
I
S
=
n
C
ox
n
2
t
2
W
L
. (2.20)
A partir de 2.20 e conveniente denir o par ametro I
SQ
com sendo
I
SQ
=
n
C
ox
n
2
t
2
, (2.21)
que corresponde a corrente especca de um transistor quadrado.
Aplicando a denic ao apresentada na equac ao 2.18 no UCCM (2.9), obtemos a express ao
2.22, conhecida como UICM. Ela relaciona as tens oes terminais com os nveis de invers ao, e
consequentemente com a corrente.
V
P
V
S(D)
=
t
__
1+i
f (r)
2+ln
__
1+i
f (r)
1
__
(2.22)
Vale ressaltar que o par ametro I
SQ
difere entre transistores de canal n e p, devido a mobil-
idade dos portadores serem diferentes. Para o transistor de canal p a equac ao 2.22 e modicada
para
V
S(D)
V
P
=
t
__
1+i
f (r)
2+ln
__
1+i
f (r)
1
__
. (2.23)
15
3 O TRANSISTOR COMO LINHA RC DIS-
TRIBU
IDA
Apesar de o modelo apresentado no captulo anterior ser adequado para o estudo do tran-
sistor MOS, ainda devemos fazer a considerac ao mais importante deste trabalho a respeito do
dispositivo. Normalmente os modelos para o transistor s ao constitudos de elementos concen-
trados. Entretanto, observa-se que existe um efeito distribudo tanto da capacit ancia, quanto da
resist encia do canal.
Oestudo das caractersticas distribudas do transistor ser a elaborado combase no esquema
da Figura 9. O sinal de excitac ao e aplicado pela fonte V
in
, enquanto V
S
, V
D
e V
G
fornecem a
polarizac ao do transistor. Para iniciar a an alise, podemos visualizar o que acontece com a re-
sist encia e a capacit ancia quando percorremos o comprimento do canal. Deve-se ter em mente
que para obtermos uma densidade de carga constante ao longo do canal, devemos necessaria-
mente ter as tens oes V
S
e V
D
iguais, ou muito pr oximas.
Figura 9: Esquema utilizado no estudo do transistor como linha de transmiss ao RC.
Sendo (V
DS
) nulo ou pr oximo de zero, a resist encia do canal aumenta de forma linear de
um lado at e outro. Um fato a ser destacado e que se pode permutar quais lados s ao dreno e
fonte, j a que a corrente DC e nula no transistor. Da mesma forma, os nveis de invers ao direto
e reverso s ao iguais (2.20). Convencionamos chamar o terminal onde aplicamos o estmulo de
fonte, e o terminal onde obtemos a resposta de dreno.
Como visto no captulo 2, temos associado ao canal duas capacit ancias (C
ox
e C
c
). Da
mesma forma que a resist encia, observa-se que estas duas capacit ancias est ao distribudas ao
3.1 Descric ao Matem atica da linha RC 16
longo do comprimento entre dreno e fonte. A Figura 10 ilustra o efeito distribudo do disposi-
tivo. Diferentemente do que estamos acostumados a lidar, o transistor como ltro URCfunciona
como um elemento passivo.
Figura 10: Representac ao dos efeitos resistivo e capacitivo do transistor.
Em resumo, podemos associar a cada resist encia innitesimal do canal, uma capacit ancia
innitesimal tanto para a porta, quanto para o corpo. Atrav es da Figura 10 observa-se clara-
mente que o transistor assemelha-se a uma linha de transmiss ao RC. Essa modelagem torna-se
necess aria quando temos um comportamento n ao quase-est atico do transistor. Quando temos
uma fonte excitando um dos terminais do dispositivo, e a corrente n ao acompanha esta variac ao,
temos ac ao da in ercia das cargas no canal. Normalmente, a utilizac ao de modelos que levam
estes efeitos em conta tem maiores aplicac oes em altas frequ encias. Entretanto, e possvel nos
depararmos com este efeito em baixas frequ encias, desde que a in ercia das cargas seja con-
sider avel.
Neste trabalho iremos averiguar a resposta em frequ encia do transistor, observando a
corrente que deixa o terminal de dreno para uma dada tens ao no terminal de fonte. De forma
a obtermos uma caracterstica passa baixa, os terminais de porta e corpo estar ao em potenciais
DC xos e o dreno ser a aterrado em AC. Entretanto, devem existir tens oes DC n ao nulas para
fornecer a polarizac ao do transistor.
3.1 Descric ao Matem atica da linha RC
Analisaremos o transistor baseados na Figura 11, que e obtida ao aterrarmos o terminal
de porta no esquema apresentado na Figura 10. Dessa forma, o dispositivo torna-se semelhante
3.1 Descric ao Matem atica da linha RC 17
a uma rede URC, sendo possvel estabelecer uma relac ao entre as correntes e tens oes. Aqui
deniremos o eixo x como sendo o eixo ao longo do canal do transistor, diferentemente do que
foi convencionado no Captulo anterior.
Figura 11: Representac ao do transistor como uma linha RC distribuda.
Inicialmente podemos escrever as leis de Kirchoff para um trecho innitesimal da rede no
domnio da frequ encia (3.1 e 3.2).
V (x +x) =V (x) rxI (x) (3.1)
I (x +x) = I (x) scxV (x +x) (3.2)
Onde r e c s ao a resist encia e a capacit ancia do canal ambas por unidade de comprimento.
A partir de 3.1 e 3.2 podemos obter a equac ao diferencial 3.3 que descreve o sistema
fazendo x 0. Observa-se que ela e equivalente ` a conhecida equac ao de difus ao (3.4), que
descreve o comportamento de outros sistemas na natureza.
d
2
I (x)
dx
2
srcI (x) = 0 (3.3)
rc
y(t)
t
=

2
y(x)
x
2
(3.4)
Aplicando as condic oes de contorno pertinentes, obtemos a soluc ao da equac ao 3.3, ap-
resentada pela matriz admit ancia 3.5.
_
I
s
I
d
_
=
_
_
sC
R
cotgh
_
sRC
_

sC
R
cosech
_
sRC
_
sC
R
cosech
_
sRC
_

sC
R
cotgh
_
sRC
_
_
_
_
V
s
V
d
_
(3.5)
Onde R e a resist encia entre fonte e dreno, e C e a capacit ancia equivalente vista pelo canal,
sendo ambas determinadas pela polarizac ao do transistor e pelos par ametros tecnol ogicos. A
3.2 M etodo de An alise 18
deduc ao detalhada deste resultado pode ser acompanhada no ap endice A.
3.2 M etodo de An alise
Normalmente, avaliamos a resposta em frequ encia de um sistema atrav es das magnitudes
das tens oes de entada e sada. Entretanto, optou-se por trabalhar com a corrente de curto-
circuito como vari avel de sada. Como mencionado no Captulo 1, existem diversos trabalhos
que utilizam a t ecnica MOSFET-URC mantendo a sada do ltro em aberto.

E possvel obter
ltros com caractersticas bastante interessantes, desde que utilizemos realimentac oes atrav es
de circuitos ativos. No entanto, a proposta deste trabalho e avaliar a ltragem que um unico
transistor e capaz de realizar.
Um esquema geral de como o transistor ser a utilizado como ltro e apresentado na Figura
12. Neste caso a corrente do terminal de dreno e utilizada como vari avel de sada. O capacitor
C
big
e necess ario para o desacoplamento DC, enquanto a fonte V
D
fornece a polarizac ao do
transistor. Mantendo o terminal de fonte aberto em DC necessariamente devemos ter V
DS
nula.
Obviamente a utilizac ao de um capacitor de valor relativamente grande inviabiliza a aplicac ao
pr atica deste circuito, entretanto ele pode ser utilizado para avaliar a resposta em frequ encia do
transistor.
Figura 12: Esquema geral de utilizac ao do transistor MOS como ltro URC.
Atrav es da matriz admit ancia 3.5 podemos analisar o comportamento da tens ao de circuito
aberto, e da corrente de curto circuito do dreno do transistor. A corrente que deixa o terminal
de dreno ser a nula se mantivermos ele em aberto. A segunda linha da matriz 3.5 nos remete a
uma relac ao entre as tens oes de fonte e dreno, mostrada na equac ao 3.6.
3.2 M etodo de An alise 19
V
d
V
s
=
1
cosh
_
sRC
_ (3.6)
A equac ao 3.6 possui um n umero innito de polos sobre o eixo real [??], por em o
primeiro e o que mais afeta a resposta em frequ encia do transistor. Pelo fato dessa express ao
n ao ser racional em s, torna-se difcil encontrar uma express ao analtica para a frequ encia de
corte. O que podemos fazer e aproxim a-la atrav es da expans ao em s erie de pot encias do termo
cosh
_
sRC
_
. Isso e feito escrevendo este termo como a soma de exponenciais, e em seguida
expressando-as em forma de s eries.
Pelos motivos citados anteriormente, consideraremos a corrente de curto-circuito como
vari avel de sada. Tamb ematrav es da segunda linha da matriz 3.5 podemos fazer V
d
=0 obtendo
a func ao de transfer encia 3.7, que relaciona I
d
com V
s
.
I
d
V
s
=
sC
R
1
sinh
_
sRC
_ (3.7)
Da mesma forma que a equac ao 3.6, 3.7 tamb em n ao e racional em s, sendo adotado o
mesmo procedimento para estimar a frequ encia de corte do transistor. Substituindo sinh
_
sRC
_
pela s erie de potencias correspondente em 3.7, obtemos a equac ao 3.8.
I
d
V
s
=
1
R
1
1+
1
3!
sRC+
1
5!
(sRC)
2
+
1
7!
(sRC)
3
+
1
9!
(sRC)
4
+
(3.8)
Como forma de estimar a frequ encia de corte do ltro ( f
c
), podemos desconsiderar os
termos de ordem maior que 2 na equac ao 3.8. Assim, obtemos uma express ao aproximada da
func ao de transfer encia, dada pela equac ao 3.9.
I
d
V
s
=
1
R
1
1+
1
6
sRC
(3.9)
Utilizando um software de c alculo num erico observou-se que os termos de ordem maior
que 2 na equac ao 3.8 introduzem uma diferenca de aproximadamente 35% entre as frequ encias
de corte das express ao 3.7 e 3.9. Obteve-se os valores de f
c
para a equac ao 3.7 medindo-
se onde ocorriam as quedas de 3 dB em relac ao a banda passante. Em princpio, podemos
pensar que exclundo os termos de ordem maior que 2 no denominador de 3.8 teremos f
c
maior
na express ao aproximada em comparac ao com a express ao real. No entanto, o que acontece e
que a frequ encia de corte determinada na express ao 3.9 e inferior ao valor obtido na equac ao
3.7. Esse resultado e conscistente, pois trabalhamos com n umeros complexos no denominador
de 3.8.
3.3 A Constante RC do Transistor 20
Podemos observar que na equac ao 3.7 a vari avel complexa n ao est a somente no argumento
da func ao hiperb olica, mas tamb em multiplicando este fator. Atrav es da equac ao 3.8 verica-se
que o ganho em DC e 1/R. Esse resultado j a era esperado, visto que para uma tens ao com
frequ encia muito baixa, ou contnua, e valida a relac ao I
D
=V
DS
/R.
A Figura 13 ilustra a diferenca entre as equac oes 3.6 e 3.7, e um ltro passa-baixas de
primeira ordem. Nos tr es casos os par ametros R e C s ao iguais. O ganho em DC na equac ao
3.6 e no passa-baixas de primeira ordem foi modicado de forma a garantir a comparac ao das
respostas em frequ encia.
10
4
10
5
10
6
10
7
10
8
60
50
40
30
20
10
0
10
Frequncia (Hz)
M
a
g
n
i
t
u
d
e

(
d
B
)
I
D
/V
S
V
D
/V
S
RC 1ordem
Figura 13: Comparac ao entre ltro passa-baixas RC de 1
a
ordem e duas formas do ltro URC-
MOSFET.
Verica-se que para uma mesma constante de tempo (RC) os ltros possuem diferencas
relativamente grandes nas frequ encias de corte. Pode-se associar a maior frequ encia de corte,
no caso em que observamos a corrente de curto-circuito, ao aterramento do terminal de dreno.
Isso ocorre porque, gradualmente, parte da capacit ancia distribuda ao longo do canal tem o seu
efeito anulado pelo aterramento.
3.3 A Constante RC do Transistor
A constante de tempo do transistor pode ser alterada atrav es das suas dimens oes, e
tamb em atrav es da polarizac ao de seus terminais. Essa polarizac ao inuencia tanto a condutivi-
dade do canal, quanto nas capacit ancias do dispositivo.
Um circuito simplicado de pequenos sinais para o transistor MOS e apresentado na
Figura 14 [14]. Este modelo n ao descreve o dispositivo de forma precisa em todas as condic oes,
pois os efeitos capacitivo e resistivo do transistor s ao de natureza distribuda. Entretanto, a con-
stante de tempo e encontrada atrav es da resist encia total do canal e da capacit ancia equivalente
vista por ele.
Figura 14: Circuito de pequenos sinais para o transistor MOS, v alido em baixas frequ encias.
Em termos do modelo, podemos separar as duas capacit ancias C
ox
e C
c
em outras cinco,
sendo cada uma associada a dois terminais do transistor. Elas s ao as capacit ancias entre porta
e fonte C
gs
, porta e dreno C
gd
, corpo e fonte C
bs
, corpo e dreno C
bd
e porta e corpo C
gb
.

E
importante destacar que essas capacit ancias s ao par ametros de pequenos sinais, ou seja, seus
valores variam conforme a polarizac ao do dispositivo. Elas s ao denidas a partir da equac ao
3.10, onde j e k podem indicar qualquer um dos quatro terminais do dispositivo, exceto as
situac oes em que j = k.

E importante mencionar que devido ` a n ao linearidade do dispositivo
pode n ao haver reciprocidade entre as capacit ancias.
C
jk
=
Q
j
V
k
(3.10)
Para encontrar estas capacit ancias utilizam-se as express oes das cargas nos terminais do
transistor, combinadas com a equac ao 3.10. As express oes para as cargas s ao encontradas
atrav es da resoluc ao unidimensional da equac ao de Poisson para o transistor de maneira apro-
priada. As equac oes 3.11, 3.12, 3.13 e 3.14 apresentam as respectivas capacit ancias em func ao
das densidades de cargas normalizadas nas regi oes de fonte e dreno.
C
gs
=
2
3
C
ox
1+2
(1+)
2
q
IS
1+q
IS
(3.11)
C
gd
=
2
3
C
ox
2
+2
(1+)
2
q
ID
1+q
ID
(3.12)
C
bs
= (n1)C
gs
(3.13)
C
bd
= (n1)C
gd
(3.14)
A constante de saturac ao, denominada , e denida como a raz ao entre as densidades
de cargas direta e reversa (Q
F
e Q
R
). Na pr atica, ela indica uma quantizac ao da variac ao de
densidade de carga no canal, de dreno at e fonte. Se V
DS
= 0 temos que = 1.
Para obtermos o efeito passa-baixas desejado, de acordo com a Figura 11, e necess ario
aterrar o terminal de porta. Com isso, o efeito de C
gb
e eliminado e tanto C
gs
e C
bs
, como
C
gd
e C
bd
cam conectados em paralelo. Para essa condic ao, verica-se que a capacit ancia
equivalente vista pelo canal do transistor e
C =C
gs
+C
gd
+C
bs
+C
bd
. (3.15)
Para V
DS
= 0, temos que C e dado por
C = nC
ox
WL
q
IS
1+q
IS
. (3.16)
Pela equac ao 2.18 temos que as densidades de cargas normalizadas podem ser expressas
em func ao dos nveis de invers ao. Para a condic ao V
DS
= 0, a Figura 15 mostra a variac ao das
capacit ancias normalizadas em func ao do nvel de invers ao do canal.
Observa-se que quando o transistor est a em deplec ao apenas a capacit ancia C
gb
possui
valor signicativo. Por outro lado, quando ele est a em invers ao forte temos maior efeito de C
gs
e C
gd
. Devido a tens ao V
DS
ser nula temos estas duas capacit ancias de valores iguais.
Com relac ao a resist encia do canal, ao mantermos V
DS
=0 e o terminal de dreno aterrado,
encontramos que a resist encia vista do terminal de fonte e
R =
1
g
ms
. (3.17)
10
2
10
1
10
0
10
1
10
2
10
3
10
4
0
0.2
0.4
0.6
0.8
1
1.2
1.4
i
f
C
/
C
o
x
C
C
gs(d)
C
bs(d)
C
gb
Figura 15: Capacit ancias do transistor em func ao do nvel de invers ao do canal (V
DS
= 0).
A transcondut ancia g
ms
e denida como
g
ms
=
I
D
V
S
. (3.18)
Aplicando a equac ao 2.10 em 3.18, obtemos
g
ms
=
n
W
L
Q
IS
, (3.19)
que pode ser escrita convenientemente como
g
ms
=
2I
S
t
__
1+i
f
1
_
. (3.20)
A Figura 16 apresenta a variac ao da resist encia R de um transistor de canal p em func ao
do nvel de invers ao para a condic ao de V
DS
= 0. Neste exemplo utilizou-se a tecnologia ON
Semiconductor 0.5 m, com W = 200m e L = 120m
Atrav es dos gr acos das Figuras 15 e 16 conclui-se que a variac ao da condut ancia g
ms
e o
fator que realmente provoca a variac ao da frequ encia de corte do ltro. Enquanto a capacit ancia
C varia aproximadamente uma d ecada na faixa de i
f
analisada, o inverso de g
ms
varia quase
cinco d ecadas.
10
2
10
1
10
0
10
1
10
2
10
3
10
4
10
3
10
4
10
5
10
6
10
7
10
8
i
f
R

(
o
h
m
s
)
Figura 16: Resist encia do canal em func ao de i
f
@V
DS
= 0, para um transistor com dimens oes
W = 200 m e L = 120 m.
Pela equac ao 3.9 temos que a frequ encia de corte aproximada do transistor e dada por
f
c
=
6
2RC
. (3.21)
Substituindo as equac oes 3.16 e 3.17 em 3.21 obtemos, com o auxlio de 2.18 e 2.20,
f
c
=
6
p
t
_
1+i
f
2L
2
, (3.22)
considerando um transistor de canal p.
A equac ao 3.22 indica que a frequ encia de corte n ao depende da largura do transistor,
no entanto depende quadraticamente do comprimento. Dessa forma, podemos estabelecer uma
an alise relativamente simple para compreender este resultado.
Com base na estrutura URC, temos que a sua resist encia e diretamente proporcional ao
comprimento L e inversamente proporcional ` a largura W. Por outro lado a capacit ancia do
dispositivo e proporcional ` a area (W L). Visto que a frequ encia de corte est a associada ` a
constante de tempo, obtemos que o produto RC e proporcional ` a 1/L
2
.
E de interesse deste trabalho obter ltros com baixas frequ encias de corte. Dessa forma,
torna-se mais c omodo utilizar transistores de canal p, pois a mobilidade das lacunas e, em geral,
de duas a tr es vezes menor que a dos el etrons. A Figura 17 apresenta o comportamento da
frequ encia de corte em func ao do nvel de invers ao imposto para diferentes valores de compri-
mento do canal. Otransistor e de canal p, sendo empregados par ametros da tecnologia ON-Semi
0,5 m.
10
2
10
1
10
0
10
1
10
2
10
3
10
4
10
2
10
4
10
6
10
8
10
10
10
12
i
f
f
c

(
H
z
)
L=1 um
L=10 um
L=100 um
L=1000 um
Figura 17: Variac ao da frequ encia de corte para um transistor de canal p, com diferentes valores
de L.
Obviamente valores de L acima de algumas centenas de microns requerem muita area. A
princpio, o consumo de area torna proibitivo o uso desta t ecnica na confecc ao de ltros com
baixas frequ encias de corte. Por em, a partir de centenas de kilohertz existem possibilidades de
aplicac ao.
Atrav es do modelo NQS (Non Quasi-Static) do transistor e possvel chegar ` a equac ao
3.22, por em o estudo realizado aqui apresenta de forma mais f acil resultados considerando os
efeitos n ao quase-est aticos.
A partir do modelo quadr atico para invers ao forte, podemos pensar em variar as carac-
teristcas intrnsecas (condut ancias e capacit ancias) do transistor atrav es da alterac ao da tens ao
V
GS
. Certamente e possvel utilizar esse m etodo, entretanto, ao faze-lo e preciso garantir que
o n o referente ao qual a porta est a conectada possua uma imped ancia relativamente baixa. Se
isso n ao for satisfeito, teremos uma mudanca na resposta em frequ encia de passa-baixas para
rejeita-faixa [11], como mencionado no Captulo 1.
3.4 Rudo no Transistor 26
Outra vantagem e que ao mantermos a tens ao de porta constante, mantemos o fator de
inclinac ao tamb em constante. Para os c alculos realizados neste trabalho, extrau-se o fator de
inclinac ao atrav es da metodologia exposta na refer encia [1], citada no ap endice B.
3.4 Rudo no Transistor
Uma limitac ao importante no desempenho de ltros e introduzida pelo rudo no canal
do transistor. Haja vista que neste trabalho utilizaremos o transistor como um resistor, torna-
se necess ario estimar a tens ao de excitac ao mnima no terminal de fonte para que possamos
distinguir a corrente de dreno do rudo inerente ao transistor.
No modelo ACM a carga de invers ao, para a condic ao de invers ao fraca e
Q
I
=WL
Q
IS
+Q
ID
2
. (3.23)
Sabendo que o transistor opera na regi ao de triodo, mais especicamente com V
DS
= 0, temos
as densidades de cargas na fonte e no dreno iguais. Assim, podemos escrever a equac ao 3.24,
atrav es de 2.18, que relaciona a carga de invers ao com i
f
.
Q
I
=WL
_
nC
ox
t
__
1+i
f
1
__
(3.24)
O rudo t ermico m edio quadr atico no transistor e dado por [1]
i
2
d
f
=4kT
Q
I
L
2
, (3.25)
sendo k = 1, 38 10
23
J/K a constante de Boltzmann e T a temperatura. Substituindo a
equac ao 3.24 em 3.25, obtemos a densidade espectral de rudo (S) como sendo
S
x
=
i
2
d
f
= 8qI
S
__
1+i
f
1
_
, (3.26)
onde q e a carga do el etron.
Atrav es da express ao de g
ms
(equac ao 3.20) ainda podemos escrever a equac ao 3.26, que
nada mais e do que a express ao do rudo para um resistor.
S
x
=
i
2
d
f
= 4kTg
ms
(3.27)
Para um transistor da tecnologia ON-Semiconductor 0.5 m, com dimens oes W = 200
3.5 Linearidade 27
m e L = 120 m, i
f
= 1 e temperatura de 25
C temos o rudo m edio quadr atico dado por

S
x
=
i
2
d
f
= 81, 610
19
1610
9
200
120
_
1+11
_
= 1, 510
26
A
2
/Hz. (3.28)
Ovalor encontrado para o rudo em 3.28 tamb em pode ser obtido atrav es da resist encia do canal,
dada no gr aco da Figura 16, em conjunto com a equac ao 3.27. A corrente especca nor-
malizada foi extrada atrav es do m etodo apresentado na refer encia [1], mostrado com maiores
detalhes no ap endice B.
A determinac ao do rudo de sada para o transistor como ltro passa-baixas pode ser
encontrada com auxlio da equac ao 3.9. O conceito utilizado para essa an alise baseia-se na
integrac ao da func ao de transfer encia do ltro ao longo do espectro, pois o rudo t ermico e uma
func ao constante da frequ encia. Essa id eia e semelhante a aplicar um impulso em um sistema
linear e observar a sua sada.
Utilizando apenas a caracterstica em frequ encia aproximada do ltro MOSFET-URC,
temos que a densidade espectral de rudo na sada do ltro, e dada por [16]
S
y
=
S
x
1+
_
f
f
c
_
2
. (3.29)
A corrente de rudo na sada pode ser determinada integrando a equac ao 3.29 ao longo do
espectro de frequ encia (equac ao 3.30).
i
2
rms
=
_

0
S
y
d f =
_

0
1, 510
26
1+
f
6410
3
d f = 1, 510
26
6410
3
2
i
rms
= 39 pA (3.30)
O resultado obtido acima conduz a um rudo em tens ao referido ` a entrada de 39 V
rms
,
considerando i
f
=1. Para que possamos observar a corrente de dreno no transistor, e necess ario
aplicarmos uma tens ao com amplitude superior ao valor obtido nos c alculos.
3.5 Linearidade
Assim como a t ecnica MOSFET-C, a MOSFET-URC tamb em apresenta problemas com
relac ao ` a linearidade. Visto que o transistor n ao possui uma relac ao IxV linear, torna-se
necess ario limitar as condic oes sob as quais o ltro ir a operar.
A resist encia R encontrada anteriormente e o inverso de g
ms
, que por sua vez e um
par ametro de pequenos sinais. Isso signica que o valor calculado para R e v alido somente
quando a excurs ao do sinal de tens ao na fonte for considerada pequena. Caso o sinal a ser l-
trado possua uma excurs ao relativamente grande, haver a distorc ao no sinal de corrente devido
3.5 Linearidade 28
` a n ao linearidade do transistor.
Da mesma forma que R, as capacit ancias intrnsecas do transistor, apresentadas anteri-
ormente, s ao determinadas para um ponto de polarizac ao. Se a excurs ao da tens ao for su-
cientemente grande este ponto muda, e os valores das capacit ancias tamb em. Analisando uma
frequ encia especca, observa-se que a alterac ao da suscept ancia capacitiva equivalente inter-
fere na corrente que deixa o terminal de dreno.
No entanto, essa parcela de distorc ao s o ser a signicativa quando houver componentes
em frequ encia na banda de rejeic ao do ltro. Na banda de passagem o sinal n ao e perturbado
pelo efeito capacitivo da rede, podendo ser considerada somente a distorc ao provocada por g
ms
.
A Figura 18 fornece uma ideia da linearidade do transistor para diferentes nveis de in-
vers ao. Observa-se nitidamente que quanto maior o valor de i
f
, maior pode ser a excurs ao do
sinal de entrada, mantendo-se uma relac ao aproximadamente linear entre a corrente e a tens ao.
Para uma melhor vizualizac ao das curvas, plotou-se I
D
normalizado em relac ao a corrente direta
m axima na regi ao de saturac ao (I
Fmax
).
1 0.5 0 0.5 1
1
0.8
0.6
0.4
0.2
0
0.2
0.4
0.6
0.8
1
V
DS
(V)
I
D
/
I
F
m
a
x
i
f
=10
4
i
f
=10
3
i
f
=10
2
i
f
=10
1
i
f
=10
0
Figura 18: Curvas I
D
/I
Fmax
V
DS
para alguns valores de i
f
.
Como forma de avaliar a distorc ao do MOS na regi ao de triodo, podemos expandir a
corrente de dreno em s erie de pot encias. Primeiramente, consideraremos que o terminal de
dreno e mantido em um potencial xo, ou seja, o nvel de invers ao reverso e constante. Tendo
3.5 Linearidade 29
a fonte de excitac ao (v
in
) ligada ao terminal de fonte, temos que o nvel de invers ao direto ir a
variar conforme a tens ao da fonte, por em em torno de i
r
. A Figura 12 ilustra convenientemente
essa situac ao. Assim, podemos escrever a equac ao 3.31, que descreve a corrente atrav es de uma
s erie de pot encias. Nota-se que o termo para j = 0 n ao aparece, pois a diferenca i
f
i
r
n ao
cont em componente DC.
I
D
= I
S
_
i
f
i
r
_
= I
S
j=1
k
j
v
j
in
(3.31)
A equac ao 3.31 mostra que a variac ao da corrente de dreno est a associada ` a variac ao de i
f
em torno de i
r
. Os coecientes k
j
podem ser determinados pela express ao 3.32, onde podemos
obter uma relac ao entre i
f
e v
in
atrav es da equac ao 3.33.
k
j
=
1
j!
d
j
i
f
dv
j
in
v
in
=0
(3.32)
di
f
dv
in
=
1
I
S
dI
D
dV
S
=
g
ms
I
S
=
2
t
__
1+i
f
1
_
(3.33)
Assim, temos que os coecientes k
1
e k
2
s ao dados, respectivamente, pelas equac oes 3.34
e 3.35. Vale ressaltar que ao efetuar a mudanca de vari aveis devemos mater a equival encia
v
in
= 0 i
f
= i
r
. Os termos de ordem maior que dois destoam muito dos resultados obtidos na
pr atica, devido ` a imprecis ao do modelo com relac ao ` as derivadas de ordem mais altas.
k
1
=
2
t
_
_
1+i
r
1
_
(3.34)
k
2
=
1
2I
S
dg
ms
dv
in
v
in
=0
=
1
2I
S
g
ms
dg
ms
di
f
i
f
=i
r
=
1
2
t
1+i
r
1
1+i
r
(3.35)
O nvel de invers ao i
r
indica a polarizac ao DC, e est a relacionado com a tens ao V
D
. Essa
tens ao e aplicada no terminal de dreno, e devido ` a imposic ao de corrente DC nula no transistor,
V
GS
e V
GD
ser ao iguais, caracterizando a operac ao na regi ao de triodo.
A express ao para a corrente de dreno a partir da equac ao 3.31 e
I
D
=
2I
S
t
_
_
1+i
r
1
_
v
in
+
I
S
2
t
1+i
r
1
1+i
r
v
2
in
+ . (3.36)
Considerando v
in
=V
M
sin(t) como sinal de excitac ao, temos que a equac ao 3.36, com auxlio
da identidade trigonom etrica sin
2
(x) =
1
2
(1+cos(x)), pode ser escrita como
I
D
=
2I
S
t
_
_
1+i
r
1
_
V
M
sin(t) +
I
S
2
2
t
1+i
r
1
1+i
r
V
2
M
sin(2t +/2) + , (3.37)
3.6 Simulac ao 30
onde o termo DC remanescente e desconsiderado.
Podemos determinar a distorc ao de sengunda ordem (equac ao 3.38), que e denida como
a raz ao entre a amplitudade da componente de segunda ordem (amplitude de sin(2t +/2)) e
a amplitude da fundamental (amplitude de sin(t)) [17].
HD2 =
I
S
2
2
t
1+i
r
1
1+i
r
V
2
M
2I
S
t
_
1+i
r
1
_
V
M
=
V
M
4
t
1
1+i
r
(3.38)
O resultado obtido na equac ao 3.38 est a de acordo com a Figura 18, pois quanto maior o
nvel de invers ao do transistor, maior e a sua linearidade.
`
A medida que i
r
aumenta, a distorc ao
de segunda ordem diminui.
Outro problema decorrente da excurs ao demasiada de V
S
e a mudanca da frequ encia de
corte. Se g
ms
varia em func ao da amplitude de v
in
, f
c
tamb em ser a modicado. Esse fato
contribui para a especicar o limite de amplitude do sinal de entrada do ltro, sendo muito mais
vantajoso trabalhar com sinais considerados pequenos.
3.6 Simulac ao
Como visto anteriormente, o transistor e melhor representado atrav es de elementos dis-
tribudos, semelhante a uma linha de transmiss ao. Na aplicac ao especca deste trabalho,
estamos utilizando os efeitos n ao-quase-est aticos do transistor para implementar um ltro
passa-baixas. Ao utilizar um simulador para prever o comportamento de um transistor nes-
sas condic oes, teremos um resultado que n ao condiz com a realidade. Nesta situac ao, caso o
simulador n ao possua modelo n ao-quase-est atico ou seja utilizado o quase-est atico, torna-se
necess ario transformar o modelo baseado em par ametros concentrados em um a par ametros
distribudos. Isso e feito seccionando o transistor em quest ao em m outros menores, de modo
que o comprimento total do canal seja mantido. Essa t ecnica e exemplicada atrav es da Figura
19, onde um transistor foi seccionado em outros cinco menores.
A Figura 20 mostra que ao aumentarmos o n umero de transistores por em, sempre man-
tendo o comprimento total constante, teremos cada vez mais uma curva parecida com a da
Figura 13. Efetuando essa segmentac ao, passamos a ter um comportamento que e esperado para
uma rede RC uniformemente distribuda. Em quest ao de simulac ao, podemos dividir o transis-
tor at e onde acharmos suciente para obter a frequ encia de corte, evitando assim o disperdicio
de processamento do computador. Estas simulac oes s ao realizadas com base no circuito da
Figura 12.
3.6 Simulac ao 31
Figura 19: T ecnica de seccionamento utilizada para simular a caracterstica distribuda do tran-
sistor MOS.
A resposta em frequ encia obtida utilizando apenas um transistor possui uma caracterstica
totalmente diferente do esperado, caracterizando um modelo inadequado. Com base no estudo
realizado no Captulo 3, a func ao de transfer encia do dispositivo possui apenas polos. Pos-
sivelmente haja zeros que n ao tenham sido modelados, entretanto o resultado apresentado pelo
simulador e inconsistente.
E importante mencionar que ao dividirmos um transistor em v arios menores ligados em

s erie, aumentamos os efeitos de determinadas capacit ancias extrnsecas presentes no modelo do
dispositivo.
Dentre estas podemos citar as capacit ancias de sobreposic ao entre porta e fonte(dreno)
C
gs(d)o
, e as capacit ancias das junc oes p-n fonte(dreno)-corpo C
j
e C
jsw
. A capacit ancia C
j
est a
relacionada com a area da junc ao paralela ao plano do subtrato, enquanto C
jsw
e relacionada
com a area perpendicular (as bordas da junc ao). Os resultados apresentados na Figura 20 foram
obtidos suprimindo as capacit ancias extrnsecas dos transistores segmentados pois, exceto pelos
terminais de fonte e dreno, estas capacit ancias n ao est ao presentes no transistor de canal longo.
Ao analisarmos a estrutura fsica do transistor podemos concluir que estas capacit ancias
parasitas situam-se ligadas de forma paralela ` a capacit ancia distribuda. Esse efeito pode ser
observado atrav es da comparac ao entre as Figuras 20 e 21. Na primeira o modelo do dispositivo
foi alterado de forma que as capacit ancias extrnsecas fossem nulas. J a na segunda temos ac ao
destes elementos no comportamento do transistor. Estas curvas foram obtidas com auxlio da
ferramenta CADENCE e do design kit ON-Semiconductor 0.5 m.
3.6 Simulac ao 32
10
4
10
5
10
6
10
7
10
8
10
9
250
200
150
100
Frequncia (Hz)
M
a
g
n
i
t
u
d
e

(
d
B
)

m=1
m=10
m=20
m=60
Figura 20: Simulac ao da resposta em frequ encia de um transistor de canal p (com canal em m
sec oes) com W = 200 m e comprimento total L = 120 m, com i
f
= 1000.
Fica evidente na Figura 21 que a simulac ao obtida fazendo o seccioamento de um tran-
sistor altera a sua resposta em frequ encia. Devido ` a inclus ao de capacit ancias extrnsecas, a
constante RC aumenta resultando em uma diminuic ao da frequ encias de corte. Esse recurso e
interessante sob o ponto de vista deste trabalho, por em o efeito que estas capacit ancias propor-
cionam possui maior relev ancia quando operamos o transistor em invers ao fraca.
Em invers ao fraca temos uma capacit ancia C de valor pequeno se comparado com o valor
que a invers ao forte proporciona. Dessa forma, a variac ao da capacit ancia equivalente torna-
se maior quanto menor for o valor de C do transistor inteiro. A Figura 22 ilustra este fato
apresentando a frequ encia de corte em func ao do nvel de invers ao para a equac ao 3.22, e para
o modelo BSIM3 com e sem as capacit ancias extrnsecas.
A simulac ao obtida a partir do modelo BSIM3 foi realizada seccionando o transistor de
comprimento 120 m em 20 transistores menores e de tamanhos iguais. Atrav es da Figura 22
observa-se que j a em invers ao moderada os valores obtidos pelo simulador divergem bastante,
por em em invers ao forte as curvas comportam-se da maneira esperada. A curva referente ao
modelo ACM foi multiplicada pelo fator 1, 35 para corrigir a aproximac ao feita na equac ao 3.9.
Esse resultado exp oe uma grande diferenca entre a simulac ao atrav es do modelo BSIM3
e o comportamento esperado. A Figura 13 indica que a frequ encia de corte do MOSFET-URC
3.6 Simulac ao 33
10
4
10
5
10
6
10
7
10
8
10
9
200
180
160
140
120
100
Frequncia (Hz)
M
a
g
n
i
t
u
d
e

(
d
B
)

m=1
m=10
m=20
m=60
Figura 21: Simulac ao com os mesmos par ametros da apresentada na Figura 20, por em anulando
os valores das capacit ancias extrnsecas no modelo do transistor.
e superior ` a encontrada pela equac ao 3.22. Assim, as curvas referentes ao modelo BSIM3
deveriam estar acima da curva dada pelo modelo ACM.
3.6 Simulac ao 34
10
1
10
0
10
1
10
2
10
3
10
4
10
0
10
1
10
2
10
3
10
4
i
f
f
c

(
k
H
z
)
BSIM3 (c/ capacitncias extrnsecas)
BSIM3 (s/ capacitncias extrnsecas)
ACM
Figura 22: Frequ encia de corte do transistor em func ao do nvel de invers ao para um transistor
com dimens oes W = 200 m e L = 120 m.
35
4 RESULTADOS PR
ATICOS
Com o objetivo de obter resultados experimentais, elaborou-se o projeto de uma estrutura
integrada contendo dois transistores MOS para caracterizac ao da resposta em frequ encia. Este
circuito possui um transistor que ser a utilizado como ltro, e um segundo que fornecer a a tens ao
de polarizac ao. Inicialmente, essa etrutura foi projetada para ser utilizada em conjunto com um
conversor corrente-tens ao, como e apresentado na Figura 23. O quadrado tracejado indica a
parte implementada de forma integrada.
Figura 23: Circuito inicialmente proposto para avaliac ao da resposta em frequ encia do transis-
tor.
Optou-se por adicionar uma c opia da estrutura integrada, na qual os dois transistores
est ao segmentados, devido a conabilidade no processo de fabricac ao. O objetivo principal e
examinar o comportamento da frequ encia de corte em func ao do nvel de invers ao.
Neste projeto temos tanto a largura quanto o comprimento grandes, pois queremos baixas
frequ encias de corte e valores de R relativamente baixos. Como visto no Captulo 3, a frequ encia
de corte est a associada ao comprimento, independente da largura do canal, enquanto R est a
relacionado com ambos. O interesse em termos a resist encia entre fonte e dreno relativamente
pequena est a na maior transcondut ancia proporcionada. Assim, e possvel obtermos maiores
correntes de sada para uma dada tens ao de entrada. Esse fato e relevante j a que os aparelhos
de medic ao possuem precis ao limitada.
4.1 Especicac oes 36
4.1 Especicac oes
O motivo da escolha do transistor de canal p como rede URC foi devido ` a menor mo-
bilidade das lacunas em relac ao aos el etrons. Isso faz com que obtenhamos, para uma mesma
area de porta, constantes de tempo maiores nos transistores de canal p em relac ao aos de canal
n. Dessa forma, a area consumida pelo circuito torna-se menor para uma mesma frequ encia de
corte.
Para a implementac ao fsica dos transistores foi utilizada a tecnologia ON-Semiconductor
0.5 m, disponvel ao laborat orio atrav es do programa MOSIS. Ela possui 139

A de espessura
de oxido de porta e mobilidade das lacunas de 256 cm
2
/Vs. Para a aplicac ao em quest ao, quanto
menor a espessura e a mobilidade, maiores constantes de tempo por unidade de area teremos.
A tens ao de alimentac ao utilizada e de 5 V.
O circuito composto pelos dois transistores foi projetado de forma que as medidas
pudessem ser efetuadas levando-se em conta as limitac oes dos aparelhos de medic ao. Para uma
boa avaliac ao da resposta em frequ encia do transistor, em associac ao a uma grande excurs ao
do nvel de invers ao, a frequ encia de corte do ltro deve variar de algumas dezenas de kilohertz
at e alguns megahertz.
4.2 Circuito Inicialmente Proposto
O circuito apresentado na Figura 23 e composto pela estrutura integrada (dois transistores
de canal p), um capacitor, um resistor e um amplicador operacional, al em de uma fonte de
corrente para polarizac ao. A nalidade do amplicador operacional e fornecer a tens ao de
refer encia V
CM
, e converter a corrente que deixa o terminal de dreno em uma tens ao.
A corrente que atravessa o transistor e convertida em uma tens ao na sada do amplicador
operacional atrav es do resistor R
F
. Assim, torna-se mais pr atico medir o comportamento do
sinal que atravessa o transistor. Este circuito e, na verdade, um amplicador de transimped ancia
semelhante a um amplicador inversor, onde o resistor de entrada e substitudo por um transis-
tor.
O capacitor presente na entrada do circuito proporciona um desacoplamento DC entre a
fonte do sinal de entrada e o terminal de fonte do transistor. Mantendo este terminal em aberto
(em DC), temos que a tens ao DC aplicada no dreno aparecer a tamb em na fonte. Dessa forma,
podemos, ao mesmo tempo, manter V
DS
nulo e variar a polarizac ao do transistor de maneira
f acil.
O controle da polarizac ao se d a por meio de um transistor auxiliar (M2) operando na
4.2 Circuito Inicialmente Proposto 37
regi ao de saturac ao. O nvel de invers ao direto deste transistor ser a copiado para o outro (M1),
pois as tens oes de portas e fonte ser ao as mesmas. No entanto, o nvel de invers ao reverso ser a
quase nulo para M2, j a que os terminais de dreno de porta estar ao aterrados. Com relac ao ao
transistor M1, os nveis de invers ao direto e reverso ser ao iguais, pois a corrente DC e nula.
Alterando a corrente I
SX
em M2, temos a alterac ao da tens ao V
CM
, que e copiada para o dreno
de M1 atrav es da condic ao de realimentac ao negativa do amplicador operacional.
A alterac ao da frequ encia de corte do transistor pode ser efetuada, de forma mais simples,
variando-se a tens ao V
CM
atrav es de uma fonte de tens ao. Entretanto, o que se deseja e observar
o comportamento da frequ encia de corte em func ao do nvel de invers ao do canal. Sabendo
que a corrente direta I
F2
predomina na regi ao de saturac ao, podemos considerar i
f 1
diretamente
proporcional ` a corrente de dreno de M2. O controle da corrente I
sx
proporciona um f acil ajuste
do nvel de invers ao do transistor M1. A Figura 24 mostra a variac ao de V
CM
em func ao do nvel
de invers ao, com base nos par ametros I
SQ
, V
TH0
e n extrados do design kit ON-Semiconductor
0.5 m (ap endice B).
10
1
10
0
10
1
10
2
10
3
10
4
1.5
2
2.5
3
3.5
4
4.5
i
f
V
C
M

(
V
)
Figura 24: Variac ao da tens ao V
CM
em func ao do nvel de invers ao.
Atrav es de testes experimentais vericou-se a inadequac ao do amplicador de transre-
sist encia (Figura 23) para o objetivo proposto. Desta forma, optou-se por utilizar um analisador
de espectro para realizar as medidas. Os motivos que impossibilitaram a utilizac ao desta topolo-
4.3 Dimensionamento dos Transistores 38
gia, bem como a descric ao do novo m etodo ser ao explicados adiante.
4.3 Dimensionamento dos Transistores
O dimensionamento dos transistores foi eleborado com base no circuito proposto inicial-
mente, apresentado na Figura 23, pois na epoca de envio para fabricac ao ainda acreditave-se
que a topologia em quest ao seria utilizada.
Emprincpio, xamos a resist encia m axima de realimentac ao do amplicador operacional
(R
F
) em 20 M, e o ganho mnimo de dois, que necessariamente ser a quando o transistor estiver
no menor nvel de invers ao. Em primeiro momento, adotamos a faixa de nvel de invers ao de
0, 1 a 10000 a ser observada. Atrav es da Figura 16 vericou-se que para valores de i
f
menores
que 0, 1 a resist encia de realimentac ao dever a ser maior que a especicada para obtermos o
mnimo ganho. Para i
f
maior que 10000 a faixa de frequ encia a ser analisada excede o limite
especicado.
Outro limite adotado foi em relac ao ` a area do transistor. Com os par ametros at e aqui ado-
tados, as dimens oes do transistor devem estar em torno de algumas dezenas a poucas centenas
de micrometros para a tecnologia ON-Semiconductor 0.5 m. Podemos ent ao determinar a
relac ao entre W e L para que obtenhamos o ganho de dois para i
f
= 0, 1.
Limitando as dimens oes em 100 m obtemos L = 60 m para W = 100 m atrav es da
equac ao 3.20. Com isso, temos que a transcondut ancia g
ms
ter a valor de 0, 1 S (R = 10 M)
para i
f
= 0, 1 e 0, 2 mS (R = 5 k) para i
f
= 10000. Estes valores satisfazem o requisito de
ganho mnimo em invers ao fraca. Entretanto e necess ario vericar se a faixa de frequ encia de
corte est a dentro da estipulada. Utilizando a equac ao 3.22 obtemos que a frequ encia de corte
varia de 180 kHz em i
f
= 0, 1 at e 17, 6 MHz para i
f
= 10000. Essa faixa de frequ encia pode ser
deslocada para 45 kHz - 4, 4 MHz utilizando um transistor com area quatro vezes maior. Dessa
forma, adota-se as dimens oes W = 200 m e L = 120 m para o projeto.
Um problema decorrente deste circuito e que n ao conseguimos um ganho constante
ao variarmos o nvel de invers ao. Sendo o ganho dado por g
ms
R
F
, precisaramos de uma
compensac ao em R
F
para mant e-lo constante, visto que a condut ancia g
ms
varia em func ao de
i
f
.
4.4 Layout do Circuito Integrado
Como mencionado no incio deste captulo, o projeto conta com duas estruturas seme-
lhantes, sendo uma delas composta por transistores seccionado e outra por transistores inteiros.
4.4 Layout do Circuito Integrado 39
Esse seccionamento n ao tem relac ao com o descrito no captulo 3, e foi feito com a nalidade
de evitar o uso de transistores muito grandes no projeto. Isso torna-se necess ario devido ao
processo de fabricac ao ser controlado e caracterizado para determinadas faixas de dimens oes.
Mesmo possuindo dimens oes muito pequenas os sistemas integrados em silcio est ao sujeitos a
estresse mec anico. Optou-se por dividir cada transistor em dezesseis menores, sendo cada um
dos quatro transistores em s erie subdividido em 4 outros ligados em paralelo.
Para a confecc ao do layout foi utilizado o design kit ON-Semiconductor 0.5 m, em
conjunto com a ferramenta CADENCE. O motivo da escolha por esta tecnologia foi a necessi-
dade de implementar o circuito dentro do tempo limitado, aproveitando o fato de que ela seria
utilizada em projetos de uma disciplina de p os-graduac ao. Al em disso, tamb em havia disponi-
bilidade de area e de pinos. A Figura 25 apresenta o esquema el etrico do circuito integrado
implementado. Os transistores designados de M1a e M1b s ao particionados, enquanto os M2a
e M2b s ao inteiros.
Figura 25: Esquema el etrico do circuito integrado projetado.
Por comodidade, as dimens oes dos transistores de refer encia e como ltro s ao iguais,
assegurando ummelhor casamento entre os elementos. Caso houvesse area limitada, o transistor
de refer encia poderia ser menor. Com base no UICM (equac ao 2.22) verica-se que os nveis
de invers ao ser ao iguais, independente das dimens oes. As grandezas que ser ao diferentes entre
os transistores ser ao as corrente direta e reversa.
Devido ` a relativa simplicidade do projeto, n ao houve grandes problemas na confecc ao
do layout. Com relac ao ao posicionamento das estruturas, procurou-se manter a simetria entre
os terminais de fonte e dreno dos transistores que ter ao a resposta em frequ encia avaliada. A
Figura 26 mostra o layout do circuito proposto completo. Os demais pads e espacos vazios
4.5 Problemas com o Amplicador Operacional 40
foram destinados a projetos de outros estudantes. O n umero de pads disponveis para esse
projeto foi de oito, enquanto a area ocupada pelo circuito foi de 0, 133 mm
2
.
Figura 26: Layout dos dois blocos inseridos no pad ring.
Outras imagens com mais detalhes do layout de cada bloco do circuito integrado est ao
no ap endice C. Tamb em e apresentado o diagrama de ligac oes do die com o encapsulamento,
necess ario para identicar os pinos a serem utilizados nas medidas.
4.5 Problemas com o Amplicador Operacional
Para que as medidas pudessem ser feitas atrav es do circuito da Figura 23 utilizou-se um
amplicador operacional com algumas caractersticas consideradas fundamentais. Dentre es-
tas, podemos citar o elevado fator ganho-banda, baixa corrente de polarizac ao e baixa tens ao
de offset. Assim, optou-se pelo amplicador operacional OPA2350 da fabricante Burr-Brown
(atualmente Texas Instruments).
Devido ` a faixa de frequ encia a ser analisada atingir alguns megahertz, o produto ganho-
banda deve ser relativamente elevado. O AmpOp escolhido possui GB = 38 MHz, sendo esse
valor teoricamente suciente para prover ganho at e cerca de 10 MHz.
No incio do projeto do circuito j a era esperada uma limitac ao na resist encia R
F
, devido
a necessidade de ganho de tens ao. A largura estipulada para o transistor como linha RC foi
necess aria justamente para minimizar a resist encia R, minimizando assim o resistor R
F
.
Ao adquirir os amplicadores operacionais vericou-se, atrav es de medidas experimen-
tais, que a caracterstica passa-baixas observada em testes prejudicaria a an alise do transistor.
Como forma de obter a resposta em frequ encia do componente, implementou-se o amplicador
inversor com ganho unit ario ilustrado na Figura 27. Foram utilizados valores de 10 M, 1 M
e 100 k para os resistores, sendo R
F
o resistor de realimentac ao e R
URC
o de entrada. Foi
utilizado capacitor C
big
de valor 100 nF para desacoplamento DC, e resistores de 1 k para
estabelecer a polarizac ao necess aria para que haja excurs ao completa de um sinal senoidal.
Figura 27: Esquema utilizado para caracterizar a resposta em frequ encia do amplicador op-
eracional OPA2350.
Atrav es de medidas no laborat orio, obteve-se para cada valor de resist encia (R
F
e R
URC
)
uma frequ encia de corte diferente, apresentadas na Figura 28. Em princpio, pensou-se que
a resposta bassa-baixas estava associada ` a capacit ancia vista da entrada inversora do ampli-
cador operacional. Entretanto, ap os diversas an alise concluiu-se que tanto o polo, como o zero
presentes nas curvas da Figura 28 ocorrem devido ` as capacit ancias parasitas do circuto.
Equacionando o ganho do amplicador inversor da Figura 27, considerendo como n ao
10
2
10
3
10
4
10
5
10
6
10
7
25
20
15
10
5
0
Frequncia (Hz)
M
a
g
n
i
t
i
d
e

(
d
B
)
R
F
=100 kohms
R
F
=1 Mohms
R
F
=10 Mohms
Figura 28: Medidas experimentais da resposta em frequ encia do amplicador inversor da Figura
27, para diferentes valores de R
F
(R
F
= R
URC
).
idealidades a capacit ancia da entrada inversora e o ganho nito, obtemos a equac ao
V
o
V
i
=
K
1+sR
URC
C
in
+
R
URC
R
F
(K+1)
. (4.1)
Onde K e o ganho em malha aberta e C
in
e a capacit ancia equivalente vista da entrada inversora
(capacit ancia de modo comum somada com a de modo diferencial).
Considerando R
URC
= R
F
podemos escrever a equac ao
V
o
V
i
=
1
1+s
R
F
C
in
K
, (4.2)
que possui um polo em uma frequ encia K vezes maior que a constante de tempo do circuito.
Para os valores de resistores utilizados, e as capacit ancias apresentadas na folha de dados (modo
comum 6, 5 pF e de modo diferencial 2, 5 pF), a frequ encia de corte e da ordem de gigahertz.
Com esse resultado, conclui-se que o polo observado n ao est a associado ` a capacitancia da en-
trada inversora do operacional.
Outra hip otese, levantada apos v arias medidas, foi de que a capacit ancia parasita pre-
sente no resistor de realimentac ao (C
Rpar
) provocava o comportamento em quest ao. Nesta
4.6 Medic ao com o Analisador de Espectro 43
congurac ao temos uma func ao de transfer encia de primeira ordem, com a frequ encia de corte
dada por
f
c
=
1
2R
F
C
RFpar
. (4.3)
Entretanto, utilizando-se a ponte RLCHP4284 vericou-se que C
Rpar
possuia valor aproximado
de 0, 2 pF para os tr es valores de R
F
inspecionados. Isso ainda resulta em uma frequ encia de
corte maior do que a observada.
O circuito de teste foi implementado em uma placa padr ao, utilizando-se resistores de
carbono e um soquete torneado para xac ao do CI. Atrav es da ponte RLC, vericou-se que a
capacit ancia equivalente vista entre os pinos do soquete conectado ` a placa (C
eq
), sem a presenca
do circuito integrado, era em torno de 1,2 ` a 1,3 pF. A tabela 1 apresenta os valores dos capaci-
tores resultantes das frequ encias de corte medidas.
Tabela 1: Frequ encias de corte e capacitores equivalentes calculados atrav es de 4.3.
R
F
(M) f
c
(kHz) C
eq
(pF)
0,1 1450 1,38
1 125 1,27
10 11,5 1,10
Percebe-se que os valores de C
eq
s ao muito pr oximos dos valores encontrados nas
medic oes. Esse resultado indica que a limitac ao na resposta em frequ encia do amplicador
inversor e causada pela capacit ancia parasita do circuito, e n ao pela capacit ancia da entada in-
versora do amplicador operacional. Como comparac ao, implementou-se o circuito mantendo
o CI suspenso e conectado por os ` a placa. Dessa forma, obteve-se uma frequ encia de corte de
45 kHz para R
F
= 10 M.
Para ser vi avel a implementac ao desta t ecnica de medic ao da corrente, torna-se necess ario
o uso de componentes SMD, que possuem menores capacit ancias parasitas. Ou, se possvel,
implementar o resistor R
F
em conjunto com o amplicador operacional de forma integrada.
4.6 Medic ao com o Analisador de Espectro
Devido ao imprevisto mencionado na sec ao anterior, optou-se por utilizar um analisador
de espectro para realizar as medidas. Da mesma forma que o circuito da Figura 23, o analisador
fornece uma imped ancia baixa, necess aria para avaliarmos a corrente que deixa o terminal de
dreno. A Figura 29 ilustra o esquema de medic ao.
Da mesma forma que o circuito anterior, a polariazac ao ser a dada em func ao da corrente
Figura 29: Utilizac ao de um analisador de espectro para avaliac ao da resposta em frequ encia do
transistor.
I
SX
. Tendo I
S
= 26 nA precisamos variar a corrente I
SX
de 2, 6 nA at e 260 A para obter
uma excurs ao em i
f
de 0,1 at e 10000. A corrente I
SX
pode ser fornecida pela fonte universal
HP3245A, presente no laborat orio. Ela possui ampla faixa de variac ao, permitindo a an alise
desde de invers ao fraca at e forte.

E importante salientar que a fonte de corrente deve ser ligada
entre o terra e o terminal do transistor, de modo que ela funcione de forma ativa.
Os capacitores de desacoplamento (C
big
) permitem inserir a polarizac ao, mantendo a
tens ao V
DS
nula. Al em disso, o analisador de espectro permanece protegido, pois normal-
mente este equipamento n ao suporta tens oes DC. Estes capacitores contribuir ao com zeros na
resposta em frequ encia da corrente de dreno. Por em seus efeitos n ao ser ao percebidos haja
vista que a condut ancia g
ms1
ser a de valor relativamente alto, correspondendo a zeros em baixas
frequ encias. Adotou-se o valor de 100 nF para estes capacitores.
O analisador de espectro proposto para esta medic ao e o HP3588A. Este tipo de equipa-
mento geralmente possui, em um dos modos de operac ao, uma imped ancia de entrada de 50 ,
sendo que o seu funcionamento e baseado na medic ao da pot encia recebida por essa imped ancia.
Ele tamb em permite acoplamento DC, sendo a tens ao m axima suportada de 4 V. Devido a
imped ancia do transistor ser muito maior que a do analisador, a corrente que deixa o terminal
de dreno e praticamente a corrente de curto-circuito.
A metodologia de medida e simples, sendo utilizados tr es equipamentos para tal. A fonte
de corrente externa (HP3245A) proporciona a polarizac ao atrav es da injec ao de corrente no
transistor de refer encia. Um gerador de func oes (HP3314A) e utilizado para excitar o transistor
com diferentes frequ encias dentro da faixa de interesse. O analisador de espectro indica a
corrente que deixa o transistor por meio da pot encia medida na sua imped ancia de 50 . Na
realidade, a determinac ao dos valores absolutos n ao e o objetivo principal. O mais importante
e encontrar a frequ encia de corte com base nos valores relativos. Isso j a e indicado na pr opria
pot encia medida pelo aparelho.
Aplicando um sinal senoidal e variando discretamente a sua frequ encia, obtemos a
frequ encia de corte quando a diferenca entre pot encias atingir 3 dBm com relac ao a banda
passante. Para que isso seja observado, devemos garantir que a pot encia proveniente do tran-
sistor seja sucientemente maior que o rudo presente no analisador. A densidade espectral de
rudo e uma medida que quantica a utuac ao de uma grandeza ao longo do tempo. Podemos
utiliz a-la para saber quando um sinal passa a ser considerado baixo perante o rudo. Para o
analisador em quest ao temos um rudo de
_

v
2
/f = 18 nV/
Hz. Esse valor e fornecido pelo

pr oprio equipamento, e a sua variac ao e desprezvel em func ao da banda analisada.
Podemos determinar a amplitude mnima da tens ao de excitac ao atrav es do rudo presente
no equipamento, da resist encia do transistor e da largura da banda analisada.

E necess ario ainda
manter a excurs ao do sinal limitada a alguns milivolts em invers ao fraca e moderada, a m de
evitar distorc oes.
Para o transistor projetado, teremos uma resist encia de aproximadamente 1 M quando
i
f
= 1. Nessas condic oes a frequ encia de corte e em torno de 64 kHz. Assim, temos que a
tens ao m edia quadr atica do rudo e
v
rms
=

v
2
f
_
f
b
, (4.4)
onde v
rms
e a tens ao ecaz do rudo, e f
b
e a resoluc ao da largura de banda utilizada na
medic ao (RBW). Esta tens ao se desenvolve permanentemente sobre a imped ancia do analisador
de espectro, e consequentemente imp oe uma sensibilidade ao equipamento. Assim, precisamos
determinar a tens ao de excitac ao mnima do transistor para que a tens ao sobre a imped ancia de
50 seja maior que o rudo. O circuito da Figura 30 ilustra a situac ao.
Baseado na Figura 30, temos que o rudo referido a entrada e dado pelo divisor de tens ao.
Para uma medida utilizando uma resoluc ao da largura de banda de 17 kHz, obtem-se um rudo
Figura 30: Modelo do circuito de medic ao utilizado para encontrar a mnima tens ao de excitac ao
do transistor.
ecaz de aproximadamente 2, 35 V. Desse modo, temos que o rudo referido ` a entrada e
V
rms
=
v
rms
R
50
=
2, 3510
6
110
6
50
= 47 mV (4.5)
O resultado obtido indica que, um sinal aplicado na fonte do transistor, precisa ter am-
plitude maior que 80 mV para que seja detectado pelo equipamento quando operamos com
i
f
= 1. Poderia ser utilizado uma valor inferior para f
b
, diminuindo assim o rudo, por em e
necess ario observar as limitac oes do equipamento com relac ao ` a resoluc ao de banda. Provavel-
mente n ao ser a possvel realizar caracterizac oes para a regi ao de invers ao fraca, pois nessa faixa
as especicac oes de rudo e linearidade n ao coexistem.
O que se espera obter com as medidas que ser ao efetuadas e um gr aco semelhante ao
da Figura 31. Cada curva apresenta a resposta em frequ encia do transistor para uma condic ao
de polarizac ao diferente. Excitando o transistor com sinais senoidais de diferentes frequ encias,
obteremos para cada condic ao de polarizac ao uma das curvas ilustradas. O eixo vertical indica
a magnitude da corrente que deixa o terminal de dreno do transistor.
10
3
10
4
10
5
10
6
10
7
10
8
10
9
180
160
140
120
100
80
60
M
a
g
n
i
t
u
d
e

(
d
B
)
Frequncia (Hz)
i
f
=10
1
i
f
=10
0
i
f
=10
1
i
f
=10
2
i
f
=10
3
i
f
=10
4
Figura 31: Curvas de magnitude vs frequ encia para alguns valores de i
f
.
48
5 CONSIDERAC

OES FINAIS
A utilizac ao do transistor MOS como ltro passa-baixas possui algumas vantagens
em relac ao ` as demais t ecnicas apresentadas na introduc ao. A principal delas diz respeito
a substituic ao de capacitores pelo pr oprio efeito distribudo da capacit ancia do transistor.
Podemos citar ainda a utilizac ao de apenas um elemento na implementac ao de um ltro
com atenuac ao maior do que uma rede RC de primeira ordem. A Figura 32 apresenta uma
comparac ao entre a resposta em frequ encia do transistor MOS e a resposta em frequ encia de
um ltro RC deprimeira ordem. Alterou-se a constante de tempo do ltro RC de forma que as
frequ encias de 3 dB sejam iguais.
10
4
10
5
10
6
10
7
10
8
200
190
180
170
160
150
140
130
120
110
100
Frequncia (Hz)
M
a
g
n
i
t
u
d
e

(
d
B
)
MOSFETURC
Filtro RC de primeira ordem
Figura 32: Comparac ao entre ltro MOSFET-URC e um ltro RC de primeira ordem, com
frequ encias de 3 dB iguais.
Apesar de a atenuac ao proporcionada por um unico elemento URC ser pequena se com-
parada a outros tipos de ltros, e importante destacar o fato de a frequ encia de corte poder ser
ajustada atrav es da polarizac ao do transistor. Utilizando o m etodo de implementac ao de re-
fer encia de corrente proposto em [18], podemos obter uma precis ao consider avel na frequ encia
de corte. Em um sistema complexo apenas uma refer encia de corrente pode ser utilizada, e val-
5 Considerac oes Finais 49
ores diferentes de correntes podem ser obtidos por espelhos com raz oes de aspectos diferentes.
Frequ encias de corte baixas se mostraram difceis de se obter atrav es desta t ecnica, devido
ao elevado comprimento necess ario do canal. Para obtermos uma transcondut ancia adequada
para a maioria das aplicac oes, devemos ter uma largura grande tamb em. Assim, o que torna
complicada esta t ecnica e conciliar a baixa frequ encia de corte com o consumo reduzido de
area. Uma possibilidade seria utilizar a tens ao de dreno como vari avel de sada. Dessa forma,
poderiamos implementar um transistor com comprimento de canal muito grande e largura pe-
quena, e fazer o layout de forma serpentinada. Com isso, obteramos uma constante de tempo
alta em uma area reduzida. No entanto, a necessidade de utilizac ao de um buffer poderia im-
por algumas restric oes a esta alternativa, j a que a sua capacit ancia de entrada poderia criar um
zero al em do polo desejado. Al em disso, quanto maior a resist encia do canal, maior e o rudo
referido ` a entrada.
Uma problema geralmente encontrado em circuitos integrados e o fato de os transistores,
e as ligac oes entre eles, apresentarem capacit ancias parasitas. Estas capacit ancias surgem da
pr opria natureza do dispositivo (C
j
e C
jsw
), e de acoplamentos capacitivos inevit aveis (C
gso
e
C
gdo
). Por em, no caso do ltro MOSFET-URC estes elementos poderiam ser utilizados para
aumentar a constate de tempo. Simplesmente podemos seccionar o comprimento do canal de
um transistor em outros menores, ampliando assim estas capacit ancias parasitas. Entretanto,
isso proporcionaria maior incerteza quanto a f
c
e um projeto mais complicado.
Com relac ao ` as medidas, as diculdades encontradas na metodologia proposta s ao con-
sequ encias da operac ao em invers ao fraca, e em alguns casos moderada. A partir de testes
pr aticos, simulando o transistor a partir de resistores, observou-se que as medidas em invers ao
fraca poder ao ser realizadas somente se a tens ao de excitac ao for muito maior que o valor
m aximo aceito para que n ao haja distorc ao.
50
REFER
ENCIAS
[1] SCHNEIDER, M. C.; MONTORO, C. G. CMOS Analog Desing Using All-Region MOS-
FET Modeling. 1. ed. New York, USA: Cambridge, 2010. 486 p.
[2] FILHO, S. N. Filtros Seletores de Sinais. 2. ed. Florian opolis, SC: Editora UFSC, 2003.
311 p.
[3] KELLY, J. J.; GHAUSI, M. S. Tapered distributed rc networks with similar immittances.
IEEE Transactions on Circuit Theory, p. 554558, Dezembro 1965.
[4] SWART, P. L.; CAMPBELL, C. K. A voltage-controlled tunable distributed RC lter.
IEEE Journal of Solid-State Circuits, p. 306308, Agosto 1972.
[5] OSHEA, R. P. Synthesis using distributed RC networks. IEEE Transactions on Circuit
Theory, p. 546554, Dezembro 1965.
[6] WALSH, E. D.; CLOSE, C. M. On the synthesis of any RC-realizable rational transfer
function using a nonuniform rc distributed circuit. IEEE Transactions on Circuit Theory,
p. 217223, Maio 1970.
[7] WYNDRUM, R. M. Active distributed rc networks. IEEE Journal of Solid-State Circuits,
p. 308310, Setembro 1968.
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ics Letters, p. 187188, Fevereiro 1984.
[9] TSIVIDIS, Y. Minimal transistor-only micropower integrated VHF active lter. Electron-
ics Letters, p. 777778, Julho 1987.
[10] LINARES-BARRANCO, B.; SEABERG, E. C.; RAMIREZ-ANGULO, J. Distributed
RC-lters with linearized MOS-transistors in CMOS technology. IEEE International
Symposium on Circuits and Systems, p. 2385 2387, Julho 1990.
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Disponvel em: <http://reference.kfupm.edu.sa/content/s% -/p/ templates for 94011-
.pdf>. Acesso em: 21 de agosto de 2010.
[12] TUMA, r. B. T. Circuit Simulation with SPICE OPUS Theory and Pratice. 1. ed. New
York, USA: Birkhauser, 2009. 399 p.
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Audic ao. Dissertac ao (Mestrado) UFSC, Julho de 2010.
[14] GALUP-MONTORO, C.; SCHNEIDER, M. C. MOSFET Modeling for Circuits Analysis
and Design. 1. ed. Hackensack, NJ: World Scientic, 2007. 418 p.
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Refer encias 51
[16] SCHNEIDER, M. C. Noise in analog circuits. UFSC, 2010. Slides da disciplina Circuitos
Eletr onicos Anal ogicos/EEL7303. Disponvel em: <http://www.eel.ufsc.br/electronics-
/index7303.htm>.
[17] WAMBACQ, P.; SANSEN, W. Distortion Analysis of Analog Integrated Circuits. 1. ed.
Dordrecht, The Netherlands: Kluwer Academic Publishers, 1998. 505 p.
[18] CAMACHO-GALEANO, E. M.; GALUP-MONTORO, C.; SCHNEIDER, M. C. Design
of an ultra-low-power current source. ISCAS, p. 333336, 2004.
52
AP
ENDICE A DEDUC

AO DA MATRIZ ADMIT
ANCIA DO MOSFET
A partir da Figura 11 obtemos as equac oes 3.1 e 3.2, reescritas abaixo.
V (x +x) =V (x) rxI (x +x) (A.1)
I (x +x) = I (x) scxV (x +x) (A.2)
Isolando rI(x) em A.1, e scV(x +x) em A.2, obtemos
rI (x) =
(V (x +x) V (x))
x
(A.3)
e
scV (x +x) =
(I (x +x) I (x))
x
. (A.4)
Fazendo x 0 as express oes A.3 e A.4 s ao escritas sob a forma de equac oes diferenciais,
apresentadas por A.5 e A.6.
rI (x) =
dV (x)
dx
(A.5)
scV (x) =
dI (x)
dx
(A.6)
Substituindo a equac ao A.6 e A.5 temos
dI
2
(x)
dx
2
srcI (x) = 0. (A.7)
Agora, supondo que a equac ao A.7 possui a seguinte soluc ao I (x) = Ae
x
, temos a
equac ao caracterstica
2
src = 0, (A.8)
que possui =
src e =
src como soluc oes. Assim, a soluc ao completa de A.7 e

I (x) = A
1
e
x
+A
2
e
x
, (A.9)
Ap endice A Deduc ao da Matriz Admit ancia do MOSFET 53
e a partir de A.6 encontramos
V (x) =
1
s
_
r
c
_
A
1
e
x
A
2
e
x
_
. (A.10)
Aplicando as condic oes V (x = 0) =V
s
e V (x = L) =V
d
em A.10, podemos encontrar os
coecientes A
1
e A
2
, que s ao dados respectivamente por
A
1
=
s
z
c
_
e
L
2sinh(L)
1
_
V
s
s
2z
c
sinh(L)
V
d
(A.11)
e
A
2
=
e
L
s
2z
c
sinh(L)
V
s
s
2z
c
sinh(L)
V
d
. (A.12)
Onde z
c
e dado por
z
c
=
_
r
c
=
_
R
C
. (A.13)
Substituindo as equac oes dos coecientes A
1
e A
2
na equac ao A.9, e aplicando as
condic oes de contorno I (x = 0) = I
s
e I (x = L) = I
d
, obtemos as equac oes A.14 e A.15 depois
de algumas manipulac oes alg ebricas.
I
s
=
s
z
c
cotgh(L)V
s
s
z
c
cosech(L)V
d
(A.14)
I
d
=
s
z
c
cosech(L)V
s
s
z
c
cotgh(L)V
d
(A.15)
As equac oes A.14 e A.15 podem ser escritas em forma de matriz substituindo as equac oes
de z
c
e , assim temos
_
I
s
I
d
_
=
sC
R
_
cotgh
_
sRC
_
cosech
_
sRC
_
cosech
_
sRC
_
cotgh
_
sRC
_
__
V
s
V
d
_
. (A.16)
54
AP
ENDICE B EXTRAC

AO DOS PAR
AMETROS I
SQ
E N
B.1 Extrac ao de I
S
Para extrac ao da corrente especca normalizada (I
SQ
) e do fator de inclinac ao (n) foram
utilizadas as metodologias propostas na refer encia [1]. A Figura 33 apresenta o esquema do
circuito utilizado para extrac ao da corrente especca e da tens ao de limiar.
Figura 33: Circuito utilizado para extrair a corrente especca e a tens ao de limiar do transistor
de canal p.
Obtemos o valor de I
S
atrav es da relac ao entre a transcondut ancia da porta (g
m
). O gr aco
da Figura 34 mostra a variac ao da corrente de dreno em func ao da tens ao aplicada na porta,
mantendo o transistor na regi ao de triodo (V
DS
= 13 mV). Dessa forma, podemos determinar o
valor de g
m
derivado a corrente com relac ao a tens ao. Ao dividirmos este resultado pela pr opria
corrente de dreno obtemos a segunda curva da Figura 34.
A tens ao para a qual o valor de g
m
/I
D
e 0, 53 do seu valor m aximo, e a tens ao de limiar
do transistor. A corrente de saturac ao ser a o valor de I
D
para V
G
=V
TH0
, mais especicamente
B.2 Extrac ao de n 55
3 2.5 2 1.5 1 0.5 0
0
0.25
0.5
0.75
1
1.25
1.5
I
D

(
u
A
)
3 2.5 2 1.5 1 0.5 0
0
10
20
30
V
G
(V)
g
m
/
I
D
I
D
g
m
/I
D
Figura 34: Curvas de I
D
e g
m
/I
D
em func ao de V
G
extradas a partir do simulador.
1, 13 vezes essa corrente. O valor obtido com esta metodologia foi de I
S
= 26 nA (I
SQ
= 16 nA)
para o transistor de canal p. A m de comparac ao, calculou-se o valor de I
S
atrav es da equac ao
2.20, obtendo-se I
S
= 41, 2 nA.
B.2 Extrac ao de n
A extrac ao do fator de inclinac ao e feita atrav es da relac ao entre V
S
e V
G
, mantendo uma
corrente I
D
constante. Quando o transistor est a operando com um nvel de invers ao igual a 3, a
tens ao do terminal de fonte e igual a tens ao de pinch-off. Dessa forma, temos que n e dado por
n =
1
dV
P
dV
G
. (B.1)
As Figuras 35 e 36 apresentam, respectivamente, o circuito utilizado para extrair o fator de
inclinac ao e a variac ao de n em func ao da tens ao de porta. Devido ao nvel de invers ao ser
alterado atrav es da tens ao na fonte, temos uma tens ao V
GS
constante. Dessa forma, adotou-se
n = 1, 15 .
B.2 Extrac ao de n 56
Figura 35: Circuito utilizado para extrair o fator de inclinac ao.
5 4.5 4 3.5 3 2.5 2 1.5 1
1
1.05
1.1
1.15
1.2
1.25
1.3
1.35
1.4
V
G
n
Figura 36: Variac ao de n em func ao de V
G
.
57
AP
ENDICE C DETALHES DO LAYOUT

Figura 37: Detalhe do bloco composto pelos dois transistores sem particionamento.
Ap endice C Detalhes do layout 58
Figura 38: Detalhe do bloco composto pelos dois transistores com particionamento.
Ap endice C Detalhes do layout 59

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OPOLIS - SANTA CATARINA

ARCIO CHEREM SCHNEIDER, DR.

Area de Concentrac ao: Circuitos e Sistemas Integrados.

C temos o rudo m edio quadr atico dado por

E importante mencionar que ao dividirmos um transistor em v arios menores ligados em

Hz. Esse valor e fornecido pelo

src como soluc oes. Assim, a soluc ao completa de A.7 e

ENDICE C DETALHES DO LAYOUT

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