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Introduccin a los IP Core

Introduccin a los IP COREs Introduccin a los IP COREs

Ricardo Martnez1 y Llus Ters1,2


de Integracin de Sistemas Instituto de Microelectrnica de Barcelona Centro Nacional de Microelectrnica CSIC CNM-IMB (CSIC) --2Escola Tcnica Superior dEnginyeria Universitat Autnoma de Barcelona ETSE - UAB
1Departamento

Ricardo Martnez y Llus Ters

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Introduccin a los IP Core

Contenido
Introduccin y objetivos IP-Cores
Que son? Tipos de IP-cores Niveles de abstraccin y flujos de diseo Estandarizacin de IP-cores

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Introduccin
Aumento en la complejidad/funcionalidad
Year Gate Length (nm) 75 35 13 Transistor density (million/cm2) 48 154 617 Clock Rate (GHz) 2.3 6.7 19.3 Supply Voltage

2002 2007 2013

1.1 0.7 0.5

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System on Chip

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Buses
Aparicin de multitud de buses para SoC
AMBA (standard de facto) Wishbone Avalon ...

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Objetivos
Reducir el Time-to-Market Eliminar riesgos en la etapa de diseo Reducir costes de desarrollo

Necesidad de nuevas metodologas

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Que es un IP CORE
Funcionalidad pre-definida (parametrizada?) Tamao al menos 5k gates Uso de estndares Altamente independiente del entorno EDA Pre-diseado a diferentes niveles de implementacin Dependencia tecnolgica variable Pre-verificado/caracterizado segn nivel de implementacin Re-usable (aplicacin, EDA-tool, tecnologa)
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Que es un IP Core II
Inicialmente concebidos como mtodo para la reutilizacin de HW (bibliotecas de celdas estndard o de bloques en HDL) IP-Cores complejos requieren SW (APIs) Reutilizacin de Hw/Sw IP-Cores + APIs bloques de gran valor aadido
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Clasificacin de los IP Cores


Soft Cores Firm Cores Hard Cores

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Soft Cores
Descripcin HDL Flexible, puede ser personalizado dependiendo de una aplicacin especifica Tecnolgicamente independiente Riesgos a la hora de protegerlos Ms flexibles pero menos predictibles en implementacin
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Soft Cores: Ejemplo UART


Posibilidad de personalizacin del IP dependiendo de la aplicacin

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Firm Cores
Gate Level netlist a falta de P&R Tecnolgicamente probado Flexibilidad tecnolgica limitada pero buena predictibilidad en implementacin

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Hard Cores
Listos para ser incluidos Incluyen tanto layout como caracterizacin temporal (dependiente de la tecnolgica Fcil proteccin intelectual Usualmente procesadores y memorias Vectores de test funcionales o vectores ATPG disponibles Muy poco flexibles pero muy predictibles y fiables en implementacin
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Hard Cores: Ejemplo ARM


Layout Diferentes modelo de simulacin
System C C

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Flujo de diseo

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Niveles de abstracin

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Simulacin
La complejidad de los sistemas SoC necesidad de diferentes niveles de descripcin
Utilizacin de modelos en C++/System C Simulacin HDL
Behavioral RTL

Simulaciones mixtas

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Problemas asociados a los IPs


El principal problema para la reutilizacin de IPs es la diversidad de buses on chip En los ltimos aos han aparecido algunas iniciativas que tratan de estandarizar el uso de los IPs
VSIA OCP

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Open Core Protocol Specification

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Estructura bsica de los IP Core


OCB Tratar de independizar la parte computacional de las comunicaciones Mxima re-utilizacin del IP con mnimo esfuerzo Existen herramientas basadas en redes de Petri capaces de automatizar el proceso de generacin de wrappers WRAPPER

IP CORE

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Proveedores de IPs
OPENCORES:Iniciativa GPL para la creacin de una extensa biblioteca de IPs.
www.opencores.org

Design Companies
MOT INTC TXN

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