Beruflich Dokumente
Kultur Dokumente
Contenido
Introduccin y objetivos IP-Cores
Que son? Tipos de IP-cores Niveles de abstraccin y flujos de diseo Estandarizacin de IP-cores
Introduccin
Aumento en la complejidad/funcionalidad
Year Gate Length (nm) 75 35 13 Transistor density (million/cm2) 48 154 617 Clock Rate (GHz) 2.3 6.7 19.3 Supply Voltage
System on Chip
Buses
Aparicin de multitud de buses para SoC
AMBA (standard de facto) Wishbone Avalon ...
Objetivos
Reducir el Time-to-Market Eliminar riesgos en la etapa de diseo Reducir costes de desarrollo
Que es un IP CORE
Funcionalidad pre-definida (parametrizada?) Tamao al menos 5k gates Uso de estndares Altamente independiente del entorno EDA Pre-diseado a diferentes niveles de implementacin Dependencia tecnolgica variable Pre-verificado/caracterizado segn nivel de implementacin Re-usable (aplicacin, EDA-tool, tecnologa)
Ricardo Martnez y Llus Ters Centro Nacional de Microelectrnica
Que es un IP Core II
Inicialmente concebidos como mtodo para la reutilizacin de HW (bibliotecas de celdas estndard o de bloques en HDL) IP-Cores complejos requieren SW (APIs) Reutilizacin de Hw/Sw IP-Cores + APIs bloques de gran valor aadido
Ricardo Martnez y Llus Ters Centro Nacional de Microelectrnica
10
Soft Cores
Descripcin HDL Flexible, puede ser personalizado dependiendo de una aplicacin especifica Tecnolgicamente independiente Riesgos a la hora de protegerlos Ms flexibles pero menos predictibles en implementacin
Ricardo Martnez y Llus Ters Centro Nacional de Microelectrnica
11
12
Firm Cores
Gate Level netlist a falta de P&R Tecnolgicamente probado Flexibilidad tecnolgica limitada pero buena predictibilidad en implementacin
13
Hard Cores
Listos para ser incluidos Incluyen tanto layout como caracterizacin temporal (dependiente de la tecnolgica Fcil proteccin intelectual Usualmente procesadores y memorias Vectores de test funcionales o vectores ATPG disponibles Muy poco flexibles pero muy predictibles y fiables en implementacin
Ricardo Martnez y Llus Ters Centro Nacional de Microelectrnica
14
15
Flujo de diseo
16
Niveles de abstracin
17
Simulacin
La complejidad de los sistemas SoC necesidad de diferentes niveles de descripcin
Utilizacin de modelos en C++/System C Simulacin HDL
Behavioral RTL
Simulaciones mixtas
18
19
20
IP CORE
21
Proveedores de IPs
OPENCORES:Iniciativa GPL para la creacin de una extensa biblioteca de IPs.
www.opencores.org
Design Companies
MOT INTC TXN