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Hochschule Bremen University of Applied Sciences

Rechnerstrukturen Labor, Wintersemester 2006/2007

Xbox

TM

360 vs Playstation

vorgelegt von:

Birger Martens (128080) Sven Prfer (136750)

2. Januar 2007

Prfer: Professor Dr. Thomas Risse

Inhaltsverzeichnis
2.1 2.2 2.3 2.4

1 Einfhrung 2 Aufbau der Architekturen (Pentium R 4 & IBM R G5)

R Pentium 4 (Modell Willamette) [1] [2] [3] [4] [5] [6] [7] [8] [9] . . . . . . . . . . . R IBM PowerPC 970 G5 [10] [11] [12] [13] [14] [15] [16] [17] . . . . . . . . . . . . .
Gegenberstellung der beiden Architekturen [18] [19] [20] [21] . . . . . . . . . . . R Warum PowerPC 970 statt Pentium 4? [22] [23] . . . . . . . . . . . . . . . . . .

4 5
5 8 12 14

3 XboxTM 360 (Live)


3.1 3.2 3.3 3.4 Technische Details [24] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Architektur [25] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Prozessor [3] [26] [27] [28] [29] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Grakkarte 3.4.1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . R520 Chip [30] [31] [32] [33] [34] . . . . . . . . . . . . . . . . . . . . . . . R 3.4.2 Xenos Chip [28] [35] [36] . . . . . . . . . . . . . . . . . . . . . . . . . . . TM Peripherie (Xbox 360) und Schnittstellen [37] [38] [39] . . . . . . . . . . . . . . Betriebssystem [40] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Sicherheitskonzept und Zweckentfremdung [41] [42] [43] . . . . . . . . . . . . . . .

15
15 15 16 17 17 18 21 23 24

3.5 3.6 3.7

4 Playstation R 3
4.1 4.2 4.3 4.4 Technische Details [44] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Architektur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Prozessor [12] [29] [45] [46] [47] [48] [49] [50] [51] [52] 4.4.1 Grakkarte [53] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . G7x - Chip [54] [55] [56] [57] . . . . . . . . . . . . . . . . . . . . . . . . . . TM R 4.4.2 NVIDIA RSX Chip [58] [59] [60] [61] . . . . . . . . . . . . . . . . . . R Peripherie (Playstation 3) und Schnittstellen [44] . . . . . . . . . . . . . . . . . Betriebssystem [62] [63] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Sicherheitskonzept und Zweckentfremdung . . . . . . . . . . . . . . . . . . . . . .

26
26 26 26 28 28 29 29 30 30

4.5 4.6 4.7

5 Kernpunkte des Performancegewinns beider Konsolen TM


5.1 5.2 Xbox

32
32 35

360 [22] [64] [65] [69] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . R Playstation 3 [66] [67] [68] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6 Motivation
6.1 6.2 6.3 Aus Sicht des Spieleherstellers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Aus Sicht des Konsolenherstellers . . . . . . . . . . . . . . . . . . . . . . . . . . . Aus Sicht des Spielers/Kufers . . . . . . . . . . . . . . . . . . . . . . . . . . . .

37
37 37 38

7 Fazit 8 Literaturverzeichnis 9 Anlagen

39 40 45

Abbildungsverzeichnis

Tabellenverzeichnis
1 2 3 4 5 6 P4 im Vergleich zu G5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . TM Technische Daten der Xbox 360 [24] . . . . . . . . . . . . . . . . . . . . . . . . TM Technischer Lieferumfang und Ausstattung der Xbox 360 . . . . . . . . . . . . Entertainment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . R Technische Daten der Playstation 3 . . . . . . . . . . . . . . . . . . . . . . . . . R Technischer Lieferumfang und Ausstattung der Playstation 3 . . . . . . . . . . 13 15 21 22 26 30

Abbildungsverzeichnis
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 Architektur des Pentium 4 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . R vereinfachte Architekturdarstellung des Pentium 4 [6] . . . . . . . . . . . . . . . Architektur des PowerPCs 970 [17] . . . . . . . R Bussystem des IBM PowerPC 970 [22] . . . . R Bussystem des Intel Pentiums 4 [23] . . . . . TM Xbox 360 CPU Xenon [26] . . . . . . . . . . TM R Xbox 360 GPU Xenos [35] . . . . . . . . . R Xenos Architektur [36] . . . . . . . . . . . . . TM Mod-Chip fr eine Xbox 360 [43] . . . . . . . TM R Playstation 3 CPU Cell Broadband Engine TM R Playstation 3 GPU RSX [58] . . . . . . . . TM Platine der Xbox 360 [64] . . . . . . . . . . . R Bussystem des IBM PowerPC 970 [22] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . [45] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6 7 10 14 14 16 18 19 24 27 29 32 33 34 35 36 45

. . . . . . . . . . . . . . . . . . . TM Datenaustausch zwischen den Komponenten der Xbox 360 [65] . . . . . . . . . R Busdarstellung der Playstation 3 [66] . . . . . . . . . . . . . . . . . . . . . . . . Kommunikation zwischen GPU, CPU und RAM [67] . . . . . . . . . . . . . . . . Microsoft Discloses XBOX 360 Architecture [69] . . . . . . . . . . . . . . . . . . .

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TM R Xbox 360 vs Playstation 3

Einfhrung

1 Einfhrung
R In dieser Ausarbeitung geht es um einen Vergleich zwischen den Spielekonsolen Microsoft TM R Xbox 360 (Live) und Sonys neuer Playstation 3. Dabei erhalten Sie zu Beginn eine bersicht hinsichtlich der technischen Ausstattung und Informationen zu den Kernkomponenten der TM R Konsolen (Xbox 360 und Playstation 3). Es handelt sich hierbei schwerpunktmig jeweils um die GPU und CPU. Aber auch die Peripherie und Schnittstellen werden begutachtet. Eine kurze Erwhnung des jeweils eingesetzten Betriebssystems wird erfolgen und wir beleuchten kurz das Sicherheitskonzept der jeweiligen Hersteller. Nach Begutachtung beider Konsolen werden wir die allgemeine Motivation fr die eigentliche Herstellung von Konsolen betrachten. Hierbei werden auch Spekulationen mit Hilfe unsere Recherche erfolgen und wir werden die Motivation aus Sicht des Herstellers, des Spiele-Programmierers und des potentiellen Kunden, sprich Spielers, betrachten. Zuletzt sei erwhnt, dass Sie alle Quellen fr diese Recherche im Anhang nden. Weiterhin werden wir teilweise Datenbltter in Form von Whitepapers der Hardwarehersteller mitliefern, mit denen Sie, sofern erwnscht, einen noch genaueren Einblick in diese doch weit reichende Thematik bekommen knnen.

Alle aufgefhrten Namen, Logos und Slogan sind eingetragende Warenzeichen der jeweiligen Eigentmer und mssen als dieses anerkannt werden.

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Aufbau der Architekturen (Pentium

4 & IBM

G5)

2 Aufbau der Architekturen (Pentium R 4 & IBM R G5)


In den folgenden zwei Kapiteln wird die Architektur des Intel die Konsolen besser nachvollziehen zu knnen.

Pentiums

4 und des IBM

PowerPCs 970 (G5) erlutert. Diese Erluterung ist fr die weiteren Abschnitte notwendig, um

2.1 Pentium R 4 (Modell Willamette) [1] [2] [3] [4] [5] [6] [7] [8] [9]
R 4 [1] Modellreihe von Intel Corporation startete im Jahre 2000. Sie ist der NachR R folger der Pentium - Pro bis Pentium III P6-Core Architektur und die siebte Generation der R x86 Architektur. Wir betrachten die ursprngliche Grundversion des Pentium 4 (Willamette),
Die Pentium da innerhalb der nchsten sechs Jahre alle weiteren Prozessortypen vom Willamette Modell aus dem Jahre 2000 abstammen. 4 Generation eine komplett berarbeitete ArchitekTM tur ans Licht der Welt gebracht. Sie bezeichnen diese neuartige Architektur als NetBurst Architecture [2]. Intel

hat mit Einfhrung der Pentium

TM Zum einen unterscheidet sich die NetBurst -Architecture, im Folgenden iNA bezeichnet (i fr R Intel ), von der P6-Core Architektur hinsichtlich der eingesetzten Pipelines. Das neue Pipelinesystem besitzt 20 Stufen. Im Vergleich zur P6-Core Architektur waren es damals bei den lteren R R Prozessoren nur 10 Stufen. In der aktuellen Version verwendet Intel in seinen Pentium 4 Prozessoren 31 Pipelinestufen. TM R Intel gibt diesem Pipelineverfahren den Namen Hyper-Pipeline . Diese zeichnet sich insbesondere durch das neue Feature Advanced Dynamic Execution aus. Dieses arbeitet nach dem Outof-Order (OoO) [3] Prinzip und mit einer verbesserten Branch-Prediction-Function, die vorzeitig (bedingte) Sprnge vorhersagen soll bzw. kann. Diese soll, laut Intels Aussage, eine Treerquote von oberhalb 80% haben. Die neue und vergrerte Pipeline kann 126 Mikrooperationen halten fr eine schnellere Wiederverwendung (bei Bedarf ) der Operationen [4]. Diese bestehen aus den elementaren Befehlen, wie beispielsweise ADD- oder MUL-Befehlen. Durch die Vergrerung der Pipeline ist eine Erhhung der Taktraten mglich. Aber sie bringt nicht nur Vorteile. Ein erheblicher Nachteil ist, dass die Instruction per cycle (IPC) Rate gering ausfallen muss. Somit kann der Leistungsverlaust bei einem falsch vorhergesagten Sprung im Programm gering gehalten werden. Sollte dies nicht der Fall sein, so mssen die Informationen/Daten in der kompletten Pipeline bereinigt und danach neu sortiert werden. Dies hat auch den Nachteil, dass eventuell, abhngig vom Auftreten des Sprungs, viele Stalls eingefgt werden mssen. In diesem Moment resultiert ein enormer Performanceverlust. Dies soll jedoch, wie bereits erwhnt, von der neuen und verbesserten Branch-Prediction-Funktion abgewendet werden. Des Weiteren benutzt die iNA das neue Quad-Pumped-Bus System mit einer Taktung von 400MHz. Aber auch am Cache System hat Intel

in seiner neuen Generation einiges gendert. Der neue

Level-1-Cache hat eine Gre von gerade einmal 8KByte und besteht im Grunde nur noch aus dem Datenspeicher. Weiterhin gibt es einen neuen (Execution) Trace Cache (siehe Abbildung 1). Das Besondere an diesem Cache ist, dass er bereits dekodierte Instruktionen (Mikroinstruk-

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Aufbau der Architekturen (Pentium

4 & IBM

G5)

tionen) beinhaltet. Der Pentium

4 dekodiert den x86-Code erst in Mikroinstruktionen. Er ist R im Stande, rund 12.000 Mikroinstruktionen dekodiert zu halten (Angaben seitens Intel ). Da-

durch muss die CPU nicht mehr beim Ausfhren einer neuen Instruktion auf die zeitaufwndige Dekodierung warten bzw. sich damit beschftigen. Die Ablage der Instruktionen erfolgt bereits sortiert, was eine noch schnellere Ausfhrung ermglicht. Zustzlich legt der Trace Cache die Mikroinstruktionen und dazugehrigen Befehlssprnge in der selben Cache Line ab. Durch die hhere Hitrate beim Zugri auf diese Line, ist auch hier ein Performancegewinn zu verzeichnen.

Abbildung 1: Architektur des Pentium Der Level-2-Cache ist 256KB gro. Intel 44,8GB/s erreicht. Der Pentium

4 [5]

hat dem L2-Cache ein 256Bit breites Interface zum

Kern des Prozessors gespendet, der bei einer Kerntaktfrequenz von 1,4GHz eine Transferrate von

4 verfgt ber eine Rapid Execution Engine. Diese beinhaltet, dass jeweils die

ALUs (Arithmetic Logical Unit) im Chip paarweise vorhanden sind. Mit einem vorgeschalteten Multiplexer ist es in einem Taktzyklus mglich, zwei Interoperationen durchzufhren. Insgesamt kann gesagt werden, dass Intel

Floating-Operationen investiert hat. Stattdessen hat sich Intel

weniger Kraft in die Verarbeitung von Integer- und R R auf die SSE Technologie kon-

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4 & IBM

G5)

zentriert. Die vorhandene Technik wurde fr multimediale Anwendungen erweitert. Da die Befehlssatzerweiterungen um die des Vorgngers um einiges grer ist, bekam sie die BezeichR nung SSE 2. Die Erweiterung umfasst 144 neue Befehle und erlaubt 128Bit breite Integer- und Floating-Point Operationen. Im Gegensatz zu seinem Vorgnger Pentium

III verwendet der Intel

Pentium

4 einen

Systembustakt von 400MHz statt 133MHz. Es ermglicht ihm somit, Datentransferraten von R 2,98GByte/s zu erreichen (Angaben seitens Intel ). Die Willamette Modelle starteten mit einer Taktfrequenz von 1,4 und 1,5MHz auf dem Markt. Mittlerweile (Stand: Dezember 2006) hat die neuste Generation eine Taktfrequenz von 3,8GHz (Modell Prescott) erreicht. Die nachstehende Abbildung zeigt visuell noch einmal den architektonischen Aufbau des Intel R Pentium 4.

Abbildung 2: vereinfachte Architekturdarstellung des Pentium

4 [6]

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Abbildung 2 zeigt eine stark vereinfachte Architektur des Pentium ebenfalls um die Abbildung der Willamette Version.

4. Es handelt sich hierbei

Die Pipeline des Systems besteht aus drei Teilen: Dem Front End, einer superskalaren Ausfhrungseinheit und einer Retirement Einheit. Die erste Einheit, das Front End, ldt und dekodiert die x86-Befehle/-Instruktionen. Das Besondere hierbei ist, dass sie diese in einfache Befehle, die so genannten Mikrooperationen, aufteilt. Der neue Trace Cache [7] speichert nun dynamisch aus dem anliegenden Instruktionenstream Sequenzen der Mikrooperationen. Damit in der groen, 20 stugen Pipeline rechtzeitig auf Sprnge reagiert werden kann, besitzt TM die NetBurst -Architektur eine neue und verbesserte Branch Prediction Einheit, die auf der Mikrooperationsebene arbeitet. Eine Vielzahl bereits bersetzter Befehle werden vom Willamette in dem Trace-Cache in der Reihenfolge ihres Auftretens abgelegt. Bei dem Trace-Cache handelt es sich um eine Art RingPuer. Die ltesten Eintrge werden von den neuen Instruktionen berschrieben, sofern diese noch nicht im Trace-Cache vorgefunden wurden. Es gibt einfache und komplexe x86-Instruktionen, die in einzelne Mikrocodes (Mikrooperationen) bersetzt werden. Einfache werden vom simple decoder und komplexe Instruktionen vom complex decoder decodiert. Der complex decoder arbeitet mit Instruktionen, die eins bis vier Mikrocodes entsprechen knnen. Wenn eine Instruktion fr den complex decoder zu aufwendig ist, wird diese Instruktion an den microcode instruction sequencer (MIS) bergeben. Dieser zerlegt die Instruktionen in die notwendige Anzahl der Mikrocodes. Wenn bereits eine Instruktion fr den simple decoder zu kompliziert ist, reicht dieser die Instruktion an den komplex decoder oder direkt an den MIS weiter. Der Geschwindigkeitsverlust durch die Zerlegung und Weiterreichung der Instruktion an die Decoder wird durch das Puern der bereits zerlegten Instruktionen kompensiert. Die vorhergesagten Instruktionen werden von der Execution-Unit (Ausfhrungseinheit) bernommen und abgearbeitet bzw. ausgefhrt. Da das Holen und Ausfhren der x86-Instuktionen aus dem Instruktionscache eine Prozessortakte kostet, liegt der Zeitgewinn erst darin, wenn der Befehl, die Instruktion, ein weiteres Mal ausgefhrt werden soll. Denn diese dekodierten Instruktionen werden vom Trace Cache gespeichert. Der Trace Cache ist vierfach assoziativ und kann 12.000 Mikroinstruktionen speichern, was einer Gre von rund 12KByte entspricht. Des Weiteren kann er alle zwei Takte bis zu sechs Mikroinstruktionen an die Execution-Unit liefern. Man sieht also, dass der Schwerpunkt R bei Intel nicht in der Fetch-Phase eines Befehls liegt, sondern eher in der Dekodier-Phase der Instruktionen fr eine erneute Verwendung.

2.2 IBM R PowerPC 970 G5 [10] [11] [12] [13] [14] [15] [16] [17]
Der PowerPC 970 [10] (PPC 970) wurde 2002 von IBM eingefhrt und ist eher bekannt unter dem Namen PowerPC G5 [11]. Zur PowerPC G5 Familie gehren auch noch der PowerPC 970FX, PowerPC 970GX und der PowerPC 970MP. Ihr Vorgnger war nicht der G4-Prozessor, sondern der Multi-Chip-Mikroprozessor Power4+ aus dem Hochgeschwindigkeitsrechner-Bereich. Sie alle besitzen einen 64Bit RISC [12] Mikroprozessor, der vollkommen Codekompatibel zum

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G4-Prozessor ist. Somit lsst sich ein 32Bit Programmcode immer noch ausfhren. Die interne Kommunikation (Frontsidebus) erfolgt ber eine zweimal 32Bit breite Punkt-zu-Punkt Verbindung mit 1GHz. Tatschlich sind es aber nur 500MHz mit jeweils zwei Datenpakete pro Takt zum Arbeitsspeicher (DDR). Damit erreicht er einen Datendurchsatz von 6,4GByte/s Daten zwischen dem Prozessor und Arbeitsspeicher. Der PowerPC 970 ist bereits fr symmetrische Multiprozessoren (SMP [13]) ausgelegt. Zum Vorgnger Power4+ [14] wurde einer der beiden Kerne entfernt. Der Level-2-Cache von zuvor 1,5MByte wurde auf 512KByte zurckgestuft. Die Level-3-Cache Untersttzung wurde ausgebaut. Der Level-1-Cache, die Registerzahl und die Funktionseinheiten entsprechen dem TM Vorgnger Power4+ Prozessor. Hinzu kommt eine erweiterte AltiVec Einheit die, die Abwrtskompatibilitt zum G4 Prozessor gewhrleistet. Um den Takt des PPC 970 zu steigern, verlngerte IBM

Stufen. Somit besitzt er fast so viele Stufen wie der Pentium

die Pipeline von bisher 12 auf 16 R R 4 Willamette (20 Stufen). IBM

entwickelte fr den PowerPC 970 einen komplett neuen Bus (Punkt-zu-Punkt), der linear mit dem Prozessortakt (1:4) skaliert ist. Die Daten werden ber zwei 32Bit Datenleitungen zwischen CPU und RAM ausgetauscht. Bei beispielsweise 1,8GHz kann der Prozessor eektiv 3,2GByte/s in jede Richtung versenden, was zusammen 6,4GByte/s betrgt. Der G4+ schate lediglich 1,3GByte/s. Die Basis der Architektur [15] vom PowerPC 970 bildet der Power4+ Prozessor, dessen CPU zwei unabhngige 64Bit Kernen enthlt. Die Cores des Power4+ verfgen ber je acht Ausfhrungseinheiten und sind spekulativ superskalar organisiert. Beide Kerne besitzen einen Level-1-Cache (32KByte) fr Daten und einen 64KByte Level-1-Cache fr Befehle. Allerdings greifen sie beide auf einen gemeinsamen Level-2-Cache mit 512KByte zu. Dieser L2 besteht aus drei unabhngigen Cache-Modulen. Er arbeitet 8-fach assoziativ und besitzt seinen eigenen L2-Controller. Die Bandbreite zwischen dem Level-1 und dem Level-2-Cache beluft sich auf 100GByte/s. Der Level-3-Cache (eDRAM) besitzt eine Gre von 32MByte. Der PowerPC 970 hat allerdings nur eine CPU mit einem Kern. Neu ist die Ausfhrungseinheit fr SIMD-Befehle, um Multimediaapplikation zu beschleunigen. Diese 128Bit breite SIMD-Einheit TM ist kompatibel zur Multimediaerweiterung AltiVec und heit vector register le (VRF) [16] und entspricht der VMX Vektor Ausfhrungseinheit. Der PPC 970 besitzt wie der Power4+ einen 64KByte Level-1-Cache fr Befehle (Instruktionen) und einen 32KByte Level-1-Cache fr Daten. Der L2 ist ein 8-facher assoziativer Cache der 512KByte gro ist. Die CPU des PowerPC 970 ist mit je zwei Gleitkomma- (FP), zwei Festkomma- (Integer) und zwei Load/Store-Einheiten (Units) ausgestattet.

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Abbildung 3: Architektur des PowerPCs 970 [17] Die Architektur des PowerPC G5 ist in Abbildung 3 dargestellt. In der Prefetch Phase werden Daten und Instruktionen in den Level-2 und Level-1-Cache geladen, bevor sie vom Prozessor angefordert werden. Im 512KByte groen Level-2-Cache liegen Befehle und Daten vor. Vom Level-1-Cache gibt es zwei: einen fr Befehle (Instruktionen), der 64KByte gro ist, und einen Daten-Cache, der 32KByte gro ist. Vom Level-2-Cache aus knnen die Instruktionen mit einer Geschwindigkeit von 64GByte/s zu dem entsprechenden Level-1-Cache (direct-mapped) geladen werden. Zur gleichen Zeit kann der 32KByte groe Level-1-Cache 8 Datenstrme gleichzeitig laden. Dies geschieht gem writethrough, zweiwegeassoziativ. Bis zu 8 Instruktionen knnen innerhalb eines Taktes vom Level-1-Cache in die Fetch and Decode Einheit geladen werden. Jede Instruktion wird in kleine Instruktionen aufgeteilt, die sogenannten Suboperationen. Dadurch erhlt der Prozessor mehr Freiraum fr die parallele Ausfhrung und Planung der Befehle. Dies alles geschieht in der

Fetch and Decode Phase.


TM

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Bevor die Ausfhrung der Instruktionen in den functional units stattndet, werden sie zu fnfer Gruppen zusammengefasst. Dabei wird die Reihenfolge der Instruktionen, wie sie ankommen, beibehalten. Der PowerPC G5 fhrt diese Gruppen in die Warteschlange (

Issue Queues) der

Execution Core, wo sie in die individuellen Instruktionseinheiten aufgesplittet werden. Somit ist es mglich, die einzelnen Instruktionen so zu bearbeiten, dass die einzelnen Execution Cores alle bestmglich ausgelastet sind (out-of-order Prinzip). Nach Beendigung der Abarbeitung der Operationen werden die Instruktionen in ihre ursprngliche fnfer Gruppe zurckgefhrt. Bei der dynamischen Zuordnung der individuellen Instruktionen ist es mglich, bis zu 100 Instruktionen innerhalb des Kernes gleichzeitig und weitere 100 Instruktionen in den weiteren fetch, decode und queue Phasen abzuarbeiten. Dieses spricht fr rund 200 Instruktionen, die man in den 12 Prozessoreinheiten direkt verarbeitet. Die

128-bit Velocity Engine Einheit beschleunigt die Rechenoperationen auf mehrere gleich-

zeitig eintreende oder zur Verfgung stehende Eingangsdatenstrme. Dieses wird auch als SIMD Verarbeitung bezeichnet. Vectorverarbeitungen sind ntzlich bei groen Datenstzen und anderen rechenbetonten Aufgaben wie zum Beispiel das Rendern eines Videos, Kodierung von Videostreams oder Datenverschlsselung. Die Velocity Engine benutzt die gleichen 162 Instruktionen wie der PowerPC G4. Es ist mglich mehrer Prozesse gleichzeitig auszufhren. Allerdings drfen die Daten nicht grer als 128Bit sein. Es gibt verschiedene Arten, die 128Bit Velocity Engine aufzuteilen: in vier 32Bit Integer, acht 16Bit Integer, sechzehn 8Bit Integer oder in vier 32Bit Single-Precision oating-point Einheiten. Der PowerPC G5 besitzt zwei berechnen. Die

Double-Precision oating-point Einheiten im Gegensatz zum

PowerPC G4, der nur eine hat. Somit lassen sich zwei 64Bit Berechnungen in einem Taktzyklus

Integer Einheit ist fr arithmetisch logische Operationen zustndig wie Addition, Subtrak-

tion, Multiplikation und das Vergleichen. Der PowerPC G5 verfgt ber zwei Integer Einheiten, die beide simple (wie beispielsweise add und mul) und komplexe (Sprnge) Instruktionen bearbeiten knnen. Dies hat zur Folge, dass 32Bit und 64Bit Daten verarbeitet werden knnen. In einem Taktzyklus knnen somit simple 64Bit Integer Berechnungen durchgefhrt werden. Die

Load/Store Einheit kmmert sich um das Laden der Daten aus dem Arbeitsspeicher in die

Register der einzelnen functional units bzw. nach der Abarbeitung werden die neuen Daten von dieser Einheit in den Level-1-Cache, Level-2-Cache oder in den Arbeitsspeicher geschrieben. Der PowerPC G5 verfgt ber 2 Load/Store Einheiten. Das

Condition Register

(CR) besitzt acht unabhngige 4Bit breite Felder. In ihnen werden

Ergebnisse von Berechnungen und Vergleichsoperationen gespeichert. Nachdem eine Instruktion abgearbeitet wurde, gibt es die Mglichkeit, die Ausgangseinheit abzuspeichern, um spter auf diese zu verweisen. Dadurch sind Transaktionen von und zum general purpose register mglich. Bedingungen wren: kleiner, grer, gleich und berlauf. Diese Inhalte werden fr bedingte Sprungbefehle auf true oder false geprft.

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In der

Branch prediction Einheit werden Sprungbefehle bearbeitet, um zu bestimmen, wohin

gesprungen werden soll. Es wird versucht, das Sprungziel bereits vor dem eigenem Gebrauch vorliegen zu haben.

2.3 Gegenberstellung der beiden Architekturen [18] [19] [20] [21]


Eine Gegenberstellung der beiden Architekturen ist nicht ganz einfach. Dies wird auf der einen Seite durch die Architektur selbst erschwert, auf der anderen Seite liegen uns keine Informationen vor, wie die Prozessor-Typen bzw. die Benchmark-Messungen ausgefhrt und getestet wurden. Sicherlich knnen wir davon ausgehen, dass jeder der beiden Hersteller eine optimale Instruktionskette den Prozessor abarbeiten lie, um die bestmglichsten Werte zu erreichen. Der Intel 4 ist in erster Linie fr multimediale Aufgaben ausgelegt worden. Ein R Indiz hierfr ist die Erweiterung des SSE Befehlssatzes in der Version 2. Durch die Erhhung R der Pipelinestufen hat Intel es in den laufenden Jahren geschat, hohe Taktraten zu erreichen. Jedoch geht dies zu Lasten des Energieverbrauchs. Einer der Vorteile, die fr die G5 Architektur sprechen, ist, dass sie keine Altlast mit sich R herumtragen. Die Intel bzw. x86-Architektur besteht seit 1978 und wurde seither immer weiter R R ausgebaut. Intel hatte damit geworben, dass alle bisherigen auf Intel Architektur programmierten Anwendungen weiterhin laufen werden. Dies sollte durch eine untersttzte Abwrtskompatibilitt gewhrleistet werden. Was jedoch nicht in allen Fllen zutreend war. Es wurden Schnittstellen und Funktionen zur Verfgung gestellt, die im Laufe der Jahre zum R so genannten Bottleneck wurden. Mit vielen Tricks hat Intel immer wieder versucht, diese zu R entschrfen. Meistens, indem Intel Techniken vervielfltigt hat, also aufgestockt. Das Beste Beispiel ist die Erhhung der Pipeline-Stufen bei neueren Modellen. Genau hier kann jetzt der G5 punkten. Seine Geburt war im Jahre 1991. Im Zusammenschluss mit Motorola

Pentium

, IBM

und Apple

hatte

man sich Gedanken gemacht, wie es hinsichtlich der schnellen Entwicklung in den letzten Jahrzehnten, zuknftig aussehen wird und soll. Sie haben alle alten Wege ber Bord geworfen und von vorne angefangen. Bei dem Bussystem des Pentiums gibt es die Northbridge, die beim Bussystems des PowerPCs als Modern System Controller (MSC) bezeichnet wird. Dieser Controller verbindet die gleichen Komponenten wie die Northbridge. Ein weiterer Vorteil des Bussystems des PowerPCs ist die unidirektionale Verbindung zwischen CPU und Arbeitsspeicher. Diese ermglicht es, gleichzeitig 32Bit Daten zu schreiben und 32Bit R Daten zu lesen. Im Gegensatz zum Pentium besitzt dieser einen 64Bit breiten Front-Side-Bus (FSB) zum Lesen und Schreiben. Der Pentium 4 kann also 3,2GByte/s senden oder empfangen (bei 400MHz FSB). [18]

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G5)

Gerade da sich die Architekturen, insbesondere wegen ihrer Kommunikationswege, so sehr unterscheiden, ist ein direkter Vergleich nur schwer anzusetzen. In der nachstehenden Tabelle nden Sie die Daten, die direkt vom Hersteller kommen.

Intel R Pentium R 4 (Willamette)


Erscheinungsdatum: Taktrate: Bustakt: Architektur: Specials: Level-1-Cache: Level-2-Cache: Besonderheit: Adressbus / Datenbus: MMX November 2000 1,4GHz (1,5GHz) 400MHz TM NetBurst

IBM R PowerPC 970 - G5


Oktober 2002 1,6GHz (2,0GHz) 1.000MHz (2 x 500MHz)

, SSE

und SSE

Generation 5 TM AltiVec (VRF) 64KB (Befehle) / 32KB (Daten) 512KB Modern System Controller 64Bit / 2 x 32Bit

8KB 256KB Trace Cache (12KB) 32Bit / 64Bit Tabelle 1: P4 im Vergleich zu G5

Birger Martens, Sven Prfer

13

Xbox

TM

360 vs Playstation

Aufbau der Architekturen (Pentium

4 & IBM

G5)

2.4 Warum PowerPC 970 statt Pentium R 4? [22] [23]


Die beiden folgenden Abbildungen (Abbildung 4 und Abbildung 5) zeigen das Bussystem des R R R IBMs PowerPC 970 und Intel Pentiums 4. Das System des 970ers baut baumartig den Bus auf. Der Modern System Controller (MSC) verbindet die Grakkarte, den Arbeitsspeicher und die CPU(s). Von ihm abwrts, aber auf gleicher Bustaktung, werden die PCI- und die da drunter bendlichen I/O-Schnittstellen angebunden.

Abbildung 4: Bussystem des IBM 970 [22]

PowerPC Abbildung 5: Bussystem ums 4 [23]

des

Intel

Penti-

Das Besondere ist die abgeschnittene Hardwarekompatibilitt. Im Gegensatz zur Abbildung 5, R untersttzt das System von IBM beispielsweise keine IDE-UDMA 33 Festplatten mehr, sondern nur noch ber Serial ATA ansprechfhige Platten. Der PowerPC untersttzt nur Schnittstellen, die eine gewisse Mindestgeschwindigkeit mitbringen (bspw. Serial ATA HDDs). Hierdurch wird das System wartungs- und anpassungsfreundlicher. Auch die Unterteilung der langsamen Gerte geschieht nicht ber eine South- und Northbridge. R Beim Pentium haben nur diese beiden Controller die Mglichkeit auf den Bus zuzugreifen. Ein weiterer Grund fr die Entscheidung der Verwendung der PowerPC Architektur, der jedoch reine Spekulation unsererseits ist, knnte ein Lizenzaspekt sein. Eventuell ist die Kooperation R R mit IBM kostengnstiger fr die Konsolenhersteller als die mit Intel .

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360 (Live)

3 XboxTM 360 (Live)


TM R Die Xbox 360 (Live) ist zurzeit die aktuelle Spielekonsole des Herstellers Microsoft auf dem TM TM Markt. Sie ist der Nachfolger der bereits im Jahr 2002 erschienen Xbox . Die Xbox 360
(Live) erschien im 1. Quartal 2005 (14. Mrz) und war zu diesem Zeitpunkt die technisch am besten ausgestattete Konsole auf dem Spielemarkt.

TM In den folgenden Abschnitten wird die Xbox (Live) hinsichtlich ihrer Architektur und Ausstattung beschrieben.

3.1 Technische Details [24]


Bevor wir in die Details gehen, bekommen Sie kurz einen tabellarischen berblick hinsichtlich TM der Ausstattung der Xbox 360 (Live).

Name Hersteller Hauptprozessor Hauptspeicher Grakprozessor Grakspeicher Transferraten Sound Optisches Laufwerk Festplatte

R Microsoft R IBM Custom PowerPC (3,2GHz), 3 Kerne, 2 Threads pro Kern,


3 Vector-Einheiten, 1MByte Level-2-Cache Unied Memory Architecture R ATi Custom (500MHz), 48 Shader Pipelines, 10MByte eDRAM (256GByte/s) 512MByte GDDR-3 (700MHz) Hauptspeicher: 21,6GByte/s FSB: 21,6GByte/s Grakspeicher: 22,4GByte/s Multi-Channel Surround, 256 3D-Audio-Kanle 12x DVD-ROM, Tray 20GByte Wechselfestplatte, 2,5 Zoll

XboxTM 360 (Live)

1
360 [24]

Tabelle 2: Technische Daten der Xbox

TM

3.2 Architektur [25]


TM R hat sich im Vergleich zur damals 2002 erschienenen Xbox von Intel Prozessoren R getrennt und den Weg zur PowerPC-Architektur des Hauses IBM gewagt. In den nchsten TM Abschnitten erfahren Sie die allgemein abgenderte Version des G5s Prozessors in der Xbox
Microsoft

360. Fr detaillierte Informationen der einzelnen Prozessor-Typen mchten wir an dieser Stelle noch einmal auf externe Informationsbltter und Whitepapers der jeweiligen Hersteller hinweisen.

Nur im Bundle-Angebot der Xbox

TM

360 Live Version vorhanden. Ansonsten Nachkauf erforderlich.

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3.3 Prozessor [3] [26] [27] [28] [29]


TM Der Xbox 360 Prozessor basiert auf der PowerPC (Performance optimization with enhanced TM R RISC - Performance Chip) Architektur von IBM . Die Xbox 360 bietet drei vollwertige 64Bit
PowerPC-Kerne, die jeweils mit 3,2GHz, 32KByte Daten- und Befehlscache betrieben werden. Alle drei Prozessoren teilen sich einen gemeinsamen Level-2-Cache mit einer Gesamtgre von TM R 1MB. Mit einer 21 stugen Pipeline liegt der PowerPC der Xbox 360 unter dem Pentium IV mit 31 Pipeline Stufen (neuste Version des Pentiums 4 - Prescott Modell).

TM Abbildung 6: Xbox 360 CPU Xenon [26] R Weiterhin verfgt der PowerPC Prozessor ber Teile der G5 Architektur von IBM , unter andeTM R rem den VMX (auch AltiVec genannt) Befehlssatz. Dieser ist mit dem Befehlssatz von Intel TM Prozessoren, die SSE untersttzen, vergleichbar. Jedoch wurde dieser von ursprnglich 32 ReTM gister (PowerPC Version) fr die Xbox auf 128 Register 128Bit erweitert. TM 2 Eine Besonderheit des Xbox 360 Prozessors ist das Abarbeiten eines Skalarproduktes in einem Takt.

TM R Der AltiVec [27] Befehlssatz wurde ursprnglich von der Firma Motorola fr die SIMDTM Einheit [28] entwickelt. Es ist mit dem AltiVec mglich, gleiche Operationen auf mehrere
Datenworte anzuwenden. Hierfr werden mehrere Zahlen in einem Vektor (bis zu acht Elemente in einem Vektor) zusammengefasst. Dadurch ist es mglich, eine arithmetische Aufgabe in circa 1/8 der ursprnglichen Zeit, im Vergleich zur Einzelwertberechnung, zu berechnen. Eine SIMD -Einheit ermglicht das schnelle Ausfhren gleichartiger Rechenoperationen auf mehrere gleichzeitig eingehende Datenstrme. Jeder der drei Prozessoren verfgt ber die Simultaneous Multithreading Technology (SMT [29]). Dies ermglicht jedem Prozessor, mittels getrennter Pipelines und zustzlicher Registerstzen, mehrere Threads simultan auszufhren.

xy =

xi yi

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TM Damit ist es fr die Xbox 360 mglich, sechs Threads parallel auszufhren. Dabei ist ein TM Thread fr die Aufbereitung des Dolby Digital 5.1 Audio Encoding und ein weiterer fr das
Betriebssystem zustndig. Die restlich zur Verfgung stehenden Threads beschftigen sich mit den physikalischen und geometrischen Operationen. Das Pipelineprinzip arbeitet nach der Out-of-Order [3] Methode. Mit Hilfe dieser Methode gelingt es dem Prozessor, die Befehle auerhalb der Programmreihenfolge auszufhren, so dass die Pipeline mglichst gut ausgelastet ist. Dies wird erreicht, indem er die Programmreihenfolge selbst bestimmen kann. Jedoch knnen nur Befehlsfolgen gendert werden, die nicht voneinander abhngig sind. Am Ende der Verarbeitungen werden die Instruktionen wieder in die richtige Reihenfolge gebracht. Dieses Verfahren ist sehr aufwendig, ermglicht jedoch eine hhere Performance und eektivere Hardware-Ausnutzung fr Programmcode, der nicht extra fr den Einsatz von mehreren Prozessorkernen ausgelegt wurde. Obwohl das genannte Verfahren komplex ist, werden alle zuknftigen Prozessoren von Intel R R AMD und IBM auch in Zukunft nicht darauf verzichten.

3.4 Grakkarte
R In diesem Kapitel werden Sie die Eckdaten des eingesetzten Grundprozessors von ATi in der TM R Xbox 360 erfahren und die Modikationen des so genannten C1 (Xenos ) Grakprozessors
nachlesen knnen.

3.4.1 R520 Chip [30] [31] [32] [33] [34]


R 360 verwendet eine GPU des Herstellers ATi . Das Modell trgt den Namen C1 R R R bzw. Xenos . Das Xenos Modell basiert auf der ATi R520 Architektur. Weitere InformatioR nen zum Xenos Chip nden Sie im Kapitel 3.4.2. Diese Grundarchitektur wird unter anderem TM auch bei den Desktopmodellen Radeon X1800 eingesetzt.
Die Xbox Im folgenden Abschnitt erlutern wir die Erweiterungen und nderungen des Xenos zes gegenber des herkmmlichen R520. Grundlegende Funktionen und Features des R520 wurden in den Xenos

TM

Chipsat-

portiert. Der R520 ver-

fgt ber 321 Millionen Transistoren und 16 Pixel-Pipelines. Des Weiteren hat er acht VertexShader Einheiten, sowie 16 Raster-Operation-Processor (ROPs) und Texture Mapping Units (TMUs). Ein Vertex [30] stellt eine Ecke (Knoten) eines Polygons dar. Fr die Darstellung des Knotens beinhaltet er die Informationen fr Farbe, Transparenz und die eigentliche Positionsangabe in Form eines Vektors. Des Weiteren umfasst er die Koordinaten fr Texturen. Zwei Vertices (Punkte) bilden zusammen eine Linie. Fr die Darstellung eines Dreiecks werden somit drei Vertices bentigt. Ein Vertex-Shader [31] ist ein Teil der Rendering-Pipeline [32] einer GPU (Graphic Processor

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360 (Live)

Unit). Dieser ermglicht mit Hilfe von Vertex-Programmen bzw. Programmiersprachen , eine freie programmierbare Mglichkeit, Form- und Lichteinfallsnderungen eines Objekts in Echtzeit berechnen zu lassen. Eine Raster-Operationseinheit (ROPs) wird beim ATi

R520 Chip zwischen den Pipelines fr

Vertex / Shader und dem Speicher der abgelegten und aufbereiteten Bildinformationen /-Kacheln verwendet. Dieser hat unter anderem die Aufgabe, Bilddatenmengen im Rasterprinzip den anR geschlossenen Komponenten zur Verfgung zu stellen. Eine genauere Erklrung fr den Xenos Chip erfolgt im Abschnitt 3.4.2.

Texture Mapping Units (TMUs [34]) sind Einheiten auf einer Grakkarte, die fr das Platzieren einer fertigen Textur auf ein gegebenes Objekt im dreidimensionalen Raum zustndig sind. Dabei bercksichtigt die Einheit bereits die perspektivisch korrekte Darstellung der Textur auf dem Objekt. Hierbei hat eine TMU die weitere Mglichkeit Bitmaps/Texturen frei zu skalieren. Unter der Rendering-Pipeline, auch Grakpipeline genannt, ist der Weg von der mathematischen Beschreibung einer Szene, eines Objektes, zum gerasterten Bild auf einem Display bzw. Monitor zu verstehen. Hierbei werden Operationen bernommen, wie die Berechnung der Bildschirmkoordinaten, das Texturieren oder auch das Anti-Aliasing. Bild bzw. 3D-Darstellungen liegen als Vertex-Stream vor, die von der Rendering-Pipeline ausgwertet und verarbeitet werden mssen. Die einzelnen Vertices mssen transformiert werden, damit ein einheitliches Gittermodell visuell auf dem Monitor abgebildet, bzw. gemappt werden kann. Den Vorgang des Darstellens auf einem Monitor bezeichnet man allgemein als Screen Mapping. Das parallele Ausfhren bzw. Transformieren der Vertex-Vektoren (-Daten) ist die Hauptaufgabe der Rendering-Pipeline. Die Umsetzung geschieht auf Hardwareebene und wird generell auf einem Chip realisiert.

3.4.2 Xenos R Chip [28] [35] [36]

TM R Abbildung 7: Xbox 360 GPU Xenos [35]


Der Xenos

Chip basiert auf der R520 Architektur von ATi

(siehe auch 3.4.1). nderungen

werden in der Abbildung 8 Architektur dargestellt und nachfolgend erlutert.

Ein Beispiel fr solch eine Programmiersprache ist RenderMan [33].

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Abbildung 8: Xenos

Architektur [36]

In der Memory Hub erfolgt die Speicherverwaltung bzw. Zuweisung. Die GPU muss sich mit der CPU den 512MB GDDR3 Hauptspeicher teilen, der als Unied Memory Architecture (UMA) organisiert ist. Der Speicher ist mit 700MHz getaktet. Der Hauptspeicher ist in zwei 64Bit Blcken aufgeteilt, dass ein gesamtes 128Bit Speicherinterface ergibt. Dieses ist mit dem Grakchip R verbunden. Die Speicherbandbreite zwischen dem Xenos Grakchip und dem Hauptspeicher betrgt 22,4GB/s. Neben den GPU Daten liegen unter anderem auch die Texturdaten fr die GPU im Hauptspeicher bereit. Ein besonderes Feature des Xenos

Chips ist die Memexport Funktion. Mittels dieser kann

die GPU Vektordaten direkt in den Hauptspeicher schreiben bzw. lesen. Die insgesamt drei Shader-Pipelines der GPU knnen sowohl fr Pixel-Shader als auch fr VertexR Shader Operationen genutzt werden. Eine klare Abtrennung ist seitens ATi nicht vorgesehen. Somit sind sie eine Art von Allzweck-Shader-Pipelines. Jede dieser Pipelines verfgt ber 16 ALUs (Arithmetic Logical Unit) fr die Shader-Operationen.

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360 (Live)

Die Unterscheidung der Shader-Operation (Pixelshader, Vertexshader) wird mit Hilfe der beiden Shader-Interpreter vorgenommen. Fr eine optimale Auslastung der Shader-Pipelines ist die Einheit Vertex Grouper zustndig. Diese Hardwarelsung ermglicht eine ausgeglichene Auslastung der Pipelines. Weiterhin besitzt jede Pipeline ein SIMD-Array [28]. Dieses ermglicht das schnelle Ausfhren gleichartiger Rechenoperationen auf mehrere gleichzeitig eingehende Datenstrme. ATi

hat der Xenos

einen eDRAM (embedded DRAM) von 10MB gegeben. Es ist nur mg-

lich, mindestens 2x Anti-Aliasing (AA) auf Texturen und Objekte anzuwenden. Ein 4xAA ist optional. Bereits bei 2x Anti-Aliasing in einer Ausung von 720p (1280x720px) bentigt man einen 14MB groen RAM. Damit Objekte mit 2x Anti-Aliasing bzw. 4x genutzt werden knnen, R teilt der Xenos die Daten in Kacheln, in so genannte Tiles auf. AA-Operationen die auf einem Objekt angewendet werden, die grer als 10MB (10MB eDRAM) sind, knnen nicht in einem Schritt durchgefhrt werden. Daher wird das Gesamtergebnis der Berechnungen in Teilergebnisse zerlegt und diese werden im Hauptspeicher abgelegt. Der fehlende Tile des Gesamtobjektes wird im nchsten Schritt abgearbeitet. Nun erfolgt die Zusammensetzung der berechneten Tiles im Hauptspeicher, sodass die einzelnen Tiles das ursprngliche Gesamtmodel ergeben. Diese Aufgaben bernimmt die so genannte Z-Operation, die vom Z-Alpha-Stencil Prozessor ausgefhrt wird. An dieser Stelle wollen wir eine kleine Korrektur vornehmen. Die 10MB eDRAM sind im Z-Alpha-Prozessor eingebettet. ATi

gruppiert die Komponenten des Shader-Cores und der Unied Shader Architecture (die

Mglichkeit, in einer Pipeline zwei Shader-Typen laufen zu lassen - Vertex- und Pixel-Shader) als Parent-DIE. Der Z-Alpha-Stencil Prozessors und dessen embbeded DRAM wird unter dem Begri Daugther-DIE zusammen gefasst.

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360 (Live)

3.5 Peripherie (XboxTM 360) und Schnittstellen [37] [38] [39]


Die Xbox

TM

und zum Anderen in der Live-Version. Microsoft

360 gab es zum damaligen Kaufstart in zwei Varianten. Zum einen in der Core Line R setzt einen Preisunterschied von 100 e gesetzt.

Wir mchten an dieser Stelle eine tabellarische bersicht der beiden Varianten liefern. Hierbei unterscheiden wir kurz unter den Kategorien Lieferumfang und Entertainment System. Danach nden Sie weitere Informationen vor, die sich mit zustzlich zu erwerbenden Peripheriekomponenten beschftigt.

XboxTM 360 Konsole (Core Version)


Kabelgebundener Controller Netzteil Handbuch Scart-Adapter Composite-AV-Kabel -

XboxTM 360 Konsole (Premium)


Wireless Controller Netzteil Handbuch Scart-Adapter Komponenten-HD-AV-Kabel 20 GB Festplatte TM Xbox Live Headset Ethernet Kabel Mini-Fernbedienung

TM Tabelle 3: Technischer Lieferumfang und Ausstattung der Xbox 360

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360 (Live)

TM Xbox 360 Spiele spielen


DVD- und CD-Wiedergabe Musik ber externen MP3-Player Bilder einer externen Digitalkamera betrachten Bilder und Musik von einem Windows XP-PC betrachten Kindersicherung Erweiterte Mglichkeiten Bis zu vier drahtlose Controller Abwrtskompatibilitt zur Xbox Spielstnde und Inhalte speichern Xbox Live Gold kostenloses Xbox Live Silber Voice Chat ber Xbox Live

XboxTM 360 Konsole XboxTM 360 Konsole (Core Version) (Premium)


Ja Ja Ja Ja Ja Ja Ja Ja

Ja

Ja

Ja

Ja

Ja Nein Nein Nein Nein Nein Tabelle 4: Entertainment

Ja Ja Ja Ja (1 Testmonat) Ja Ja

Wie aus den Tabellen 3 und 4 bereits ersichtlich ist, gibt es gravierende Unterschiede zwischen TM den beiden Xbox 360 Konsolen. Sowohl die technische Ausstattung als auch die Servicedienstleistungen unterscheiden sich erheblich. Wir werden nun einige der wichtigsten Komponenten genauer betrachten.

TM Die Xbox 360 versucht bei allen Komponenten die aktuellste Technik einzusetzen bzw. zu
verwenden. Dies sieht man gerade bei der Core Version des Paketes. Alle, bis auf das VideoKabel sind ber schnelle Schnittstellen umgesetzt. Es ist mglich, ber einen kabelgebundenen oder ber einen WLAN Kontroller zu spielen. Der WLAN Kontroller bentigt allerdings einen WLAN Adapter (in der Core Version), der ber einen der freien USB Ports angeschlossen werden muss. Die Premium-Version besitzt intern einen vierten USB Anschluss. An diesem ist das interne WLAN-Modul angeschlossen. Es knnen maximal vier WLAN Kontroller (Gamepads) angeschlossen werden, wobei WLAN Kontroller eine hhere Prioritt im Gegensatz zu der kabelgebundenen Variante haben. Die Xbox

TM

360 besitzt insgesamt drei USB 2.0 Ports (nach Auen). Diese haben eine ber-

tragungsrate von 480MBit/s. Die Verwendung von anderen, insbesondere lteren Schnittstellen, hierunter fllt auch USB 1.0/1.1 (11MBit/s), wird nicht untersttzt. Fr den Anschluss an ein TV-Gert hat der Hersteller zwei Anschlussmglichkeiten vorgesehen. Zum einen ber den analogen Scart-Anschluss und zum Anderen wird HDTV als Ausgabe angeboten. HDTV wird mit 720p (1280 x 720pixel) Vollbild oder mit 1080i (1920 x 1080pixel) als Halbbilder untersttzt. Das mitgelieferte VGA-HD-AV-Kabel ermglicht den Anschluss an einem PC-Monitor oder Beamer mit einer Ausung bis zu 720p bzw. 1080i.

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Des Weiteren verfgt die Xbox

TM

360 ber eine 10/100Base-TX Netzwerkkarte. Dies ermglicht

den Zugang ins Internet ber beispielsweise DSL.

TM Die mitgelieferte 20GB groe Festplatte in der Premium-Version der Xbox 360 wird ber einen
SATA-Anschluss angesprochen. Von diesen 20GB knnen jedoch lediglich 14GB genutzt werden. Die restlichen 6GB werden vom System reserviert, das zum einem das Betriebssystem enthlt TM und zum anderen eine Emulatiossoftware fr die Wiedergabe von lteren Xbox Spielen auf der TM neuen XBox 360 ermglicht. Aber auch Systemupdates [38] werden auf dieser versteckten und R nicht einsehbaren Partition hinterlegt. Genauere Informationen behlt sich Microsoft vor. Aber R Live-Prol werden auf der Festplatte hinterlegt. auch die Proldaten des Spielers und das Xbox R Mit dem Anschluss ans Internet kann sich der Benutzer ber den Microsoft Marktplatz Trailer, Demos, Musik und Videos herunterladen und auf der Festplatte abspeichern.

TM Der Spieler hat in der Core Version lediglich die Mglichkeit, seine Spielstnde und das Xbox
360 Live-Prol auf einer 64MB groen Speicherkarte abzuspeichern. Grere Speicherkarten sind erhltlich. Aber auch MP3s knnten gespeichert und abgespielt werden. Dieser Stick muss jedoch TM separat erworben werden. Die Xbox 360 bietet zwei Anschlussmglichkeiten fr die MemoryUnits.

R4 Das interne DVD-Laufwerk ist ein 12x SATA Laufwerk aus dem Hause Hitachi oder ToshibaR5 Samsung . Es untersttzt Double-Layer DVDs (DVDRW), CD-R und CR-RWs. Jedes der
beiden Laufwerke verfgt ber eine spezielle Firmware, die das Erkennen von Kopien ermgliR chen soll. Eine Erweiterung bietet Microsoft seit September 2006 an. Es handelt sich hierbei um ein HD-DVD-Laufwerk fr rund 133 ber einen der USB Ports betrieben. Alle weiteren Peripheriegerte werden ebenfalls ber einen der zur Verfgung stehenden USB Anschlsse angeschlossen.

e. Dieses wird ebenso, wie die anderen Peripheriegerte,

3.6 Betriebssystem [40]


TM R Die Xbox 360 (Live) verwendet eine abgenderte Version von Windows 2000. Hausintern TM R (bei Microsoft ) wurde die Version weitestgehend so verndert, dass man es als Xbox 360
OS [40] bezeichnet. Das System wurde auf der einen Seite soweit abgespeckt, dass nur die vorgesehenen Hardwarekomponenten betrieben werden knnen. Auf der anderen Seite jedoch um TM R Funktionalitten erweitert, die der Windows XP Media Center Edition hneln. Das Betriebssystem bendet sich in der bereits genannten versteckten Partition der Festplatte, siehe auch 3.5. R Microsoft behlt sich jedoch konkrete Details vor.

R Die Vermutung, dass es sich um eine erweiterte Windows 2000 Version [40] handeln muss, beR R sttigt sich dadurch, dass Windows -Versionen bis NT 4.0 keine IBM PowerPC G5 Architektur

4 5

H-L Data Storage Modell DVD-ROM DRIVE Model TS-943 [39]

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untersttzen. Weitere Vermutungen fr den Einsatz von Windows Link

2000 knnen unter folgenden nachgelesen werden.

http://www.windowsfordevices.com/news/NS3988467635.html

3.7 Sicherheitskonzept und Zweckentfremdung [41] [42] [43]


Microsoft versucht, mit einigen Ranessen die Benutzer davon abzuhalten, ihr System fr anTM dere Anwendungen zu entfremden. Wie bereits bei der Vorgngerversion Xbox arbeitet das

neue System mit einem speziellen Chip auf der Platine, der das berwachungsorgan fr Softund Hardware darstellt. Mit Hilfe des speziellen BIOS und der integrierten Treiber berprft der Chip, ob die angeschlossene Hardware auch berechtigt ist, vom System angesprochen und ausgefhrt zu werden. Des Weiteren mssen beispielsweise die Gerte besondere Ausleseverfahren untersttzen, die unter anderem es ermglichen mssen, Lndercodes oder Adults-Checks durchzufhren. Bei den Adults-Checks handelt es sich seitens des Spieleherstellers um eine empfohlende Altersfreigabe. Die Funktion erlaubt das Eltern ihren Kindern das Spielen von nicht jugendfreien Spielen verwehrt. Aber auch das Auslesen bestimmter DVD-Sektoren

6 muss untersttzt werden. Ein han-

delsblicher DVD-/CD-Brenner kann diese Sektoren nicht kopieren. Der Chip fragt diese Daten zu Beginn des Abspielens eines Datentrgers ab. Sollte ein anderes optisches Laufwerk nun eingesetzt worden sein, so wrde dieser mit der Anfrage nichts anfangen knnen und entweder gar nichts oder fehlerhafte Daten zurcksenden. Der Chip wrde das Abspielen des Datentrgers somit verweigern. Mit einem so genannten Mod-Chip lsst sich die berprfung aussetzen. Man bezeichnet dieses Vorgehen als Mod-Hack [42].

TM Abbildung 9: Mod-Chip fr eine Xbox 360 [43]


Microsoft

TM hat seine Xbox 360 bereits aus technischer Sicht fr HD-TV ausgelegt. In der

ersten Version waren, bis auf das mitgelieferte AVI-HD-TV Kabel, keine weitere Komponente fr das Abspielen von HD Daten vorhanden. Seit September 2006 wird fr umgerechnet 133 R ein externes High Denition (HD) ROM Laufwerk von Microsoft angeboten.

Weitere Informationen hierzu HackInfo [41]

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360 (Live)

Das Besondere an diesem Angebot ist, dass es im Vergleich gegenber eines handelsbliches HD R ROM Laufwerk fr einen IBM -PC, welches ab 500 e zu erwerben ist, unter dem Marktwert R verkauft wird. Microsoft versucht mit diesem niedrigen Preis, die Technik zu frdern. Das LaufR R werk von Microsoft ist mit einem IBM PC nicht kompatibel. Jedoch ist bereits nach kurzer Zeit ein open-source Treiber erschienen, der die Verwendung in einem PC ermglicht. Laut ersten Berichten im Internet konnte besttigt werden, dass der Betrieb an einem Macintosh ohne Modikation betrieben werden kann.

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4 Playstation R 3
R 3 ist zurzeit die aktuelle Spiele-Konsole des Herstellers Sony auf dem Markt. R R Sie ist der Nachfolger der bereits im Jahr 2000 erschienen Playstation 2. Die Playstation 3
Die Playstation erschien am 11. November 2006 in Japan und ist die technisch am besten ausgestattete Konsole auf dem Spielemarkt. Einfhrungen auf dem amerikanischen und europischen Markt sind am 17. November 2006 bzw. 31. Mrz 2007 vorgesehen. In den folgenden Abschnitten wird die Playstation stattung beschrieben.

3 hinsichtlich ihrer Architektur und Aus-

4.1 Technische Details [44]


Bevor wir in die Details gehen, bekommen Sie kurz einen tabellarischen berblick hinsichtlich R der Ausstattung der Playstation 3.

Name Hersteller Hauptprozessor Hauptspeicher Grakprozessor Grakspeicher Transferraten Sound Optisches Laufwerk Festplatte

Playstation R 3
TM Cell Broadband Engine (3,2GHz), 1 VMX Vector Unit,
8 x SPU mit jeweils 256KByte SRAM und einem gemeinsamen 512Byte Level-2-Cache R 256MByte XDR DRAM (8 x 400MHz) TM R nVidia RSX (550MHz), 128-Bit-Rendering 256MByte GDDR-3 (700MHz) Hauptspeicher: 25,6GByte/s FSB: 35GByte/s Grakspeicher: 22,4GByte/s AC-3, Digital Theatre Sound (DTS) , LPCM BD-ROM, Slot-In Optional, Slot fr 2,5-Zoll-Festplatte Tabelle 5: Technische Daten der Playstation Sony

4.2 Architektur
TM R Die Architektur baut, wie auch die der Xbox 360, auf einen PowerPC auf. Sony verwendet R hierbei die G5 Generation, 970 kompatibler Kern von IBM Cell Prozessor. Die genaueren
Spezikation bzw. detaillierter Informationen erhalten Sie in den nchsten Abschnitten.

4.3 Prozessor [12] [29] [45] [46] [47] [48] [49] [50] [51] [52]
R verwendete in seiner vorhergehenden Spielekonsole Playstation 2 eine eigens entworfeTM ne CPU mit der so genannten Emotion Engine . Diese basierte auf einer erweiterten MIPSSony Architektur. Eine damalige Besonderheit der CPU waren die beiden Vektorprozessoren. Diese konnten frei programmiert werden. Hiermit konnten unter anderem Berechnungen durchgefhrt werden, die eigentlich in einer GPU stattfanden (bspw. die Vertex- Shader Berechnungen).

Linear Phase Code Modulation

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Abbildung 10: Playstation

TM 3 CPU Cell Broadband Engine [45]

Die MIPS-Architektur [47] ist eine RISC-Architektur. Ein Befehl wird in mehrern Stufen in einer Pipeline abgearbeitet. Somit ist es mglich, dass verschiedenen Befehle in der Pipeline (pro Pipelinestufe ein Befehl) sein knnen. Es knnte vorkommen, dass ein nachfolgender Befehl auf das Ergebnis eines vorherigen Befehls warten muss, da dieser noch nicht abgearbeitet wurde. In diesem Fall muss der wartende Befehl angehalten werden, bis das Ergebnis des Vorgngers zur Verfgung steht. Dieses Sperren wird durch Locks/Stalls erreicht. Konikte knnen sein: Datenabhngigkeiten, Struktur- (/Ressourcen-)Konikte oder Steuerusskonikte. Bei der MIPS-Architektur wird auf solches Sperren verzichtet, da vom Assemblersprachenprogrammierer oder Compiler entsprechende Manahmen fr die Umsortierung oder Einfgung von NOPs verlangt wird. Die Architektur kann hierdurch einfach gehalten werden. Unter der RISC-Architektur [12] versteht man ein Prozessordesign, das mit einem reduzierten Befehlssatz ausgestattet ist. Der Nachteil eines reduzierten Befehlssatzes ist, dass komplexe Befehle nicht mglich sind. Der Vorteil einer RISC-Architektur besteht darin, dass einfachere Befehle mit einem recht niedrigen Dekodieraufwand zu schnelleren Prozessoren fhren. Ein weiterer Vorteil fr diese Architektur liegt in der Handhabung von Interrupts. Wegen der kurzen Befehle ist die Verzgerungszeit von Unterbrechungen sehr gering bzw. die Wartezeit, bis die Unterbrechung bearbeitet werden kann.

R Die CPU der Playstation 3 ist, wie bereits erwhnt, ein Cell Dual Prozessor Kern mit 3,2GHz TM R aus dem Hause IBM . Er trgt den Namen Cell Broadband Engine . Seine Besonderheiten
bestehen darin, dass er aus einem Power Processor Element (PPE, General Purpose CPU), sieben aktiven Synergistic Processing Elements (SPE) und einem Element Interconnect Bus (EIB) besteht. Die PPE besteht aus dem 970er kompatiblen PowerPC Kern (64Bit PowerPC), hat zwei SMT Einheiten, besitzt jeweils einen 32KB groen Level-1-Instruktionen- und Daten-Cache sowie einen 512KB groen Level-2-Cache. Des Weiteren verfgt die PPE ber eine VMX Einheit [48]. Jede SPE Einheit verfgt ber einen Memory Flow Controller (MFC), eine Synergistic Processing Unit (SPU), einen 128 x 128Bit groes Register-File und 256KB lokalen Speicher (local

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store). Die Simultaneous Multithreading (SMT [29]) Technology ermglicht dem Prozessor, mittels getrennter Pipelines und zustzlicher Registerstze, mehrere Threads parallel auszufhren. Der EIB [49] verbindet SPEs, PPE, Memory Controller und I/O-Controller untereinander. SPU [50] ist ein RISC-Kern mit 128Bit SIMD-Architektur. SIMD ist ursprnglich eine Architektur fr Grorechner bzw. Supercomputer. Eine SIMD-Einheit ermglicht das schnelle Ausfhren gleichartiger Rechenoperationen auf mehreren gleichzeitig eingehenden Datenstrmen. Der Controller der MFC [51] besteht aus einem DMA-Controller, der MMU und einem BusInterface. Die Memory Management Unit (MMU [52]) ist die Speicherverwaltungseinheit des Microprozessors. Sie ermglicht den Zugri auf

252 virtuelle und 232 physikalische Adressen fr Daten und Be-

fehle und kontrolliert den Daten- bzw. Befehlsuss zwischen Load-/Store-Unit bzw. InstructionUnit und den L1-Caches. Hierfr bersetzt die MMU in der Instruction- bzw. Load-/Store-Einheit die berechneten, virtuellen Adressen in physikalische fr den Speicherzugri.

4.4 Grakkarte [53]


R 3 verwendet eine extra von nVidia Coperation angefertigte Grakkarte. Sie TM R trgt die Bezeichnung NVIDIA RSX [53] (Reality Synthesizer). Die GPU luft mit einem
Die Playstation Takt von 550MHz.

4.4.1 G7x - Chip [54] [55] [56] [57]


R Da die recherchierten Daten mit den verfgbar stehenden Standardmodellen der GeForce 7 R Reihe nicht bereinstimmen, knnen wir keine konkrete Aussage treen. nVidia behlt sich, TM R wie auch ATi bei der Xbox 360, die genaueren Informationen vor. Daher werden MittelwerTM te der G7x genommen und mit den aktuellen Daten des RSX -Chips verglichen.
Die GeForce

TM

7 gibt es in der kleinsten Variante mit einer Chiptaktung von 350MHz und einer

Speichertaktung von 550MHz bei 128MB DDR (32/64Bit) Speicher. Das grte Modell dieser Serie hat einen Chiptakt von 650MHz, einen Speichertakt von 1600MHz bei 512MB GDDR3 TM Speicher (256Bit). Im Grunde kann gesagt werden, dass eine GeForce 7 rund 256/512MB GDDR3 Speicher (256Bit), einem Chiptakt von 450-500MHz und einem Speichertakt von 1200MHz besitzt [54] [55]. Ein zu niedriger Speichertakt wrde die Leistung des Grakprozessors ausbremsen. Je schneller der Speichertakt ist, desto schneller kann der Grakprozessor die Daten weiter geben und neue Berechnungen durchfhren. Alle Karten untersttzen zu 100% Microsoft

DirectX

9.0c und OpenGL 2.0.

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TM R R 8 Die GeForce 7 Reihe benutzt die nVidia CineFX 4.0 Shading-Architektur. Diese unterR sttzt Vertex und Pixel Shader 3.0. Des Weiteren untersttzt die CineFX Architektur die
Gleitkommaberechnung im 16- und 32-Bit Modus. Weitere Informationen sehen Sie bitte unter dem Link CineFX

[57].

4.4.2 NVIDIA R RSXTM Chip [58] [59] [60] [61]


Die Angaben hierzu sind zurzeit teilweise schwammig oder ungenau bzw. unterschiedlich. Da R die Konsole noch recht neu auf dem Markt ist, Sony bisher noch keine Daten geben hat und R ebenfalls mit den technischen Spezikationen zurckhlt, werden wir lediglich die sich nVidia technischen Daten nennen.

Abbildung 11: Playstation

TM 3 GPU RSX [58]

Die Anbindung zu den eigenen 256MB GDDR3-VRAM beseht mit einer 700MHz Taktung.

TM Der RSX [60] Chip untersttzt Vertex- und Pixelshader der aktuell dritten Generation. Jedoch
muss erwhnt werden, dass die volle Leistung dieser Technologien nicht genutzt werden kann. R Grund hierfr liegt in der Software. Da Sony ein Linux Betriebssystem verwendet, und die R Shader 3.0 Techniken auf DirectX Technologien von Microsoft basieren, kann Linux diese nicht R R verwenden. Um diesem Problem aus dem Wege zu gehen, verwendet Sony die nVidia hauseigene CG-Shading [61] Progammiersprache. Ob diese ebenfalls eine so groe und hohe Leistung wie R unter Verwendung von DirectX hervorbringt, wird sich in den kommenden Monaten erst zeigen.

4.5 Peripherie (Playstation R 3) und Schnittstellen [44]


Die Playstation

(vier Ports) verwendet die Playstation T) Schnittstelle.

baut auf die neusten Technologien auf. Neben der Verwendung von USB 2.0 R R auch Bluetooth 2.0 mit Untersttzung von bis zu sie-

ben Gerten, WiFi (Wireless Connection) und eine Ethernet (10Base-T, 100Base-TX, 1000Base-

Die Angaben beziehen sich auf das 7800-GTX Modell

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Auch die Playstation

gibt es in zwei unterschiedlichen Versionen. Sony

unterscheidet sie in

der 20GB und 60GB Variante.

Cell Broadband EngineTM CPU

TM RSX GPU R R Dolby Digital 5.1ch, DTS 5.1ch, LPCM


7.1ch, AAC 256MB XDR Main Ram, 256MB GDDR3 VRAM 20GB 2,5-Zoll Serial ATA 10Base-T, 100Base-TX, 1000Base-T Bluetooth

Cell Broadband EngineTM CPU


7.1ch, AAC 256MB XDR Main Ram, 256MB GDDR3 VRAM 60GB 2,5-Zoll Serial ATA MemoryStick/SD/CompactFlash

TM RSX GPU R R Dolby Digital 5.1ch, DTS 5.1ch, LPCM

10Base-T, 100Base-TX, 1000Base-T IEEE 802.11b/g R Bluetooth 2.0 (EDR)

2.0 (EDR)

Wireless controller (Bluetooth

Wireless controller (Bluetooth

BD/DVD/CD Drive (Read only)

BD/DVD/CD Drive (Read only)

Tabelle 6: Technischer Lieferumfang und Ausstattung der Playstation

4.6 Betriebssystem [62] [63]


Die Playstation

verwendet ein GNU/Linux als Betriebssystem. Eine genaue Angabe ber die

Distribution ist zum aktuellen Stand nicht verfgbar. Jedoch kann man davon ausgehen, dass R die Playstation 3 eine eigens angepasste Version verwendet. Die Firma Terra Soft Solution [62] hat bereits eine, extra fr die Playstation

3 angepasste

Linux-Version, mit dem Namen Yellow Dog Linux 5 bezeichnet, verentlicht. Dieses kann als R zweites Betriebssystem auf der Playstation 3 installiert werden. Das Aufspielen eines weiteren Betriebssystem ist mit Hilfe des Other OS Boot Loaders [63] von R R Sony mglich. Dieser besteht aus zwei Dateien. Die erste Datei kann von Sony herunter geladen werden. Die zweite Datei muss vom Hersteller des weiteren Betriebssystems kommen. Diese werden installiert und ermglichen, danach das weitere OS zu installieren. Nach der Installation R kann auch das neue OS als Standardbetriebssystem eingestellt werden. Sony verlangt lediglich, dass das eigene OS mindestens 10GB freie Festplattenkapazitt hat. Durch die Verwendung eines bereits oenen gelieferten Betriebssystems ist es theoretisch mglich, alles an das System anzuschlieen, was ber USB Schnittstellen mit Linux betrieben werden kann. Es bleibt abzuwarten, wie sich dieser Weg weiterentwickeln wird.

4.7 Sicherheitskonzept und Zweckentfremdung


Im Gegensatz zu Microsoft

R , siehe hierfr auch unter Punkt 3.7, schlgt Sony einen anderen R Weg hinsichtlich Sicherheit und Zweckentfremdung ein. Sony hat laut Presseberichten sogar

angekndigt, im Sommer 2007 eine Art von API zu verentlichen, die es ermglichen soll,

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Software fr das System zu entwickeln. Unter anderem sollen neben den genauen technischen R Spezikationen auch die Softwareschnittstellen erklrt sein. Inwieweit Sony dieses Dokument in seiner Ausfhrlichkeit prsentieren wird, wird sich erst noch zeigen.

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Kernpunkte des Performancegewinns beider Konsolen

5 Kernpunkte des Performancegewinns beider Konsolen


Nachdem beide Konsolen hinsichtlich ihrer Ausstattung betrachtet wurden, mchten wir einen kleinen Blick auf das Bussystem werfen. Denn hier ist die Leistungssteigerung der Konsolen TM R zu nden. Wir betrachten zunchst die Xbox 360, danach die Playstation 3. Bei beiden R Konsolen werden wir die Grundarchitektur des Bussystems des IBM PPCs 970 fr Vergleichsmglichkeiten zu Hilfe nehmen.

5.1 XboxTM 360 [22] [64] [65] [69]


TM In der Abbildung 12 ist die Hauptplatine der Xbox 360 zu sehen. Das Bild wurde um die
Kommunikationswege in Form von roten Pfeilverlufen erweitert.

TM Abbildung 12: Platine der Xbox 360 [64]


Die nachfolgenden Angaben beruhen auf Grundlage der zur Verfgung stehende Abbildung 12 und es kann daher nur der oberste Platinenlayer zur Betrachtung herangezogen werden. Die Ein-

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sicht der weiteren Layers der Platine stehen uns nicht zur Verfgung. Das Besondere an diesem Aufbau ist, dass wir im Gegensatz zum Busaufbau der PPCs 970, keinen Modern System Controller (MSC) oder hnliches zwischen den drei Komponenten CPU, GPU und Arbeitsspeicher sitzen haben. Alle drei Komponenten knnen ber eigene Busleitungen direkt miteinander komR munizieren. Es ist an dieser Stelle noch einmal zu erwhnen, dass die Xenos (GPU) sich mit dem Prozessor Xenon den Arbeitsspeicher teilen muss. Die GPU kommuniziert mit dem Hauptspeicher und der Southbridge ber eine andere Einheit, das sogenannte Memory Hub (MH). Dieses besitzt eine direkte Verbindung zum Speichercontroller. Das Memory Hub sowie der Memory Controller benden sich beide auf der GPU. Das MH besitzt im Gegensatz zum Modern System Controller nur Teilfunktionen fr den Daten- und Kommunikationsaustausch. Er ist nur an die GPU, Southbridge und Speicher angeschlossen, jedoch nicht an die CPU (siehe Abbildung 17 in der Anlage).

Abbildung 13: Bussystem des IBM

PowerPC 970 [22]

In der Abbildung 12 sind die drei Komponenten (CPU, GPU und RAM) dargestellt. Sie kom-

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munizieren alle ber den Memory Controller der sich in der GPU bendet. Die Southbridge ist ber einen I/O-Schaltkreis der jeweils an das Memory Hub und an die Bus Interface Unit (BIU) angeschlossen ist. Die BIU ist mit dem Front Side Bus der CPU verbunden und ermglicht somit den kommenden und gehenden Datenaustausch von der CPU (siehe Abbildung 17 in der Anlage). ber die Southbridge werden alle Anschlsse (USB, WLAN, S-ATA, etc.) angeschlossen und knnen ber den Controller angesprochen werden. Somit wurden auch hier die langsamen Peripheriegerte entkoppelt und knnen keinen Engpass zwischen dem direkten Datenaustausch der CPU, GPU und dem Arbeitsspeicher verursachen. Die Abbildung 14 veranschaulicht auf einfache Weise das Zwischenspiel der genannten Komponenten.

TM Abbildung 14: Datenaustausch zwischen den Komponenten der Xbox 360 [65]

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5.2 Playstation R 3 [66] [67] [68]


TM Die Playstation bedient sich eines hnlichen Systems wie der Xbox 360. Es nden lediglich
an einigen Stellen andere Verfahren statt, um einen Geschwindigkeitszuwachs zu ermglichen. In Abbildung 15 kann man erkennen, dass die CPU das Mittelstck bildet. Sie hat eine Verbindung zu den Komponenten GPU, Southbridge und dem Arbeitsspeicher.

Abbildung 15: Busdarstellung der Playstation

3 [66]

Im Gegensatz zu Abbildung 12 ist klar zu erkennen, dass nicht die GPU eine Schnittstelle zu den Peripheriegerten bildet sondern die CPU. Des Weiteren ist auch im Vergleich zur Abbildung 13 des PPCs 970 Bussystems zu erkennen, dass es ebenfalls keinen Modern System Controller gibt. Die CPU kann direkt mit der GPU kommunizieren und der 256MB groe Arbeitsspeicher R der Playstation 3 steht lediglich der CPU zur Verfgung. Es ndet kein Sharing mit der GPU, TM wie bei der Xbox 360, statt. In der nchsten Abbildung betrachten wir die Kommunikation zwischen der GPU und CPU etwas genauer.

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Die Abbildung 16 zeigt in gro noch einmal die GPU, CPU und den Arbeitsspeicher. Das BesonR dere an dem Bussystem der Playstation 3 ist die Schnittstelle zwischen der GPU und der CPU. TM R R R Hier verwendet Sony bzw. IBM das neuartige FlexIO Interface der Firma Rambus .

Abbildung 16: Kommunikation zwischen GPU, CPU und RAM [67] Es ermglicht einen Datenaustausch auf einem 32Bit breiten Bus mit einer Taktfrequenz von 3,2GHz. Damit ist ein extrem schneller Datenaustausch zwischen den beiden Komponenten mglich. Aber auch das Interface zwischen der CPU und dem Arbeitsspeicher besitzt eine BesonderR heit. Hier hat Rambus ein XIO Interface entworfen, das 72Bit breit ist und jedes der insgesamt R acht RAM-Bausteine mit 400MHz anspricht. Rambus macht an dieser Stelle die waghalsige Hochrechnung, dass mit diesem System der gesamte RAM-Speicher eine Taktfrequenz von 3,2GHz htte. Der Datendurchsatz von 25,6GB/s ergibt sich aus folgender Rechnung: 72Bit = 8Byte + 1ECC Byte. Daraus folgt eine Netto-Bandbreite von 8Byte (64Bit). Um auf die Angabe von 25,6GB/s zu kommen werden die Netto 64Bit Bandbreite mit der angegebenen Taktfrequenz von 3,2GHz verrechnet. Dennoch ist die Playstation 3 in Sachen Datenaustausch zwischen CPU und GPU schnell. Der R Wegfall des Modern System Controllers (siehe Abbildung 13) bietet ebenfalls der Playstation 3 einen Geschwindigkeitszuwachs.

Error Correction Code [68]

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Motivation

6 Motivation
Sicherlich fragt man sich, wieso es Spielekonsolen auf dem Markt gibt? Auf der einen Seite sind sie teilweise leistungsstrker als Heim-PCs, auf der anderen Seite sind oder sollen sie nur fr das Spielen ausgelegt sein. Wieso sollte sich ein Kunde eine Konsole nur zum Spielen kaufen, wenn er weiterhin fr seine Brottigkeiten einen Stand-PC bentigt?

6.1 Aus Sicht des Spieleherstellers


Wer den Markt in den letzten Jahren beobachtet hat, wird festgestellt haben, dass einige Softwarehersteller sich vom PC-Markt verabschiedet haben und ihr Hauptaugenmerkmal auf die Spielekonsolen gelegt haben. Ein Grund hierfr liegt in der gezielten Auslegung der Konsolen. Die Konsole soll in erster Linie einen hheren Prot fr den Spielehersteller erwirtschaften. Der monetre Aspekt steht somit im Vordergrund. Ein weiterer Grund liegt darin das die Konsolen hauptschlich fr Spiele verwendet werden. Das heit, dass sie erstens von der Hardware fr optimale Spieleperformance ausgelegt ist und zweitens immer die gleiche Hardware zur Verfgung stellt. Ein Programmierer braucht sich keine Gedanken machen, ob das Spiel auf der Konsole eines anderen Spielers eventuell nicht luft, da dieser die gleiche Hardware hat. Somit sind die Hardwarekomponenten vorgegeben. Die Programmierer mssen sich grtenteils keine Gedanken ber Kompatibilittsprobleme machen. Teilweise besitzen die Konsolen ebenfalls wie PCs Features, die es ermglichen, dass der Programmierer diese als Blackbox betrachten kann. Er fttert sie lediglich mit Daten und muss sich um deren Umsetzung nicht kmmern. Ein gutes Beispiel bei der Konsole ist hier die VerwenTM R dung der Shader-Operationen des Xenos Chips der Xbox 360. Der Vertex-Grouper und die beiden Shader-Interpreter sorgen fr die optimale Nutzung und auch Erkennung (Interpretation) des vorliegenden Shaders. Der Programmierer wird entlastet. Weiterhin hat der Programmierer Vorteile in Anbetracht der Techniken an sich. Teilweise wurden anhand von speziellen Entwicklungen Techniken bereits umgesetzt, die noch Jahre in der PCTM Welt brauchen. Hier wre beispielsweise die Grakkarte der Xbox 360 zu nennen, die bereits R R DirectX 10 Untersttzung bietet oder der Einsatz von 8 Kernen in der Playstation 3. Im Gegensatz zu den Standard-PCs (bisher noch berwiegend auf Single-Core-Technik basierend) bieten die Konsolen eine Multithreading-Architektur mit Hilfe der eingesetzten CPUs, die bereits eine mchtige Rechenleistung bieten. Dadurch knnen in Zukunft die Spiele multithreadfhig programmiert werden.

6.2 Aus Sicht des Konsolenherstellers


An dieser Stelle muss explizit erwhnt werden, dass ein Konsolenhersteller mit dem reinen Verkauf der Konsole keinen bzw. nur einen geringen Gewinn macht. Die Finanzierung und Gewinnschpfung erfolgt grtenteils mittels Lizenzvergaben an die Spielehersteller. Eine weitere Einnahmequelle stellen die Online-Angebote dar, die jeder Konsolenher-

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steller anbietet. Des Weiteren soll die Konsole nicht nur als ein reines Spielzeug dienen sondern als ein AllroundSystem. Mit ihr hat man zudem eine vollstndige Media-Home-Plattform, um MP3s, CDs, DVDs wiederzugeben oder seine Lieblingsfotos zu speichern und zu betrachten. Sony

verfolgt den Gedanken, dass die Playstation

3 Konsolen bzw. deren Nachfolger einmal

den Standard-PC vollstndig ersetzen werden. Um diese Ziele erreichen zu knnen, streben die Konsolenhersteller die Fhrungsposition auf dem Weltmarkt an.

6.3 Aus Sicht des Spielers/Kufers


Sicherlich steht an erster Stelle der Spa- und Unterhaltungsfaktor. Das Motto lautet hier sicherlich: Kaufen, spielen und Spa haben. Darunter ist unter anderem zu verstehen, dass sich der Spieler nicht um den Kauf neuer Hardware kmmern muss, da diese nur mit dem Erwerb eines gesamten Systems gewechselt wird. Dadurch weisen die Spiele eine sehr lange Laufgarantie auf. Einige Systeme untersttzen des Weiteren auch Spiele lterer Generationen. Auch die Handhabung einer Konsole ist einfach gehalten. Er schliet sie lediglich an die Steckdose und den Fernseher an, schaltet sie ein, legt einen Datentrger ein und kann anfangen zu spielen. Der ausschlaggebende Punkt fr den Erwerb einer Konsole ist sicherlich der Preis. Ein annhernR der leistungsstarker Computer (Apple ) wrde rund 2.000 e kosten. Zum Vergleich kostet die TM R R Xbox 360 gerade einmal 270 e (Grundversion) und die neue Nintendo Wii 299 e.

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Fazit

7 Fazit
Insgesamt kann gesagt werden, dass Spielekonsolen fr das reine Programmieren von Spielen in TM einigen Aspekten interessant sind. Nicht nur durch den Einsatz von AltiVec ist es den Programmieren mglich, leistungsstarke multimedialastige Spiele zu entwickeln, sondern es wird ihm auch der Anreiz geschaen, mit einem blackbox-hnlichen System zu arbeiten. Die Hardware wurde seitens der Hersteller bereits fr die Programmierer bestmglich aufeinander abgestimmt. Es wird somit garantiert, dass keine Hardwarekonikte auftreten werden und dass der Spieleentwickler sich um Kompatibilittsprobleme keine Gedanken machen muss. Fr den Konsumenten spricht sicherlich der Grundgedanke, dass er nur einmal seine Hardware kaufen muss und dann fr eine gewisse Zeit sein Spielvergngen garantiert bekommt. Aber auch die Anschaungskosten liegen bei weitem unter denen eines vergleichbaren Standard-PCs. Jedoch wird dieser Vorteil bei Anschaung mehrerer Konsolenspiele wieder wettgemacht. Diese liegen im Durchschnitt preislich hher als ein Computerspiel. Eine weitere Kostenfalle knnen die Online-Angebote darstellen. Fr die meisten Serviceleistungen mssen Gebhren entrichtet werden. In einigen Fllen wird der Nutzer zwar vor dem Kauf und Nachrsten von neuer Hardware geschtzt. Sollte er sich jedoch einmal fr Erweiterungen entscheiden, kann es sein, dass er nur herstellerspezische Komponenten (Produkte) erwerben kann. Der wohl momentan grte Schwachpunkt stellt jedoch die Konsole hinsichtlich allgemeinen Brottigkeiten dar. Ein Verfassen einer E-Mail oder Schreiben eines Briefes ist nicht mglich. Zwar verdrngt die Konsole den DVD-Player im Wohnzimmer, jedoch nicht den PC im Arbeitszimmer. IBM

tung. Jedoch kann die Vermutung geuert werden, dass auch IBM

bietet somit fr alle beteiligten Parteien eine interessante Plattform hinsichtlich ihrer LeisR die Architektur ausgereizt

hat. Ein Hinweis darauf liefert die bereits zum Einsatz kommende Kerne (insgesamt acht) des R R PowerPCs 970, wie sie bereits in der Playstation 3 eingesetzt werden. Somit hat IBM bereits R den Weg des Multi-Kern Einsatzes eingeschlagen, den Intel erst vor kurzen fr den Endkonsumenten zur Verfgung stellt. Eine sichtbare Leistungssteigerung der Taktraten konnte seit 2005 R R bei IBM auch nicht mehr groartig festgestellt werden. Das ist ein Indiz, dass auch IBM mit der momentanen Architektur anscheinend auch keine Leistungsteigerung mehr erreichen kann.

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