Circuiti digitali

I circuiti digitali sono circuiti elettronici che elaborano i segnali digitali.

I segnali digitali sono rappresentai mediante delle sequenze di numeri.
I sistemi digitali pi comuni utilizzano due valori e sono detti sistemi
binari. In tali sistemi le tensioni di segnale sono al livello alto o
basso e vengono usati i simboli 1 e 0 per indicare i due possibili livelli.
Il funzionamento dei circuiti digitali pu essere descritto mediante
lalgebra Booleana.
I circuiti digitali sono impiegati in quasi tutti i campi dellelettronica,
incluse le telecomunicazioni, i controlli, la strumentazione e
naturalmente linformatica.
Ci dovuto alla disponibilit di circuiti integrati economici, che
racchiudono potenti circuiti digitali.

Segnali digitali
1 logico
0 logico
Indeterminazione
Tensioni
V
H2

V
L1

V
H1

V
L2

2 1 L S L
V V V > <
0 logico
2 1 H S H
V V V > <
1 logico
1 2 H S L
V V V > < Regione indefinita
N.B Essendo le tensioni corrispondenti
all1 logico pi alte delle tensioni
corrispondenti allo 0 logico, il sistema
descritto detto a logica positiva.
E possibile invertire lassegnazione
delle bande di tensione, ottenendo cosi
un sistema a logica negativa.
I due valori delle variabili binarie vengono
rappresentati con due diverse tensioni.
In realt, per tener conto delle inevitabili
intolleranze sui componenti e degli innumerevoli
altri difetti che possono cambiare i livelli della
tensione di segnale, in generale, alle variabili binarie
vengono assegnati due intervalli di tensione distinti.
Indicando la tensione di segnale con V
S
, si hanno i
seguenti casi:
Famiglie logiche e scale di integrazione
CMOS BiCMOS GaAs
TTL ECL
Bipolar
1. Circuiti integrati su piccola scala (SSI) 1 10 porte logiche
2. Circuiti integrati su media scala (MSI) 10 100
3. Circuiti integrati su larga scala (LSI) 100 1000
4. Circuiti integrati su larghissima scala (VLSI) > 1000
Complementary
CMOS
Pseudo-NMOS Logiche
dinamiche
Tecnologie dei circuiti integrati digitali e porte logiche
Logiche
con porte di
trasmiss.
L invertitore ideale
Se v
I
> V
+
/2 v
o
= 0

Se v
I
< V
+
/2 v
o
= 1
v
I

v
O

V
+
/2
V
+

v
I

V
+

v
O

Il segnale di ingresso v
I
controlla
linterruttore
La tensione di uscito v
o
prelevata ai
capi dellinterruttore.
Il funzionamento il seguente:
La funzione logica realizzata
dallinvertitore la funzione Booleana
NOT:
Y = A oppure Y = NOT A
Caratteristica di
trasferimento
Porte logiche elementari (1)
A B Y
0 0 0
0 1 1
1 0 1
1 1 1
A B Y
0 0 0
0 1 0
1 0 0
1 1 1
OR: AND:
B A Y + =
B A Y =
Porte logiche elementari (2)
A B Y
0 0 1
0 1 0
1 0 0
1 1 0
NOR:
B A Y + =
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
NAND:
B A Y =
A B Y
0 0 0
0 1 1
1 0 1
1 1 0
XOR:
B A B A
B A Y
+ =
= =
Caratteristica di trasferimento dell
invertitore reale
v
O

v
I

V
M

Pendenza = -1
Pendenza = 1
Pendenza = -1
V
OH

V
OL

V
OL
V
IL
V
IH
V
OH
V
M
0
1

Regione: ingresso basso v
i
<V
IL


2 Regione: transizione V
IL
<v
I
>V
IH

1 Regione: ingresso alto v
I
>V
IH


Livelli logici nominali
V
OH
la minima tensione presente alluscita di una porta quando ci si
aspetta che sia al livello alto (1 logico).

V
IH
la minima tensione di ingresso che viene univocamente
riconosciuta come 1 logico.

V
OL
la massima tensione presente alluscita di una porta quando ci si
aspetta che sia al livello basso (0 logico).

V
IL
la massima tensione di ingresso che viene univocamente
riconosciuta come 0 logico.

Margini di rumore
V
+

V
OH

V
IH

V
IL

V
OL

0
Tensioni
NM
L

NM
H

Regione di indeterminazione
IH OH H
V V NM
OL IL L
V V NM
Margine di rumore per ingresso
alto:
Margine di rumore per ingresso
basso:
Per massimizzare i margini di rumore sarebbe
auspicabile che V
IL
=V
IH
=(valore al centro
dellintervallo V
OL
/V
OH
). Questo richiede che la
caratteristica di trasferimento nella regione di
transizione sia caratterizzata da un guadagno
elevato.
Fan-in e Fan-out
Fan-in : massimo numero di ingressi (e quindi il
massimo numero di variabili) che il circuito in esame
pu accettare con una degradazione del segnale di
uscita che non superi le specifiche ammesse.
Laumento del numero di ingressi degrada in
generale le caratteristiche elettriche delle porte
logiche.
Fan-out : massimo numero di porte logiche simili
che possono essere connesse in uscita a una data
porta, mantenendo la degradazione del segnale di
uscita in limiti accettabili.
Dissipazione di potenza
La potenza dissipata in un circuito formata da due
componenti: statica e dinamica.


Per potenza dissipata da una porta logica si intende la potenza
media, fornita dallalimentazione, che viene assorbita dalla porta
logica nel suo funzionamento, ed data da:

dove V
+
la tensione di alimentazione, i la corrente assorbita
dalla porta durante il suo funzionamento e T lintervallo di tempo
che comprende la somma dei tempi di permanenza nello stato
alto e in quello basso.


}
+
=
T
D
idT V P
Dissipazione di potenza statica P
S
(1)
( )
L L
L S
R
V
V
R
V
V I P
2
+
+
+
+
= = =
La dissipazione di potenza statica P
s
corrisponde alla potenza assorbita
dal circuito quando questo si trova in ognuno dei due stati stazionari:
rispettivamente alto e basso.
Nellinvertitore ideale quando luscita alta (ingresso basso) non circola
corrente (I
H
= 0) e la potenza statica nulla.
Quando luscita bassa (ingresso alto) circola la corrente I
L
e la potenza
statica :
( )
L
Sav
R
V
P
2
2
+
=
La potenza statica media dissipata, assumendo che mediamente una
porta si trova per met tempo in ciascuno dei due stati :
Dissipazione di potenza statica P
S
(2)
2 1
2 1
T T
T I T I
V P
L H
Sav
+
+
=
+
2
L H
Sav
I I
V P
+
=
+
Nel caso di invertitore reale quando luscita alta
(ingresso basso), la corrente I
H
non nulla ma assume
un certo valore. La potenza V
+
I
H
assorbita quando
luscita

nello stato logico alto differente da quella
V
+
I
L
assorbita nello stato logico basso e

si definisce
potenza media dissipata P
Sav
il valore medio tra le due:
Assumendo che mediamente una porta si trova per met
tempo in ciascuno dei due stati si ha:
Dissipazione di potenza dinamica P
Dd
(1)

(

+ =
} }
A
+
A
+
HL LH
T T
Dd
idT V idT V
T
P
1
La dissipazione di potenza dinamica avviene durante le transizioni da
uno stato logico allaltro, e dipende dalla corrente assorbita dal
circuito durante i tempi di transizione, essa data da:
La corrente assorbita nelle transizioni costituita da due componenti:
1. la corrente assorbita nellinvertitore stesso per cambiare stato.
2. La corrente necessaria per caricare la capacit C
L
che costituisce per ogni
invertitore il carico associato alluscita.
Dissipazione di potenza dinamica P
Dd
(2)
2
) (
+
= = V C f E f P
L AH Dd
}
A
+ + +
= = =
LH
T
L C C AH
C V Q V dt i V E
2
Lenergia assorbita nel passaggio dallo stato basso a quello alto data da:


dove V
+
la tensione di alimentazione e i
c
la corrente di carica della capacit.
Questa energia per met dissipata nellinvertitore e per met immagazzinata
nella capacit.
Nel passaggio dallo stato alto a quello basso, la capacit si scarica verso massa
e perde lenergia immagazzinata, per cui lenergia totale persa nelle due
transizioni sar proprio E
AH
.
Assumendo che linvertitore compia f cicli al secondo la potenza dinamica
dissipata vale dunque:
Tempi di propagazione
v
I

v
O

t
t
V
OH

V
OL

V
OH

V
OL

(V
OL
+V
OH
)
(V
OL
+V
OH
)
50%
50%
90%
10%
90%
10%
t
r

t
f

t
PHL
t
PLH

t
THL

t
TLH

Nel segnale di ingresso si
definiscono:
t
r
tempo di salita

t
f
tempo di discesa
Nel segnale duscita si definiscono
i tempi di transizione:
t
THL
tempo di transizione H-L

t
TLH
tempo di transizione L-H
Tra il segnale di ingresso e il
segnale duscita si definiscono i
tempi di propagazione:
t
PHL
tempo di propagazione H-L

t
PLH
tempo di propagazione L-H
La rapidit della risposta ai segnali logici che
si presentano allingresso una caratteristica
importante dei circuiti digitali.
Ritardo di propagazione
2
PLH PHL
P
t t
t
+
=
I tempi di propagazione identificano un ritardo tra la presenza del
segnale logico in ingresso e la sua elaborazione (per esempio la sua
negazione logica) in uscita.
Viene definito ritardo di propagazione t
p
il valore medio tra questi due
ritardi:
Nel caso in cui i due tempi di propagazione t
PHL
e t
PLH
siano uguali, il
ritardo t
P
= t
PHL
= t
PLH
corrisponde proprio alla traslazione temporale
con cui il segnale si presenta in uscita rispetto allingresso.
Prodotto ritardo potenza dissipata
Il prodotto potenza-ritardo (delay-power product, DP)
una fattore di merito che consente di confrontare le
diverse famiglie logiche. Questo parametro definito
come:
D p
P t DP
P
D
la potenza dissipata nella porta e DP si misura
in Joule.
Affinch una famiglia di porte logiche sia efficiente
deve essere caratterizzata da un basso DP.
Invertitore NMOS con carico resistivo (1)
GS i
v v =
DS O
v v =
( )
DS GS D
v v f i , =
DS DD D
v V i R =
Analisi
analitica
Retta di carico
Analisi
grafica
i
D

v
DS

Pendenza della retta
di carico = -1/R

A
Transistor interdetto:
interruttore aperto

V
DD
=V
max
0
B
Transistor aperto:
interruttore chiuso

V
min

R
V
DD
v
GS
=V
max
Invertitore NMOS con carico resistivo (2)
R
V V
V V V K
DD
t DD N
min
min
] ) ( 2 [

=
1 ) ( 2
min
+
=
t DD N
DD
V V K R
V
V
La scelta di R non influenza il valore di uscita alta del circuito, mentre determina il
valore delluscita bassa e quindi dellescursione logica.
Per calcolare V
min
supponiamo che v
I
= v
GS
= V
DD
e quindi v
O
= v
DS
= V
min
il valore
logico basso.
Assumendo che V
min
sia sufficientemente piccolo rispetto a 2(V
DD
V
t
) lespressione
della corrente di DRAIN in regime di triodo pu essere semplificata, si ha dunque:
Una riduzione del livello logico basso comporta un aumento della resistenza di carico.
Assumendo per esempio un k
N
= 50A/V
2
, un rapporto W/L = 2 e V
t
= 1V e assumendo
un valore accettabile di V
min
= 0.2V, per V
DD
= 5V si ottiene un valore di R = 30k.
Non agevole realizzare resistenza integrate con valori superiori a qualche k!!!
Dispositivi MOS come carichi attivi (1)
Nella realizzazione di invertitori con tecnologia MOS, si sostituito il
carico resistivo con un carico attivo utilizzando un dispositivo MOS anche
come resistenza di carico,ci stato fatto per due motivi:
1. Un carico attivo occupa unarea molto pi piccola rispetto ad una
resistenza (la minimizzazione dellarea occupata assume un ruolo
fondamentale nella scelta del circuito).
2. La realizzazione del carico attivo con un MOS permette di ridurre la
corrente circolante nel carico (e quindi di aumentare la resistenza
equivalente)
Il dispositivo utilizzato come resistore non lineare, in una
configurazione in cui il terminale di controllo (gate) connesso a un
potenziale fisso, in modo da trasformare il dispositivo attivo in un bipolo.
Dispositivi MOS come carichi attivi (2)
V V V
DS GS
= =
0 =
DG
V
Condizione pinch-off
sempre verificata
2
) (
t N D
V V K I =
NMOS ad arricchimento NMOS a svuotamento
I
I
V V
tD DS
V V < ( )
2
2
DS DS tD N D
V V V K I = per
2
tD N D
V K I =
per
tD DS
V V >
0 =
GS
V
Dispositivi MOS come carichi attivi (3)
PMOS
I
V
( ) | |
2
2
DS DS tP DD P D
V V V V K I =
( )
2
tP DD P D
V V K I =
tP GS DS
V V V s
tP GS DS
V V V >
per
per
DD GS
V V =
Invertitore NMOS con carico ad arricchimento (1)
v
o

v
I

Pendenza = -1
Pendenza = - (k
R
)

V
DD
V
t2
V
IH

V
OH
=V
DD

V
t2

V
t1

V
OL

Quando il segnale dingresso si trova allo 0 logico, cio ad una tensione minore della tensione di soglia V
t1
di Q
1
,
questultimo in interdizione e la tensione di uscita alta con il valore:

Luscita minore di V
DD
di una quantit pari a V
t2
. Questo un grave difetto in quanto riduce lescursione di
tensione fra i due stati e riduce anche il margine di rumore.
Quando v
I
si trova al valore V
DD
V
t2
(1 logico), Q
1
in triodo, mentre Q
2
rimane in saturazione. Luscita risulta V
OL
.
2 t DD OH
V V V =
Invertitore NMOS con carico ad arricchimento (2)
( )
2
1
2
1
) / (
/
L W
L W
K
K
K
R
= =
1 1
) (
2
1
L
W
C K
OX n
=
2 2
) (
2
1
L
W
C K
OX n
=
Nella regione di transizione la caratteristica di trasferimento lineare, con pendenza
pari a
Il rapporto tra i parametri di conduttanza K
1
e K
2
viene indicato con K
R
:
2 1
/ K K
dove e
La costante K
R
nota con il nome di rapporto geometrico o fattore di forma dellinvertitore.
Per ottenere una regione di transizione stretta e dunque un margine di rumore accettabile, in
genere si fa in modo che sia K
R
> 8. Aumentando K
R
aumenta anche larea occupata
dallinvertitore.
Funzionamento dinamico (1)
V
OH

V
OL

V
OH

V
OL

1/2(V
OH
+V
OL
)
v
O
v
I
t
t
0
0
t
PHL
t
PLH
C ingloba tutti gli effetti capacitivi del MOSFET
Impulso dingresso ideale
Funzionamento dinamico (2)
Andamenti di I
D2
in funzione di v
o
(curva di
carico) e di i
D1
in funzione di v
o
:

V
OL

(V
OH
+V
OL
) V
OH
=V
DD
V
t2
v
O

i
D1
, i
D2

v
GS1
=V
DD
V
t2

D
N
A
M
B
0
( ) ( ) ( )
2
2 1 1
M i N i D i
I
D D D
HL
+
=
( )
HL
OL OH OH
PHL
I
V V V C
t
(

=
2
1
( ) ( ) | | M i A i I
D D LH 2 2
2
1
+ =
( )
LH
OL OL OH
PLH
I
V V V C
t
(

=
2
1
i
D1

i
D2

Prodotto ritardo-potenza
Si pu ottenere un espressione approssimata del prodotto DP assumendo
V
OL
0.
Si ha che:

( )
2
2
8
5
t DD LH
V V K I ~
( )
t DD
PLH
V V K
C
t

=
2
8 . 0
Dal momento che t
PHL
<< t
PLH
, t
p
vale:

( )
t DD
PLH p
V V K
C
t t

= ~
2
4 . 0
2
1
Per V
OL
0, la dissipazione media di potenza a riposo approssimativamente:

( )
DD t DD D
V V V K P ~
2
2
2
1
( )
t DD DD
V V V C DP ~ 2 . 0
Invertitore NMOS con carico ad svuotamento (1)
Pendenza = -1
Pendenza = -1
v
o

v
i

V
OH
V
OL
V
OH
V
IL
V
IH
V
OL
0

Utilizzando un MOSFET a svuotamento come elemento di carico si ottiene un invertitore con
guadagno pi alto, con una caratteristica di trasferimento pi brusca e con dei margini di
rumore migliori. Inoltre questi miglioramenti possono essere ottenuti usando un fattore di
forma K
R
minore e quindi unarea di silicio minore rispetto allaltro invertitore NMOS.
Invertitore NMOS con carico ad svuotamento (2)
( )
1
2
t DD R
tD
OL
V V K
V
V

=
R R
tD
t IL
K K
V
V V
+
+ =
2
1
R
tD
t IH
K
V
V V
3
2
1
+ =
DD OH
V V =
Una valutazione quantitativa delle dipendenze funzionali dei valori dei livelli
logici V
OL
, V
IL
, V
IH
, V
OH
dal dimensionamento dellinvertitore pu essere
ottenuta per via analitica, eguagliando le correnti I
D1
e I
D2
dei due
dispositivi.
Si ottengono i seguenti valori:
Funzionamento dinamico
V
OL

(V
OH
+V
OL
) V
OH
=V
DD

i
D1
, i
D2

v
GS1
=V
DD

D
N
A
M
B
0
v
O

i
D2

i
D1

Punto al
50%
t
PHL
t
PLH
Si considera anche in questo caso una capacit C che ingloba tutti gli effetti capacitivi.
I ritardi di propagazione t
PHL
e t
PLH
possono essere calcolati determinando le correnti
medie disponibili per caricare e scaricare il condensatore C.
Rispetto al carico ad arricchimento, il carico a svuotamento fornisce correnti pi alte su un
intervallo di v
O
pi ampio. Questo consente di caricare pi velocemente la capacit di
carico e d luogo ad un ritardo di propagazione t
PLH
leggermente pi piccolo.
Prodotto ritardo-potenza
2
8
1
DD
V C DP ~
o
Un espressione approssimata per il prodotto ritardo-potenza DP si ricava in
modo analogo a quello usato per linvertitore a carico ad arricchimento. Si
ottiene:
dove una frazione minore ma molto prossima allunit, che tiene conto
delle variazioni di V
tD
con v
O
.
Questa espressione fornisce valori pi piccoli dei corrispondenti valori
dellinvertitore con carico ad arricchimento.
Linvertitore NMOS con carico di svuotamento, rispetto a quello con carico ad
arricchimento, caratterizzato da un margine di rumore pi alto e una
maggiore velocit di funzionamento, occupando una minore area di silicio.
Invertitore NMOS con carico a PMOS
( )
( )
1
2
t DD R
tP DD
OL
V V K
V V
V

=
( )
R R
tP DD
t IL
K K
V V
V V
+

+ =
2
1
( )
R
tP DD
t IH
K
V V
V V
3
2
1

+ =
DD OH
V V =
Dal momento che la curva di carico dellinvertitore NMOS con carico a PMOS
qualitativamente simile a quella con carico a svuotamento anche la caratteristica di
trasferimento sar di forma simile.
I valori dei livelli logici V
OL
, V
IL
, V
IH
, V
OH
si ottengono
sostituendo il termine ( V
DD
|V
tP
| ) al termine |V
tD
| nelle
espressioni dei livelli logici dellinvertitore NMOS con carico
a svuotamento.
Si ottengono i seguenti valori:
Porte logiche NMOS con carico a svuotamento (1)
Porta NOR :

A B Y
0 0 1
0 1 0
1 0 0
1 1 0
B A Y =
B A Y + =
Luscita alta solo se i due ingressi sono
contemporaneamente bassi.
In questo caso entrambi i transistor sono
interdetti e v
Y
= V
DD
Porte logiche NMOS con carico a svuotamento (2)
Porta NAND :

A B Y
0 0 1
0 1 1
1 0 1
1 1 0
AB Y =
B A Y + =
Luscita bassa solo se i due ingressi
sono contemporaneamente alti.
In questo caso entrambi i transistor sono
interdetti e v
Y
= V
DD
Confronto fra porta NOR e porta NAND in
tecnologia NMOS
La porta NOR ottenuta collegando in parallelo i transistori dingresso. Se
entrambi gli ingressi sono alti, Q
A
e Q
B
possono essere sostituiti da un unico
transistore equivalente, con la stessa lunghezza, ma con una larghezza doppia
rispetto a Q
A
e Q
B
.
La porta NAND ottenuta collegando in serie i transistori dingresso. Quando
sono in conduzione sia Q
A
che Q
B
, la lunghezza effettiva del canale tra il nodo
di uscita e massa doppia di quella del transistore invertitore. Ne segue che,
per mantenere la tensione di uscita al valore V
OL
ottenuto con linvertitore,
ciascuno dei transistori dingresso della porta NAND deve avere una larghezza
doppia di quella del transistore invertitore, in modo che la serie dei due
transistori in conduzione presenti lo stesso rapporto W/L.
Si deduce che larea occupata da una porta NAND maggiore di quella
richiesta da una porta NOR a parit di numero di ingressi. Questo limita
limpiego delle porte NAND.
Linvertitore CMOS
La tecnologia CMOS (Complementary Mos) , allo stato
attuale, la pi diffusa per i circuiti logici.
E la tecnologia pi impiegata nei sistemi VLSI.

Utilizza due MOSFET ad
arricchimento accoppiati: uno a
canale n, Q
N
, e uno a canale p, Q
p
.
Substrato di ogni FET collegato al
source per cui non presente effetto
body.
Funzionamento dellinvertitore CMOS (1)
v
I
= V
DD
v
GSN
= V
DD
Q
N
conduce
v
GSP
= 0 Q
P
interdetto
i
DP
= i
DN
= 0 Corrente nulla
V
OL
= 0 Uscita bassa
v
I
= 0

v
GSN
= 0 Q
N
interdetto

|v
GSP
| = v
DD
Q
P
conduce

i
DP
= i
DN
= 0 Corrente nulla

V
OH
= V
DD
Uscita alta
Punti di funzionamento dellinvertitore per i valori limiti di ingresso:
Si considera il transistor Q
N
a canale n come transistore pilota e quello Q
P
a canale p come carico.
Data la simmetria del circuito si sarebbe potuto fare il contrario ottenendo
gli stessi risultati.
Funzionamento dellinvertitore CMOS (2)
v
GSN
=V
OH
=V
DD
Punto di
lavoro
0
V
OL
0

V
DD

Curva di carico
(v
SGP
= 0 )
i
v
O
Q
N

Q
P

1 CASO ESTREMO:
v
i
= V
DD
v
GSN
= V
DD
v
SGP
=0

v
GSN
=V
DD
Funzionamento dellinvertitore CMOS (3)
i
v
O
Curva di carico
(v
SGP
= V
DD
)
v
GSN
=V
OL
=0

Punto di lavoro
V
OH
= V
DD
0
V
DD

Q
P

Q
N

2 CASO ESTREMO:
v
i
= 0

v
GSN
= 0

v
GSN
=0

v
SGP
=V
DD
Invertitore CMOS: caratteristica di trasferimento (1)
( ) | |
2
2
O O tn I N DN
v v V v K i =
( )
2
tp I DD P DP
V v V K i =
v
O
v
I
V
DD
V
IH
V
t
V
IL
( V
DD
V
t
)

V
th
=V
DD
/2

V
OH
=V
DD
( V
DD
/2 +V
t
)

( V
DD
/2 V
t
)

V
OL
= 0

0

Pendenza
= -1
Pendenza = -1
Q
P
in saturazione
Q
N
in triodo
Q
N
in saturazione
Q
P
in triodo
Q
N
e Q
P
in saturazione
Q
N
OFF
Q
P
OFF
B
D
C
A ( ) | |
2
2
O O tn I N DN
v v V v K i =
2
) (
tn i n DN
V v K i =
( )( ) ( ) | |
2
2
o DD O DD tp I DD p DP
v V v V V v V K i =
tn I O
V v v s
tn I O
V v v >
tp I O
V v v + >
tp I O
V v v + s
t tp tn
V V V = =
K K K
p n
= =
Per Q
N
risulta:
per
per
Per Q
P
risulta:
per
per
Linvertitore CMOS progettato in modo da
avere:
e
Invertitore CMOS: caratteristica di trasferimento (2)
Determinazione V
IH
:
Q
N
lavora in regione di triodo
Q
P
lavora in regione di saturazione
Uguagliando i
DN
e i
DP
e supponendo Q
N
Q
P
matched (K
N
= K
P
, V
tn
=
V
tp
):
(1)
Derivando ambo i membri rispetto a v
I
:




( ) | |
2
2
O O tn I N DN
v v V v K i =
( )
2
tp I DD P DP
V v V K i =
( ) ( )
2
2
2
t I DD O O t I
V v V v v V v =
( ) ( )
t I DD
I
O
O O
I
O
t I
V v V
dv
dv
v v
dv
dv
V v = + 2 2 2 2
2
DD
IH O
V
V v =
( )
t DD IH
V V V 2 5
8
1
=
Sostituendo v
I
= V
IH
e dv
O
/dv
I
= -1 si ha:
che sostituito nella (1) d
Invertitore CMOS: caratteristica di trasferimento (3)
( )
t DD IL
V V V 2 3
8
1
+ =
Determinazione V
IL
:
Si utilizza la relazione di simmetria:
( )
t DD IL
V V V 2 3
8
1
+ =
IL
DD DD
IH
V
V V
V =
2 2
( )
t DD IH
V V V 2 5
8
1
=
0 =
OL
V
DD OH
V V =
In definitiva i valori caratteristici per linvertitore CMOS sono:
Invertitore CMOS: Margini di rumore
IH OH H
V V NM =
OL IL L
V V NM =
( )
t DD DD
V V V 2 5
8
1
=
( )
t DD
V V 2 3
8
1
+ =
( )
t DD
V V 2 3
8
1
+ =
( ) 0 2 3
8
1
+ =
t DD
V V
N.B la simmetria delle caratteristiche di
trasferimento in tensione ha portato a
margini di rumore uguali. Se Q
N
e Q
P

non fossero bilanciati, la caratteristica
di trasferimento non sarebbe
simmetrica ed i margini di rumore non
sarebbero uguali!!!
Andamento della corrente i
D
in funzione di v
I
i
v
I

V
DD
/2
V
DD
- |V
tp
|
V
tn
V
DD

I
picco

0
Durante le transizioni da uno stato
allaltro, attraverso la connessione in
serie dei due MOS Q
N
e Q
P
pu
scorrere corrente. Questa corrente
provoca nellinvertitore CMOS
dissipazione di potenza durante il
funzionamento dinamico. Questa
componente di dissipazione
dinamica comunque di gran lunga
inferiore rispetto a quella associata
alla corrente che scorre in Q
N
e Q
P
quando linvertitore connesso ad
una capacit di carico C.
Invertitore CMOS: Dissipazione di potenza
2
DD D
V C f P =
La potenza statica dissipata nellinvertitore CMOS nulla poich sia
per ingresso alto (V
DD
) che basso (0) la corrente zero. Questo
uno degli aspetti pi importanti della tecnologia CMOS.
La potenza dinamica dissipata dipende principalmente allenergia
spesa per la carica della capacit di uscita C. Questa componente
della dissipazione di potenza data da:



dove f la frequenza con cui viene commutato linvertitore.
Invertitore CMOS: funzionamento dinamico (1)
Ipotesi :
Carico capacitivo
Impulso ideale in ingresso (tempi di salita e tempi di discesa nulli)
Q
N
e Q
P
matched ( t
PHL
= t
PLH
)
Essendo il circuito simmetrico si considera uno solo dei processi di
commutazione, quello relativo allaccensione (turn-on)
t
t
v
I

v
O

V
DD

t
PLH
t
PHL

V
DD

V
DD
/ 2
0
0
Invertitore CMOS: funzionamento dinamico (2)
0
Punto di lavoro dopo
che la commutazione
stata completata
D
F
M
E
A
Punto di lavoro per t = 0
-

V
DD
v
O

i
DN

Punto di lavoro per t = 0
+

(V
DD
V
t
)
V
DD
/ 2
v
GSN
=V
DD

Scarica del
condensatore
attraverso Q
N

Traiettoria del punto di lavoro quando la
tensione dingresso passa da V
OL
= 0 a
V
OH
= V
DD
( transizione 0 1 )
nellistante t = 0.

Per t = 0
-
v
O
= V
DD
e il condensatore
carico a questo valore.
A t = 0 v
I
= V
DD
e Q
P
va in interdizione.

Il circuito equivalente il seguente con il
valore iniziale v
O
= V
DD



Il punto di lavoro allistante t = 0
+
il punto E, in cui Q
N
in
saturazione e fa scorrere una corrente molto grande. Quando C
si scarica, la corrente che scorre in Q
N
rimane pressoch
costante fino al punto in cui v
O
= V
DD
V
t
(punto F). Questa
porzione dellintervallo di scarica viene indicata con t
PHL1
.

Invertitore CMOS: funzionamento dinamico (3)
DD N
PHL
V K
C
t

=
8 . 0
( ) | |
( ) ( )
2 2 1
t DD N
t
t DD N
t DD DD
PHL
V V K
V C
V V K
V V V C
t

=
( )
|
|
.
|

\
|

=
DD
t DD
t DD N
PHL
V
V V
V V K
C
t
4 3
ln
2
2
( )
(

|
|
.
|

\
|

+

= + =
DD
t DD
t DD
t
t DD N
PHL PHL PHL
V
V V
V V
V
V V K
C
t t t
4 3
ln
2
1
2 1
Dal momento che si ottiene
DD t
V V ~ 2 . 0
Possiamo scrivere:
Oltre il punto F Q
N
in triodo. Il tempo necessario perch v
O
scende da ( V
DD
V
t
) al
punto di mezzo ( v
O
= V
DD
/2 ), indicato con t
PHL2
, possiamo scrivere:
Le due componenti di t
PHL
possono essere sommate, ottenendo:
Invertitore CMOS: funzionamento dinamico (4)
( )
(

|
|
.
|

\
|

+

=
DD
t DD
t DD
t
t DD P
PLH
V
V V
V V
V
V V K
C
t
4 3
ln
2
1
Lanalisi del processo di spegnimento (turn-off) analoga
a quella di turn-on. Lespressione di t
PLH
identica a quella
di t
PHL
, tranne per il fatto che contiene K
P
al posto di K
N
:

DD P
PLH
V K
C
t

=
8 . 0
Invertitore CMOS: prodotto ritardo-potenza
Il prodotto ritardo-potenza (DP) dei CMOS pu essere
ottenuto moltiplicando la dissipazione di potenza
dinamica per il ritardo di propagazione:
N
DD
DD N
DD PHL D
K
V C f
V K
C
V C f t P DP

=

= =
2
2
8 . 0 8 . 0
I valori risultanti vanno da meno di 1pJ per i circuiti VLSI a circa 10pJ
per i circuiti SSI.
DP direttamente proporzionale alla velocit di commutazione e pu
essere ridotto lavorando a basse frequenze. Inoltre pu essere ridotto
diminuendo la capacit di carico e/o la tensione di alimentazione.
Porte logiche CMOS (1)
Porta NOR :

Porta NAND :

B A Y =
B A Y + =
AB Y =
AB Y =
A B Y
0 0 1
0 1 0
1 0 0
1 1 0
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
Invertitore
di base
Invertitore
di base
B A Y + =
Porte logiche CMOS: dimensionamento (1)
Le porte CMOS si dimensionano facendo riferimento ad un
invertitore equivalente a cui possono essere riportate le porte
per ogni data combinazione delle variabili logiche in ingresso.
Una connessione di n MOS uguali in parallelo equivalente a un
singolo MOS con un K
eq
= nK.
Una connessione di n MOS uguali in serie (circa) equivalente a
un unico MOS con un K
eq
= K/n.
In qualunque condizione di funzionamento il comportamento sia
statico che dinamico della porta CMOS in esame riconducibile a
quello di un invertitore CMOS equivalente con opportuni valori
di K
Peq
e K
Neq
.
Porte logiche CMOS: dimensionamento (2)
Si cerca di realizzare porte logiche CMOS che forniscano uguali correnti di
pull-up e di pull-down.
Per la parta NOR a due ingressi, quando i due ingressi sono collegati, la
corrente la somma delle correnti di Q
1N
e Q
3N
pertanto la corrente di pull-
down doppia rispetto a quella di un singolo MOS a canale n.
La corrente di pull-up fornita dalla serie di Q
2P
e Q
4P
ed uguale a quella di
un singolo MOS a canale p.
Pertanto le correnti saranno uguali solo se verificata la seguente condizione:

N N P P
K K K K
3 1 4 2
2 2 = = =
Essendo
p
1/2
n
il rapporto W/L di Q
2P
e Q
4P
dovr essere circa il
quadruplo del rapporto W/L di Q
1N
e Q
3N
, per una porta NOR a N ingressi
deve essere:
n
p
L
W
N
L
W
|
.
|

\
|
~
|
.
|

\
|
2
Porte logiche CMOS: dimensionamento (3)
n
p
L
W N
L
W
|
.
|

\
|
~
|
.
|

\
|
2
Per la porta NAND a due ingressi dovr essere (W/L)
p
= (W/L)
n
.
Una porta NAND a due ingressi richiede, quindi unarea minore di
una porta NOR a due ingressi.
In generale, in una porta NAND a n ingressi deve essere:
Porte a tre stati (three-state)
Le porte logiche a tre stati presentano in uscita tre differenti stati
(elettrici) di funzionamento: alto, basso ed alta impedenza (uscita disabilita).

I primi due stati dipendono dalla combinazione delle variabili di ingresso.
Il terzo stato non dipende dalle variabili logiche in ingresso ma dalla
presenza di un segnale di abilitazione (enable) o disabilitazione (inhibit)
della porta stessa, applicato a un particolare ingresso aggiuntivo della
porta.
Sono utilizzate nella connessione di pi porte a uno stesso bus di uscita,
utilizzando lingresso di abilitazione in modo che solo una delle porte si di
volta in volta abilitata, mentre le altre sono poste nella condizione di alta
impedenza.
Invertitore CMOS con uscita three-state
I A Y
0 A A
1 A Z
Il PMOS che disconnette luscita verso
lalimentazione (Q
P4
) pilotato
direttamente dal segnale I, mentre
lNMOS che disconnette luscita verso
massa pilotato dal suo
complementare tramite un invertitore
pilotato anchesso dal segnale I.
Quando I basso, entrambi i MOS sono
in conduzione e linvertitore funziona
nel modo normale ( Y = NOT A ).
Quando I alto i due MOS sono
interdetti luscita disconnessa sia
dalla massa che dall alimentazione, per
cui luscita assume il valore imposto su
questo terminale dalle uscite delle altre
porte.
Schema
circuitale:
Tabella di verit:
Simbolo logico:
Il Latch
Il latch un multivibratore bistabile costituito da
2 invertitori interallacciati, G
1
e G
2
.
Gli invertitori formano un ciclo a controreazione
positiva.
Per studiare il funzionamento del latch, si
interrompe lanello di controreazione
allingresso di G
1
e si applica a questo il
segnale v
w
.
Nell ipotesi che limpedenza dingresso di G
1

sia grande, tale interruzione non modifica la
caratteristica di trasferimento dellanello.
Punti di lavoro del Latch
v
Z

v
W

C
B
A
V
OH

V
OL

Punto di lavoro
stabile
Punto di lavoro
stabile
Punto di lavoro
instabile
v
W
=v
z

v
z
in funzione di v
W

0
v
Z

v
W

C
B
A
V
OH

V
OL

Punto di lavoro
stabile
Punto di lavoro
stabile
Punto di lavoro
instabile
v
W
=v
z

v
z
in funzione di v
W

0
La caratteristica di trasferimento ( v
z
in funzione di v
w
)
formata da 3 segmenti, di cui quello centrale
corrisponde alla regione di transizione.
La retta v
w
= v
z
verificata quando viene ripristinata la
connessione tra Z e W in modo da chiudere lanello.
Le 3 intersezioni (A,B,C) dei due vincoli costituiscono i
possibili punti di funzionamento stazionario del sistema.
A e C rappresentano due possibili situazioni stabili del
sistema, in quanto in entrambi i punti la pendenza della
funzione di trasferimento a ciclo aperto nulla e quindi
si ha unamplificazione complessiva A = 0.
Un eventuale perturbazione del regime di equilibrio
porter, in base alla teoria della reazione , a un
evoluzione in uscita rapidamente smorzata intorno al
punto di funzionamento.

Il punto B, appartenente al tratto a pendenza
elevata della caratteristica a circuito aperto,
invece un punto instabile, perch se varia
luscita (in seguito a interferenze o rumore),
essendo A > 1, il punto di funzionamento si
allontana indefinitamente dal punto B per
raggiungere uno dei due punti stabili A o C.
Latch: conclusioni
Ha due punti stabili A e C che corrispondono a due possibili livelli
logici, che quindi costituiscono i due possibili stati del circuito.

Il punto A corrisponde alluscita del secondo invertitore nello stato
logico basso (0 logico), e quello C nello stato logico alto (1 logico).

E un circuito bistabile con due uscite complementari.

In quale dei due stati stabili si trovi dipende dalleccitazione esterna
che lo spinge verso luno o laltro.

Memorizza lazione esterna rimanendo indefinitamente nello stato
acquisito.

E capace di immagazzinare un solo bit di informazione.

FlipFlop SR (1)
R S Q
n+1
0 0 Q
n
0 1 1
1 0 0
1 1 ?
S
R
Q
Q
S
R
Q
Q
R S Q
n+1
0 0 ?

0 1 0
1 0 1
1 1 Q
n+1
Schema logico: Simbolo logico: Tabella della verit:
N
O
R
N
A
N
D
Flip-Flop SR (2)
Caso 1:
Supponiamo che nel FF sia memorizzato uno 0 logico:
- Q 0
- Gli ingressi della porta G
2
sono bassi
- Q 1
- Q, applicato a uno dei due ingressi di G
1
mantiene Q a 0
Caso 2:
Per portare il FF nello stato di set, presentiamo un 1
allingresso S, lasciando a 0 R:
- Q diventa 0
- Gli ingressi di G1 sono 0
- Q va al livello alto (stato di set)
- Se S torna a 0 il FF rimane nello stato di set
Caso 3:
Per memorizzare uno 0 necessario portare R
ad 1, lasciando S a 0.
Il FF nello stato di reset e vi rimane anche
quando R torna a 0.
Caso 4:
S ed R vengono portati ad 1
contemporaneamente.
- G
1
e G
2
portano a 0 sia Q che Q (contraddice la
denominazione di uscite complementari)
- Se R ed S tornano a 0 il FF rimane in uno stato
indefinito
- Questa combinazione di ingressi non
consentita
FlipFlop SR in tecnologia NMOS
C
B
A
V
I

V
O

Punto di lavoro
stabile
Punto di lavoro
stabile
Punto di lavoro
instabile
Multivibratore monostabile (one-shot)
Ha un punto di lavoro stabile dove pu rimanere
indefinitamente.
Ha un punto di lavoro instabile dove pu rimanere
soltanto per un determinato intervallo di tempo T.
Il circuito genera un impulso di durata T.
La durata dellimpulso di uscita non legata a quella
dellimpulso di ingresso.
Pu essere usato come normalizzatore di impulsi.
Monostabile
In Out
In
Out
t
t
T
Multivibratore monostabile in tecnologia CMOS (1)
G
1
G
2

2 porte NOR CMOS con 2 ingressi G
1
e G
2
Condensatore di capacit C
Resistenza R
V
I
fornisce al monostabile gli impulsi di
trigger
Multivibratore monostabile in tecnologia CMOS (2)
Per evitare che il segnale dingresso superi la
tensione V
DD
(di pi di una caduta di diodo),
oppure scenda sotto la tensione di massa (di pi
di una caduta di diodo) vengono collegati
allingresso delle porte dei diodi.
Questi diodi di aggancio svolgono una funzione
importante nel funzionamento della porta G
2
.
Ogni coppia di diodi si presenta in parallelo.
Quando la tensione tende ad uscire dai limiti
imposti dalle alimentazioni, i diodi forniscono un
percorso a bassa resistenza, mentre per valori
intermedi di tensione la corrente di ingresso
sostanzialmente nulla.
Multivibratore monostabile in tecnologia CMOS (3)
Quando luscita della porta bassa le sue caratteristiche di
uscita possono essere rappresentate dalla resistenza R
on
verso
massa, il cui valore generalmente di qualche centinaio di
Ohm.
La corrente scorre dal circuito esterno verso il terminale di
uscita delle porte: la porta sta assorbendo (sinking) corrente.
Quando luscita alta la corrente scorre da V
DD
verso il
circuito esterno, attraverso il terminale di uscita: la porta sta
erogando (sourcing) corrente.
Multivibratore monostabile in tecnologia CMOS (4)
t
t
t
t
0
0
0
0
v
O2

v
I2

v
O1

v
I

V
DD

V
DD

V
DD

t
T
V
1

V
2

V
2

V
1

Costante di tempo = C ( R +R
on
)
Costante di tempo = C ( R +R
on
)
v
th

Verso V
DD
( V
DD
+ V
D1
)

Prima dellimpulso di trigger (stato stabile):
Luscita di G
1
, v
O1
alta, il condensatore scarico e
lingresso di G
2
, v
I2
, alto.
Luscita di G
2
, v
O2
, bassa.
Questa tensione bassa riportata allingresso ed essendo v
I

bassa, luscita di G
1
risulta alta come supposto.
Applicazione impulso di trigger :
La tensione duscita di G
1
, v
O1
, scender, ma non
esattamente a zero poich G
1
assorbe corrente ed ha una
resistenza di uscita finita R
on
, piuttosto v
O1
si abbassa di una
quantit V
1
.
Tale caduta applicata a G
2
attraverso C, che durante il
transitorio si comporta come c.c.
La tensione dingresso di G
2
, v
I2
, scende di un identico
valore V
1
.
Durante il transitorio presente una corrente istantanea che
scorre da V
DD
a massa attraverso R, C ed il terminale duscita
di G
1
. E presente un partitore di tensione formato da R e R
on

da cui possibile determinare V
1
:
on
DD
R R
R
V V
+
= A
1
( )
2 1 P P
t t + > t
Multivibratore monostabile in tecnologia CMOS (5)
Labbassamento di tensione allingresso di G
2
fa s che la sua
uscita v
O2
salga a V
DD
.
Questo segnale mantiene luscita di G
1
bassa, anche dopo che
limpulso di trigger tornato a zero.
Il circuito si trova nello stato quasi-stabile:
La corrente che scorre in R, C e R
on
determina la carica di C e fa
crescere esponenzialmente la tensione v
I2
verso V
DD
con costante
di tempo C( R+R
on
).
La tensione V
I2
continua a crescere finch non raggiunge la
tensione di soglia V
tH
di G
2
.
A questo punto si verificher la commutazione di G
2
e la sua uscita
v
O2
va a 0 facendo commutare anche G
1
.
Luscita di G
1
tender a salire verso V
DD
ma la sua variazione
istantanea limitata a V
2
.
Questa variazione di v
O1
viene fedelmente riprodotta allingresso di
G
2
attraverso C. In questo modo anche lingresso di G
2
cresce di
V
2
.
A causa della presenza di D
1
tra lingresso di G
1
e V
DD
, v
I2
pu
arrivare al massimo a V
DD
+V
D1
con V
D1
(circa 0.7V) la caduta ai
capi di D
1
:
th D DD
V V V V + = A
1 2
t
t
t
t
0
0
0
0
v
O2

v
I2

v
O1

v
I

V
DD

V
DD

V
DD

t
T
V
1

V
2

V
2

V
1

Costante di tempo = C (R +R
on
)
Costante di tempo = C ( R +R
on
)
v
th

Verso V
DD
( V
DD
+ V
D1
)

( )
2 1 P P
t t + > t
Multivibratore monostabile in tecnologia CMOS (6)
Dato che v
I2
maggiore di V
DD
( di una quantit V
D1
) la corrente uscir da G
1
e scorrer
attraverso C nel parallelo tra R e D
1
. Questa corrente scarica C finch v
I2
non sar sceso
fino a V
DD
e v
O1
non sar salito fino a V
DD
.
Il monostabile non risente di nuovi impulsi dingresso finch il condensatore non si
completamente scaricato.
Lintervallo di scarica del condensatore detto tempo di recupero ( recovery time ).
Circuito equivalente
durante la scarica di C:
Durata T dellimpulso
( )
|
|
.
|

\
|
+
+ =
th DD
DD
on
on
V V
V
R R
R
R R C T ln
on
DD
R R
R
V V
+
= A
1
t
0
v
I2

V
DD

V
2

V
1

Costante di tempo = C (R +R
on
)
v
th

Verso V
DD
( V
DD
+ V
D1
)

Per ricavare unespressione della durata T dellimpulso prodotto dal
monostabile si fa riferimento al diagramma di temporizzazione di v
I2
e al
valore di
V1
:
( )
f
RC
t
f i
V e V V V + =

( )
DD
RC
t
DD DD I
V e V V V v + A =

1 2
( )
DD
R R C
T
th
V e V V
on
+ A =
+

1
( )
th DD
DD
on th DD
R R C
T
V V
V
R R
R
V V
V
e
on
+
=

A
=
+
1
Generico esponenziale:
Nel nostro caso:
Per t =T :
Passando ai logaritmi:
|
|
.
|

\
|

=
th DD
DD
V V
V
CR T ln
2 ln CR T =
per R
on
=0 :
se V
sl
=V
DD
/2 :
Multivibratore astabile in tecnologia CMOS
V
DD

V
DD

v
O1

v
O2

V
DD

t
t
t
0
0
0
V
th

Costante di
tempo = CR
Verso 0
Verso V
DD

Resistenza duscita della porta CMOS
trascurabile
Diodi ideali (in conduzione la caduta di tensione
nulla)
Ipotesi:
|
|
.
|

\
|

=
th
DD
th DD
DD
V
V
V V
V
CR T ln
4 ln CR T =
Per V
th
= V
DD
/2
Il periodo di oscillazione dato da:
Le memorie (1)
La maggior parte dei sistemi digitali contiene degli elementi di memoria, capaci
di immagazzinare dati e istruzioni, da fornire in tempi successivi alle unit di
elaborazioni o alle unit di ingresso/uscita.
Una prima classificazione delle memorie riguarda la divisione in memorie
sequenziali e memorie ad accesso casuale.
Nelle memorie sequenziali i dati sono immagazzinati in maniera sequenziale in
un supporto che permette la loro registrazione in serie, e anche la lettura
avviene in maniera sequenziale, in quanto per leggere in uscita lN
mo
bit,
occorre attendere che scorrano in uscita tutti i bit incamerati precedenti a quello
in esame (un esempio il nastro a scorrimento).
Le memorie ad accesso casuale sono basate su un organizzazione matriciale
delle singole celle di memoria che sono poste sulle intersezioni di una serie di
righe e colonne. Il tempo di accesso alla memoria uguale per tutte le celle e
non influenzato dal numero di bit memorizzabile dalla memoria stessa.
Le memorie (2)
Sebbene i circuiti sequenziali sono considerati circuiti di memoria, si definiscono
memorie quei circuiti che contengono un numero elevato di bit in maniera
organizzata, forniti in uscita mediante unoperazione di lettura.
La seconda classificazione per le memorie divide le memorie ad accesso casuale
in memorie a sola lettura (ROM, Read-Only Memory) e memorie a
lettura/scrittura (RWM, Read/Write memory).
Nelle ROM le informazioni sono immagazzinate nelle celle allatto della
realizzazione, e possono essere solo lette indirizzando opportunamente la
memoria.
Nelle RWM le informazioni possono essere ripetutamente scritte nelle singole
celle e lette, con operazioni dette di scrittura e di lettura.
In realt la dizione di memoria ad accesso casuale, o memoria RAM (Random
Access Memory), oggi riservata alle sole memorie di lettura/scrittura (RWM),
pur essendo quelle ROM basate anchesse su un accesso di tipo casuale per la
lettura.
Le memorie (3)
La terza classificazione delle memorie riguarda la capacit di
conservare le informazioni memorizzate anche quando viene
rimossa lalimentazione del sistema:
si dicono memorie non volatili (Non Volatile Memory, NVM) quelle
memorie che conservano linformazione anche in assenza di
alimentazione elettrica del circuito.
si dicono memorie volatili quelle in cui linformazione viene persa
in assenza di alimentazione.
Le memorie ROM sono memorie non volatili, mentre le RAM, sia
statiche che dinamiche, sono memorie volatili.
Memorie ad accesso casuale (RAM)
A
0

A
1

A
2

A
4

A
3

A
5
A
7
A
6
A
8
A
9

Colonna 0 Colonna 1 Colonna 31
Riga 0
Riga 1
Riga 31
Linee di parole (word line)
Linee di bit (bit line)
Linee di riga
Chip di memoria da 1Kbit:
10 bit di indirizzo
5 bit per indirizzo di riga
5 bit per indirizzo di
colonna
32 righe e 32 colonne
1024 celle di memorie
Decoder e buffer di indirizzo (1)
Gli ingressi dindirizzo di un chip
RAM sono di solito interfacciati
attraverso un inverter.
Per esempio in una RAM NMOS
vengono utilizzati i circuiti con
carico a svuotamento.
Ciascun buffer dingresso fornisce
il bit dingresso e il suo
complemento.
La disponibilit dei valori
complementati semplifica la
decodifica.
Decoder e buffer di indirizzo (2)
Riga 0
Riga 1
Riga 2
Riga 3
Riga 7
Indirizzo di riga (dal buffer dindirizzo)
A
2
A
2
A
1
A
1
A
0
A
0
V
DD
Il decoder completo degli
indirizzi viene di solito connesso
sotto forma di matrice.


Attraverso un indirizzo di 3 bit
si sceglie una delle otto linee di
riga.
Temporizzazione del chip di memoria
Tempo di accesso : tempo che intercorre fra linizio di un
operazione di lettura e listante in cui il
dato compare in uscita.

Tempo di ciclo : tempo minimo consentito fra due operazioni
consecutive di memorie

Le memorie MOS sono caratterizzate da tempi di accesso e di ciclo
dellordine di 10 - 100 ns.
Celle statiche di memoria (SRAM) (1)
Nelle RAM il maggior numero di dispositivi utilizzato per
realizzare le celle elementari di memoria, occorrono tante celle
quanti sono i bit immagazzinabili dalla memoria.
Le RAM statiche utilizzano come celle di memorie dei flip-flop.
Si prenderanno in esame le celle statiche in tecnologia NMOS e
CMOS.

ESEMPIO:
Memoria RAM indirizzabile con parole da 16 bit: 8 bit per le righe e 8 per le colonne
I decodificatori di riga e colonna (da 8 a 2
8
= 256) richiederanno 8 x 256 = 2048
dispositivi ciascuno.
Gli amplificatori di lettura e scrittura (uno per colonna) saranno 256
Le celle di memoria devono essere 2
8
x 2
8
= 65 536.
Questa memoria viene indicata come memoria da 64kbit
Celle statiche di memoria (SRAM) (2)
Cella SRAM in tecnologia CMOS:
Ogni cella SRAM (sia in tecnologia NMOS
che CMOS) formata da un flip-flop che
contiene due invertitori accoppiati in
modo incrociato e da due transistor di
accesso (Q
5
e Q
6
).
Quando la riga selezionata i transistor di
accesso sono accesi e connettono il flip-
flop sia alla linea di colonna D che alla
linea di colonna negata D.
I transistor di accesso funzionano come
porte di trasmissione che consentono un
flusso bidirezionale tra il flip-flop e le linee
D e D.
Celle statiche di memoria (SRAM) (3)
Cella SRAM in tecnologia NMOS con carico
a svuotamento:
Operazione di lettura in cella di un bit 0:
Q
1N
ON eQ
2N
OFF
Le tensioni delle linee D e D vengono poste
a V
CC
/2.
Quando si accendono Q
5
e Q
6
la corrente
scorre dalla linea D a massa attraverso Q
5
e
Q
1N
.

Questo causa un abbassamento di tensione
sulla linea D.
Contemporaneamente la corrente scorre da
V
CC
verso la linea D passando attraverso
Q
4
e Q
6
, provocando un aumento della sua
tensione.
La tensione di segnale tra D e D fornita
allamplificatore di lettura (sense) della
colonna e la sua uscita verr connessa alla
linea data-output del chip.
Celle statiche di memoria (SRAM) (4)
Cella SRAM in tecnologia NMOS con carico
a svuotamento:
Operazione di scrittura in cella:
Il dato ed il suo complemento vengono
trasferito sulle linee D e D.
Se di deve scrivere un 1, la linea D viene
portata a V
CC
e la linea D a massa.
I transistori di conduzione Q
5
e Q
6
fanno
comparire una tensione alta sul gate di Q
2
e
una bassa sul gate Q
1
.
Il flip-flop viene dunque forzato nello stato
in cui il drain di Q
1
alto e quello di Q
2

basso.
Questo stato viene mantenuto
indefinitamente finch non viene modificato
da unaltra operazione di scrittura.
Celle statiche di memoria (SRAM) (5)
Cella SRAM in tecnologia NMOS con carico
in Si policristallino:
Un fattore chiave che consente di
realizzare chip di memoria di elevata
capacit la dissipazione di potenza
per bit che deve essere mantenuta
quanto pi bassa possibile.
Si utilizzano dei resistori di carico
realizzati nello strato di Si policristallino
attraverso un addizionale passo
tecnologico.
E possibile ottenere resistori di grande
valore, riducendo la potenza dissipata
in ogni cella.
Circuiti di lettura e scrittura nelle SRAM
I circuiti di lettura e scrittura delle linee
sono essenzialmente degli
amplificatori abilitati dalle uscite del
decodificatore di colonna.
Nella fase di scrittura pilotano in uscita
le tensioni di linea in funzione dei dati
inviati ai loro ingressi.
Per loperazione di lettura, amplificano
lo sbilancio di tensioni sulle due linnee
dati e lo trasferiscono come segnale
logico in uscita.
RAM Dinamiche (DRAM) (1)
Per aumentare la capacit di memoria disponibile a parit di area del chip
occorre:
ridurre il numero di transistori per cella elementare di memoria;
ridurre il numero di interconnessioni, in particolare ridurre le dimensioni (e il
numero) della linee per lalimentazione delle celle, e quelle per la lettura e la
scrittura dei dati.
Per far ci si impiegano i concetti della logica dinamica per la realizzazione di
celle di memoria basate sulla conservazione della carica accumulata in una
capacit.
Le memorie RAM che utilizzano celle di memoria dinamiche vengono indicate
come DRAM (Dynamic RAM), e permettono di ottenere le pi elevate capacit di
memoria a parit di area utilizzata.
La tecnologia obbligatoriamente quella MOS; con luso delle celle di memoria
dinamiche si riducono i dispositivi necessari per la singola cella.
RAM Dinamiche (DRAM) (2)
In una DRAM i dati binari sono immagazzinati sotto forma di carica sulla
capacit della cella di memoria.
Uno 0 logico rappresentato dallassenza di carica e quindi da una tensione
prossima a zero.
Un 1 logico rappresentato da una tensione del condensatore di valore
prossimo alla tensione di alimentazione.
Sono presenti effetti di perdita per cui il condensatore tende a perdere la sua
carica.
Per il corretto funzionamento della RAM dinamica fondamentale loperazione di
refresh (rinfresco).
Durante il refresh il contenuto della cella viene letto e il dato viene riscritto,
ripristinando la tensione sul condensatore al valore appropriato.
Il refresh deve essere effettuato ogni 2-4 ms, ci implica la presenza di un clock.

RAM Dinamiche (DRAM) (3)
C
Q
N

Cella
Word line
Bit line
C
L

La cella pi comune nelle RAM dinamica la cella ad un transistor, che
impiega un MOS e una capacit per bit di memoria.
Il gate del transistore connesso alla linea di parola, mentre il drain alla
linea di digit.
C 0.05pF
C
L
20-30 volte pi grande.

RAM Dinamiche (DRAM) (4)
Quando la riga selezionata tutti i transistor nella riga vanno in conduzione e il
condensatore di memoria di ciascuna cella connesso alla bit line, trovandosi in
parallelo a C
L
.

Se si deve leggere un 1 la tensione su C produrr un incremento positivo della tensione
su C
L
. Essendo C
L
>> C lincremento di tensione su C
L
molto minore della tensione
iniziale su C.
Se si deve leggere uno 0 ai capi di C
L
non si verificher nessun incremento.
La variazione di tensione sulla bit line rivelata ed amplificata dal sense di lettura, il
segnale amplificato viene imposto sul condensatore ripristinando il livello di segnale e
rinfrescando tutte le celle della riga.
Il segnale alluscita dellamplificatore di lettura della colonna selezionata viene
presentato sulla linea data output del chip.
Loperazione di scrittura procede in maniera simile, con la differenza che il dato da
scrivere presente sul data input, viene applicato dal decoder di colonna alla bit line
selezionata. Questo dato quindi memorizzato sulla C della cella selezionata.
Memorie a sola lettura: ROM (1)
Sono circuiti in cui le informazioni consistono in determinate parole
immagazzinate nella matrice di circuiti combinatori che costituiscono la memoria
stessa.
Le parole possono essere presentate alle uscite in funzione degli indirizzi logici
forniti agli ingressi.
Pu essere vista come un circuito combinatorio che fornisce in uscita una serie di
dati Y
0
, Y
1
,Y
M-1
, in corrispondenza di una serie di ingressi (indirizzi) A
0
, A
1
,
A
N-1
. Con N bit di ingresso si possono avere 2
N
combinazioni di parole in uscita,
ognuna formata da M bit.
Le informazioni vengono conservate permanentemente nella configurazione del
circuito anche se questo non alimentato, e quindi la memoria non volatile.
L applicazione principale della ROM quella di conservare (e fornire) le istruzioni
di un programma di controllo di un processore o i dati di una tabella di valori (look-
up table) per realizzare una funzione matematica.
2
N
x M
bit
A
0

A
1

A
n-1
Y
M-1

Y
0

Y
1

Simbolo logico di una memoria
ROM a 2
N
x M bit
Memorie a sola lettura: ROM (2)
Lorganizzazione in termini di blocchi combinatori di una memoria ROM
basata su un circuito di decodifica dellindirizzo in ingresso, che abilita
una delle linee di un circuito di codifica che presenta in uscita la parola
definita in base alla codifica prescelta.
Le scelte delle tecnologie e dei dispositivi da utilizzare per la
realizzazione delle ROM sono dettate di requisiti richiesti sul numero di
bit (o di parole) da memorizzare, ossia dalla capacit di memoria, e dai
tempi di accesso alle informazioni (tempi di lettura).
Per le memorie ROM ad alta capacit la scelta orientata su tecnologie
MOS e CMOS.
Per le applicazioni nelle quali vi necessit di bassi tempi di lettura sono
utilizzate le tecnologie bipolari.
ROM in tecnologia NMOS (1)
ROM a 32 bit ( 8 parole da 4 bit).
Matrice di MOSFET ad arricchimento.
I gate sono connessi alle linee di parola.
I drain sono connessi alle linee di bit.
I source sono a massa.
Nelle celle che memorizzano uno 0 presente il
MOSFET.
Nelle celle che memorizzano 1 non presente
nessun dispositivo.
Il decoder di riga seleziona una delle 8 parole
ponendo al livello alto la tensione della linea.
I transistor connessi alla linea vanno in
conduzione, portando la tensione delle linee di bit
a 0.
Le linee di bit senza il transistor rimangono alla
tensione di alimentazione.
ROM in tecnologia NMOS (2)
Lintroduzione delle informazioni desiderate nella ROM, e cio la codifica voluta per ogni
indirizzo, consiste nel definire le posizioni nella matrice nelle quali devono essere inseriti i
MOS, riga per riga.
Questa scrittura delle informazioni viene detta personalizzazione della memoria, e pu
essere fatta a diversi livelli di realizzazione della ROM:


definizione della ROM a livello di realizzazione del tracciato del circuito integrato;
questa modalit viene utilizzata sol per applicazioni specifiche, nelle quali la ROM e
parte di un circuito integrato pi grande;
realizzazione di una struttura generale dalla industria che realizza il circuito integrato,
con MOS presenti in ogni nodo della matrice ma non contattati, in quanto il processo si
arresta al livello di realizzazione della metallizzazione. Questultima va in seguito
realizzata in accordo con le specifiche relative alla codifica richiesta dallutilizzatore.
Questo tipo di ROM prende il nome di ROM programmabile con maschera ( Masked-
ROM);
programmazione effettuata direttamente dallutilizzatore su componenti standard, detti
memorie ROM programmabili (Programmable Read Only Memory, PROM), indicando
con questo nome le memorie programmabili direttamente dallutente.

Memorie programmabili (PROM)
Le PROM sono ROM che possono essere
programmate dallutilizzatore, ma solo una volta
La PROM a BJT utilizza fusibili di Si policristallino per
connettere lemettitore di ciascun BJT alla
corrispondente linea di digit
Il fusibile lasciato intatto se si vuole memorizzare
uno 0.
Il fusibile bruciato se si vuole memorizzare un 1
Il processo di programmazione irreversibile.
Memorie non volatili
Per memorie non volatili (NVM) si intendono le memorie il cui
contenuto pu essere programmato direttamente dallutilizzatore per
via elettrica, su componenti standard realizzati dai produttori,
mantenendo le informazioni anche quando lalimentazione rimossa.
Le memorie non volatili si suddividono in:
EPROM (Electrically Programmable ROM), memorie che possono essere
programmate elettricamente dallutilizzatore, e cancellabili, ma non per via
elettrica, in quanto richiedono unesposizione a radiazione UV del chip.
EEPROM (Electrically Erasable Programmable ROM), memorie in cui ogni bit
della memoria pu essere sia programmato che cancellato elettricamente
dallutilizzatore.
FLASH, memorie in cui lutilizzatore pu programmare elettricamente ogni
singolo bit della memoria, mentre deve cancellare globalmente tutta la
memoria (o larghi blocchi della stessa), sempre per via elettrica.

Meccanismi di programmazione (1)
Si utilizza un MOSFET con due GATE sovrapposti sul canale
tra source e drain chiamato FAMOS (Floating gate Avalanche mode MOS)

G
1
la gate pi vicina al canale, realizzata da uno strato di polisilicio
isolato perch circondato dallossido (floating gate), serve a
modificare la tensione di soglia del MOS mediante introduzione di
cariche negative
G
2
connessa al terminale di ingresso come in un normale MOS
D
S
Gate di
selezione
Gate di selezione G
2

Gate fluttuante G
1

Meccanismi di programmazione (2)
1
2
1
2
) 1 (
G G
V
C
C
V + =
T T
V
C
C
V + = ) 1 (
2
1 '
2
1
2
1
2 2 1 2 1 1
) 1 ( ) (
C
Q
V
C
C
V Q V V C V C
G G G G G
+ + = = +
I due gate possono essere rappresentati come la serie di due capacit C
1
e C
2
tra il terminale di
ingresso e il substrato di silicio in cui si forma il canale (MOS ad arricchimento). In assenza di
cariche negative su G
1
(dispositivo non programmato), la tensione di gate applicata al
terminale esterno di gate corrisponde alla tensione V
G2
che data da:


La tensione che determina il canale del MOS V
G1
, se V
G1
>V
t
, il MOS conduce. Tenendo conto
che la tensione di gate V
G2
applicata al terminale esterno G
2
, rispetto a questo il MOS
presenta una tensione di soglia V
t
:


Se gli spessori dellossido sono uguali, si ha C
1
= C
2
, e V
G1
=V
t
0.8V, V
t
2 V
t
. Se vi una
carica negativa Q accumulata su G
1
(dispositivo programmato), la tensione V
G2
si pu
determinare come:
Meccanismi di programmazione (3)
i
D

v
GS

Non programmato (1) Programmato (0)
Tensione di lettura
0
Q = 0
Q < 0
*
2 2
1
2
) 1 (
T T G
V
C
Q
V
C
C
V = + + =
Il valore che deve assumere V
G2
affinch V
G1
sia pari a V
t
fornisce il nuovo valore di soglia V*
t

dato da:
Il dispositivo programmato rimane
interdetto per tutti i valori di V
G
, se
V*
t
> V
DD
.

Si assume arbitrariamente che lo
stato non programmato
rappresenta un 1 memorizzato,
mentre lo stato programmato
rappresenta uno 0 programmato
Meccanismi di programmazione (4)
I meccanismi fisici utilizzati per programmare i MOS a
doppia gate, e cio per portare una carica negativa nella
gate isolata G
1
sono:
iniezione di elettroni caldi (hot electrons)
tunneling attraverso ossidi sottili

Iniezione di hot electrons
Gli elettroni che fluiscono nel canale di un MOS in conduzione possono acquistare energia,
se il drain viene portato ad unelevata tensione.
A causa del campo elettrico elevato e del fenomeno di ionizzazione, un numero ridotto di
elettroni pu acquistare energia sufficiente a superare la barriera ossido-silicio di 3,2 eV.
Quindi, se il campo nellossido tale da favorire il trasporto verso la gate, qualche
elettrone energetico pu superare la barriera dellossido ed essere iniettato nella gate G
1
.
Questi elettroni sono detti elettroni caldi (hot electrons) perch la loro temperatura,
proporzionale alla loro energia, ben maggiore della temperatura del cristallo di silicio.

E
C

E
V

E
C

E
V

t
OX

SiO
2
Si-poly
3,2 eV
-
-
-
Si
SiO
2

Si
Si-poly
-
-
V
G1

Tunneling in ossidi sottili
- - -
-
E
C

E
V

E
C

E
V

t
OX

SiO
2

Si-poly
3,2 eV
Si
V
G1

Si-poly
Si
SiO
2

Leffetto tunnel si verifica se lo spessore dellossido (o pi in generale della barriera di
potenziale da attraversare) sufficientemente piccolo.
Si ha una probabilit non nulla che un elettrone, di energia inferiore alla barriera di
potenziale, si ritrovi dallaltra parte della barriera stessa.
Con spessori dellossido dellordine di qualche nm il numero di elettroni che lo possono
attraversare non trascurabile: i portatori attraversano lossido per effetto tunnel.
Il meccanismo di programmazione richiede che il tunneling possa essere modificato dal
campo elettrico, in modo da essere controllabile.
Memorie EPROM
Programmazione per via elettrica del singolo bit.
Cancellazione globale con esposizione dellossido a radiazione UV
(richiede circa 20 minuti).
Meccanismo delliniezione hot electrons per programmare i FAMOS.
I cicli di programmazione sono limitati perch lossido si degrada a
causa della iniezione.
+ 25V
+ 16V
Gate di selezione
Canale n
Ossido
Per programmare il FAMOS, tra il
drain ed il source viene applicata
una tensione molto alta (16-20 V).
Al gate di selezione viene applicata
una tensione di circa 25 V.
Memorie E
2
PROM
Programmazione e cancellazione per via elettrica, a livello di singolo
bit.
Basate su dispositivi MOS a doppia gate, detti FLOTOX (Floating Gate
Thin Oxide), in quanto hanno la gate isolata G
1
che si estende
parzialmente sulla regione di drain, e in questa sovrapposizione lo
spessore molto pi sottile (inferiore ai 10 nm).
Meccanismo di tunneling FN sia per la programmazione che per la
cancellazione del singolo bit.
Applicando una tensione positiva elevata su G
1
, gli elettroni del drain
possono passare attraverso il sottile strato di ossido sulla gate G
1
, per
effetto tunnel.
La programmazione del MOS viene annullata applicando un impluso di
polarit opposta (negativa) su G
2
Memorie FLASH
Memorie ROM che possono essere scritte e cancellate
elettricamente.
Basate su dispositivi MOS a doppia gate.
Programmazione della matrice per singolo bit basata su hot
electrons (pochi s).
Cancellazione contemporanea su tutti i bit della matrice (o per
larghi settori della stessa) basata su tunneling FN (pochi secondi).
A parit di area con le EEPROM hanno una capacit di memoria
doppia perch usando il processo di hot electrons per la
programmazione si evita il MOS di accesso.
Hanno un importanza crescente nei sistemi digitali, in quanto
permettono di programmare e cancellare le istruzioni contenute in
memorie ROM di alta capacit di memoria, con elevato numero di
cicli di cancellazione.


Caratteristiche delle memorie non volatili
NVM EPROM EEPROM FLASH
Programmazione Hot electrons Tunneling FN Hot electrons
Cancellazione
Radiazione lumin
Tunneling FN Tunneling FN
MOS per Cella 1 2 1
Tempo di programm.
< 10 s Secondi/Chip < 10 s
Tempo di cancell.
-
Minuti Secondi
Tempo di lettura ~ 50 ns ~ 100 ns ~ 50 ns
Correnti di program.
Elevate Basse Elevate
Cicli di scrittura ~ 100 ~ 10
5
~ 10
3
- 10
5

Segnali analogici e digitali
t
t
V(t)
V(t)
t
0
t
1
t
2
t
3
. . . .


t
0
t
1
t
2
t
3
. . . .


Un segnale analogico pu assumere qualunque
valore pertanto la sua ampiezza mostra una
variazione continua in tutto il suo intervallo di
attivit.
Un segnale digitale rappresentato mediante
una sequenza di numeri, ognuno dei quali
rappresenta il valore del segnale in un
determinato istante di tempo.

I segnali possono essere convertiti dalla forma
analogica a quella digitale attraverso i processi
di campionamento e quantizzazione del segnale.
Campionamento dei segnali analogici
S
1

Circuito sample-and-hold:
E formato da un interruttore analogico che pu essere
realizzato con una porta di trasmissione a MOSFET, un
condensatore di immagazzinamento e (non mostrato) un
amplificatore di isolamento.

Linterruttore si chiude periodicamente sotto il controllo
di un segnale impulsivo periodico (clock).

Il tempo in cui linterruttore resta chiuso, ,
relativamente breve ed i campioni ottenuti sono
immagazzinati (memorizzati) nel condensatore.

Il livello di tensione presente su C tra due successivi
intervalli di campionamento rappresenta il campione
presente in ingresso.

Ognuno di questi livelli di tensione viene applicato
allingresso di un convertitore A/D che fornisce un
numero binario di N bit proporzionale al valore del
campione del segnale.

La possibilit di eseguire lelaborazione su un numero
di campioni di un segnale analogico si fonda sul
teorema del campionamento o di Shannon.


t
t
t
v
I

v
S

v
O

Teorema del campionamento di Shannon
Dato un segnale f(t) di cui conosciamo la risposta in
frequenza:
}
+

= dt e t f j F
t je
e ) ( ) (
Detto lo spettro del segnale f(t), se
f(t) a banda strettamente limitato. Cio se


possibile ricostruire il segnale f(t),
attraverso un filtro passa basso, a partire dai
campioni, se e solo se verificata la
seguente relazione:
) ( e j F
M
e e e >
0 ) ( = e j F
2
S
M
e
e <
Questa una relazione che permette di
correlare il segnale tempo continuo con quello
tempo discreto senza perdere linformazione

Quantizzazione del segnale
Segnale analogico: 0 10 volt
Conversione in forma digitale con uscita a 4 bit
4 bit 16 valori (da 0 a 15)
Risoluzione conversione = 10/15 = 2/3 V

Tutti i numeri campionati sono multipli di un incremento di base (2/3V).
Come si convertono i numeri che cadono a met tra due successivi livelli incrementati?
Se abbiamo il livello analogico 6.2V, questo cade fra 18/3 e 20/3, ma essendo pi vicino a 18/3
lo trattiamo come se fosse 6V (1001).
Questo processo prende il nome di quantizzazione.
A questo processo sono associati degli errori che prendono il nome di errori di quantizzazione.
0V 0000
2/3V 0001
6V 1001
10V 1111
Convertitori A/D e D/A come blocchi funzionali
t
v
A

Convertitore A/D: detto anche
ADC, riceve in ingresso un
campione analogico v
A
e
fornisce in uscita una parola
digitale ad N bit.

Convertitore D/A: detto anche
DAC, riceve in ingresso una
parola digitale di N bit e fornisce
in uscita un campione analogico.
I campioni alluscita di un convertitore D/A
spesso vengono fatti transitare per un
circuito di sample and hold. Alluscita del
quale si ottiene una forma donda a gradini.
I gradini possono quindi essere smussati
con un filtro passa-basso, dando luogo alla
curva in azzurro, ricostruendo il segnale
analogico alluscita.
Lerrore di quantizzazione di un convertitore
A/D equivalente a + bit meno significativo.
Convertitore D/A a resistori pesati (1)
La corrente I :




La tensione di uscita :




Ponendo si ottiene:


0
1
2
1
1
0
2
...
2 2
a
R
V
a
R
V
a
R
V
I
n
R
n
R
n
R

=
) 2 ... 2 2 (
2
0
0
2
2
1
1
1
'
'
a a a
R
R V
R I V
n
n
n
n
n
R
o
+ +

= =

R
R V
V
n
R
1
'
2

=
) 2 ... 2 2 (
0
0
2
2
1
1
a a a V V
n
n
n
n o
+ + =

Convertitore D/A a resistori pesati (2)

Un problema del convertitore D/A a resistori pesati che si devono
utilizzare resistenze con valori molto diversi tra loro.
Si assuma, per esempio, R=2,5K ed n=12.
La resistenza pi grande pari a 5,12M. E difficile realizzare
resistenze di valore cos elevato che abbiano le richieste precisione
e stabilit al variare della temperatura. Daltra parte, non si pu
scegliere per R un valore molto piccolo poich diventerebbe
paragonabile a quello della resistenza dellinterruttore elettronico,
con effetti negativi sullaccuratezza del circuito.
Conseguentemente, il convertitore D/A a resistori pesati non si usa
quando sono necessari pi di 4 bit.
Convertitore D/A con rete a scala R-2R (1)
In ogni nodo, la resistenza
vista guardando verso
sinistra, verso destra o verso
linterruttore 2R.

Ogni interruttore vede una
resistenza di 3R, per cui
connettendo linterruttore
comandato da a
i
a V
R
e gli
altri a massa, la corrente
entrante nel nodo i-esimo


R
V
I
R
i
3
=
Convertitore D/A con rete a scala R-2R (2)
La tensione di uscita V
o
pu essere calcolata applicando il principio
di sovrapposizione degli effetti.
1) a
0
= 1, a
1
= 0, a
2
= 0; I
0
= V
R
/3R. Dal momento che ogni nodo vede
una resistenza di 2R, la corrente uscente dal nodo 0 I
0
/2, la corrente
entrante nel nodo 2 I
0
/4 e la corrente circolante nella resistenza 3R
I
0
/8 (vedi figura pag. precedente). La tensione V
o
vale quindi:



2) a
0
= 0, a
1
= 1, a
2
= 0; I
1
= V
R
/3R ;


3) a
0
= 0, a
1
= 0, a
2
= 1; I
2
= V
R
/3R ;
3
0
0
2
3
8
) 1 (
R
o
V
R
I
a V = = =
2
1
1
2
3
4
) 1 (
R
o
V
R
I
a V = = =
1
2
2
2
3
2
) 1 (
R
o
V
R
I
a V = = =
Convertitore D/A con rete a scala R-2R (3)
Sommando si ottiene:




Per un convertitore ad n bit si ha:
) 2 2 2 (
2
) 1 ( ) 1 ( ) 1 (
0
0
1
1
2
2
3
2 1 0
a a a
V
a V a V a V V
R
o o o o
+ + = = + = + = =
) 2 2 ... 2 2 (
2
0
0
1
1
2
2
1
1
a a a a
V
V
n
n
n
n
n
R
o
+ + =

Convertitore A/D a controreazione

Utilizza un comparatore, un contatore up-down
(avanti-indietro) ed un convertitore D/A.
Il comparatore fornisce unuscita che assume uno dei
seguenti valori: positivo quando il segnale
differenza in ingresso positivo e negativo quando il
segnale differenza in ingresso negativo.
Il suo nome deriva dal fatto che utilizza un DAC nel
suo anello di controreazione.
Vantaggi: in grado di seguire le variazioni
incrementali del segnale dingresso piuttosto
rapidamente.
Svantaggi: il funzionamento lento se parte da zero.

Convertitore A/D a controreazione (2)
Principio di funzionamento:

Se luscita del contatore 0,
luscita v
o
del convertitore D/A
risulta nulla e luscita del
comparatore sar positiva e il
conteggio degli impulsi di clock
crescente.
Luscita del DAC cresce al
crescere del conteggio fino a
quando tale uscita raggiunge il
valore del segnale analogico
dingresso.
A questo punto il comparatore
commuta ed interrompe il
conteggio.
Luscita del contatore sar
dunque lequivalente digitale
della tensione analogica
dingresso.
Convertitore A/D ad approssimazioni successive (1)
Il tempo di conversione
pari a (n+2)T
clock
.
Il valore della frequenza
di clock limitato dai
transistori alluscita del
convertitore D/A
Laccuratezza dipende
principalmente da
convertitore D/A e dal
comparatore
Lerrore di
quantizzazione LSB
2
1

V
c
=1 se V
a
<V
o

V
c
=0 se V
a
>V
o

S/H (sample-and-hold)
Circuito di campionamento e tenuta
f
C
: frequenza di
campionamento
a
2

Convertitore A/D ad approssimazioni successive (2)
Sono necessari 5 impulsi di clock per eseguire la conversione:

1

impulso - Il convertitore inizializzato ponendo Q

2
=1 e
Q
1
=Q
0
=0.
2

impulso - La tensione V
o
, ottenuta convertendo in forma
analogica il numero binario Q
2
Q
1
Q
0
e sottraendo
LSB, confrontata con V
a
. Se V
a
<V
o
, Q
2

riportato a 0; viceversa, se Va>Vo, Q
2
viene
lasciato ad 1. Si pone, quindi, Q
1
=1.
3

impulso - Viene determinato il valore di Q

1
nel modo
descritto nel punto precedente e si pone Q
0
=1.
4

impulso - Viene determinato il valore di Q

0
.
5

impulso - Vengono abilitate le tre porte AND per la lettura

del registro.



Convertitore A/D ad approssimazioni successive (3)
Esempio: V
a
= 5,2V; V
FS
= 7V; 1LSB = V
FS
/7 = 1V
100
110
010
110
111
111
101
001
011
010
001
000
101
100
011
T
CLOCK
4T
CLOCK
3T
CLOCK
2T
CLOCK
5T
CLOCK
0
(0V) 000
(2V) 010
(3V) 011
(4V) 100
(1V) 001
(5V) 101
V
FS
(7V) 111
(6V) 110
V
a

}

}
}
}
}
}
}
}

111
110
100
011
010
000
001
101
1LSB
MSB
LSB
Convertitore A/D di tipo Flash (1)
Utilizza 2
N
-1 comparatori per confrontare il livello del
segnale dingresso con ognuno 2
N
-1 possibili livelli di
quantizzazione.
Le uscite dei comparatori sono elaborate mediante un
circuito logico di codifica per fornire gli N bit della
parola digitale duscita.
Vantaggi: possibile ottenere una conversione
completa nellambito di un ciclo di clock. E molto
veloce.
Svantaggi: notevole complicazione circuitale.
Convertitore A/D di tipo Flash (2)
Schema di un convertitore
A/D Flash a 3 bit
CLOCK
a
2

a
1

a
0

13 V
o
/14
9 V
o
/14
11 V
o
/14
V
o
/14
7 V
o
/14
5 V
o
/14
3 V
o
/14
C
7
C
6
C
5
C
4
C
3
C
2
C
1
a
2
a
1
a
0

0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 1 0 0 1
0 0 0 0 0 1 x 0 1 0
0 0 0 0 1 x x 0 1 1
0 0 0 1 x x x 1 0 0
0 0 1 x x x x 1 0 1
0 1 x x x x x 1 1 0
1 x x x x x x 1 1 1
Codificatore con priorit
X {0,1}
Convertitore A/D di tipo Flash (3)
13 V
o
/14
11 V
o
/14
9 V
o
/14
7 V
o
/14
5 V
o
/14
3 V
o
/14
V
o
/14
Esempio:
V
a
= 5,2V

C
7
C
6
C
5
C
4
C
3
C
2
C
1
0 0 1 1 1 1 1

a
2
a
1
a
0

1 0 1

Convertitore A/D a doppia rampa (1)
Utilizza un integratore (con operazionale), un
comparatore per confrontare luscita dellintegratore
con il livello zero (massa), un contatore modulo
M=2
N
ed una logica di controllo (flip flop).

Vantaggi: elevata precisione (funzionamento
indipendente dai valori esatti di R e C
dellintegratore

Svantaggi: lentezza (tempo di integrazione fisso).

Convertitore A/D a doppia rampa (2)
Schema di principio:
Descrizione del funzionamento:
1) Linterruttore S
1
collega inizialmente la tensione
V
a
allingresso dellintegratore (Q
N
= 0).
2) Il segnale di uscita dellintegratore una rampa
con pendenza V
a
/RC.
3) Luscita del comparatore al livello alto, per cui
la porta AND risulta abilitata e il contatore modulo
2
N
conta gli impulsi del segnale di clock.
4) Dopo 2
N
impulsi, il contatore si azzera.
5) Q
N
si porta al livello alto ed S
1
connette V
R

allingresso dellintegratore.
6) La tensione v
o
sar ora una rampa con
pendenza positiva V
R
/RC.
7) Il contatore inizia un nuovo conteggio che
termina quando v
o
diventa positiva.
8) Il numero di impulsi contati risulta
proporzionale alla tensione V
a
.
9) Dopo la lettura del contatore, la capacit C viene
scaricata mediante S
2
e vengono azzerati il
contatore ed il flip-flop FF
N


v
i

1
v
o
> 0 v
c
= 0
V
0
< 0 v
c
= 1
Q
N
= 0 v
i
= V
a

Q
N
= 1 v
i
=V
R
Convertitore A/D a doppia rampa (3)
} } }
+ = = = =
2
1
1 2
) (
1 1 1
0 ) (
1 2 1
0 0
2
T
T
R a
R
T
a
T
i o
T T
RC
V
T
RC
V
dt V
RC
dt V
RC
dt v
RC
T v
N
c
T T 2 *
1
=
c
T T T =
1 2
C
R
N
c
a
T
RC
V
T
RC
V
= 2
a
R
N
V
V
2
=
La tensione v
o
al tempo T
2
data da:
Sostituendo le espressioni e si ottiene:
Convertitore A/D a doppia rampa (4)
N
c
T T 2 *
1
=
T
1
T
2

t
v
C

v
O

RC
V
R

RC
V
a

R a
V V s
c
T T T =
1 2
Forme donda: Nota:
Se V
a
cambia durante T
1
, risulta
proporzionale al valore medio di V
a

nellintervallo T
1



Ci si pu dimostrare ricordando che gli
integrali nei due intervalli T
1
e (T
2
T
1
) sono
uguali:


Moltiplicando e dividendo per T
1
il primo
integrale, si ha:


Sostituendo lespressione di <V
a
> si ottiene:



dt V
T
V
a
T
a
}
>= <
1
0 1
1
} }
=
2
1
1
1 1
0
T
T
R a
T
dt V
RC
dt V
RC
R C a
T
V T
RC
dt V
RC T
T
=
}

1 1
1
0 1
1
> < =
a
R
N
V
V
2