Eletrnica Digital

prof. Victory Fernandes

victoryfernandes@yahoo.com.br www.tkssoftware.com/victory

Circuitos combinacionais
Em qualquer instante de tempo, nveis lgicos das sadas depende apenas dos nveis lgicos das entradas
Condies de entrada anteriores no tem efeito sobre as sadas atuais Circuitos no tem memria

Flip-Flops
Elemento de memria Implementado a partir de portas lgicas Tambm conhecidos como FFs, latch e multivibrador biestvel

Flip-Flops
Entradas de controle
Nome depende do tipo de flip-flop em questo

Sadas Q e Q
Q a sada normal do FF e Q a sada invertida Q representa o estado do FF

Tipo SR Tipo JK Tipo D

Flip-Flop SR
SET/RESET(CLEAR)
Q = 1 setar o flip-flop Q = 0 resetar o flip-flop

Flip-Flop SR
Latch com NAND Latch com NOR
Entradas em repouso, ento uma delas pulsada sempre que se deseja alterar as sadas

NAND

Latch com NAND

Latch com NAND

Entradas em repouso (nvel ALTO), ento uma delas pulsada (nvel BAIXO) sempre que se deseja alterar as sadas
Existem dois estados de sada igualmente provveis quando SET=RESET=1

Latch com NAND

Quando energizado no possvel prever o estado inicial da sada do FF se as entradas SET=RESET=1
Existem chances iguais de o estado inicial da sada ser Q=0 ou Q=1
Dependncia de fatores como atrasos internos de propagao, capacitncias parasitas e carga externa

Latch com NAND

Se Q=0 ento NAND2 d sada Q=1 e consequentemente NAND1 d sada Q=0

Latch com NAND

Se Q=1 ento NAND2 d sada Q=0 e consequentemente NAND1 d sada Q=1

Latch com NAND

Se um latch tiver de iniciar em um estado particular para garantir a operao adequada de um circuito, ele no deve ser iniciado com SET=RESET=1, ou seja, ter de ser colocado no estado desejado
Aplicar pulso apropriado na entrada SET ou RESET no incio da operao do circuito

Setando o Latch
Anlise quando Q=0 ao energizar
Quando SET=0 no instante t0, sada altera para Q=1 Quando retornamos SET=1 no instante t1, valor da sada permace Q=1

Setando o Latch
Anlise quando Q=1 ao energizar
Quando SET=0 no instante t0 sada permanece Q=1 Quando retornamos SET=1 no instante t1, valor da sada permace Q=1

Setando o Latch
Nos dois casos anteriores a sada assume valor Q=1 quando entrada SET pulsada

Resetando Latch
Anlise quando Q=0 ao energizar
Quando RESET=0 no instante t0, valor da sada permanece Q=0 Quando retornamos RESET=1 no instante t1, valor da sada permace Q=0

Resetando Latch
Anlise quando Q=1 ao energizar
Quando RESET=0 no instante t0, valor da sada altera para Q=0 Quando retornamos RESET=1 no instante t1, valor da sada permace Q=0

Resetando o Latch
Nos dois casos anteriores a sada assume valor Q=0 quando entrada RESET pulsada

Latch com NAND Resumo

SET=RESET=1
Estado normal de repouso No tem nenhum efeito na sada Sada Q permace a mesma da condio anterior

SET=0; RESET=1 (Setar o latch)

Sada Q=1 Sada permance Q=1 mesmo se SET=1

SET=1; RESET=0
Sada Q=0 Sada permance Q=0 mesmo se RESET=1

Latch com NAND Resumo

SET=RESET=0
Tenta a mesmo tempo setar e resetar o latch Produz Q=Q=1 Se as entradas retornarem ao 1 simultaneamente o resultado imprevisvel Condio invlida

Latch com NAND Resumo

SET 0 0 1 1 RESET 0 1 0 1 Sada Invlida* Q=1 Q=0 No muda

* Produz Q=Q=1

Representao Alternativas

NOR

Latch com NOR

Latch com NOR Resumo

SET 0 0 1 1 RESET 0 1 0 1 Sada No muda Q=0 Q=1 Invlida*

* Produz Q=Q=0

Latch com NOR

Entradas em repouso (nvel BAIXO), ento uma delas pulsada (nvel ALTO) sempre que se deseja alterar as sadas
Existem dois estados de sada igualmente provveis quando SET=RESET=0

Latch com NOR

Quando energizado no possvel prever o estado inicial da sada do FF se as entradas SET=RESET=0
Existem chances iguais de o estado inicial da sada ser Q=0 ou Q=1
Dependncia de fatores como atrasos internos de propagao, capacitncias parasitas e carga externa

Latch com NOR

Se Q=0 ento NOR2 d sada Q=1 e consequentemente NOR1 d sada Q=0 Se Q=1 ento NOR2 d sada Q=0 e consequentemente NOR1 d sada Q=1

Latch com NOR

Se um latch tiver de iniciar em um estado particular para garantir a operao adequada de um circuito, ele no deve ser iniciado com SET=RESET=0, ou seja, ter de ser colocado no estado desejado
Aplicar pulso apropriado na entrada SET ou RESET no incio da operao do circuito

Latch com NOR Resumo

SET=RESET=0
Estado normal de repouso No tem nenhum efeito na sada Sada Q permace a mesma da condio anterior

SET=1; RESET=0 (Setar o latch)

Sada Q=1 Sada permance Q=1 mesmo se SET=0

SET=0; RESET=1
Sada Q=0 Sada permance Q=0 mesmo se RESET=1

Latch com NOR Resumo

SET=RESET=1
Tenta a mesmo tempo setar e resetar o latch Produz Q=Q=0 Se as entradas retornarem ao 0 simultaneamente o resultado imprevisvel Condio invlida

Exemplo de aplicao

Exemplo de aplicao

Exemplo de aplicao

Exemplo de aplicao

Pulsos Digitais
Borda de subida
tr Rise Time

Borda de descida
tf Fall Time Tempo que a tenso leva para variar entre 10% e 90% do nvel ALTO

Durao, Largura do pulso

tw Width Time Tempo entre os pontos em que as bordas esto a 50% do nvel alto

Pulsos Digitais

Sinal de Clock
Sistemas assncronos Sistemas sncronos

Sinal de Clock
Sistemas assncronos
Sada pode mudar de estado a qualquer momento em que uma ou mais entradas mudarem de estado Projeto e anlise de defeitos so mais complicados

Sinal de Clock
Sistemas sncronos
O momento exato em que uma sada qualquer muda de estado determinado pelo sinal de clock Sinal de clock um trem de pulsos retangulares (onda quadrada) Sinal de clock distribuido para todo o sistema (sistema trabalha de forma sincronizada)

Sistemas sncronos
Velocidade da operao depende da frequncia do clock (1Hz=1ciclo/segundo)

possvel sincronizar eventos usando flipflops com clock

Projetados para s mudar de estado em uma das transies o sinal de clock

Flip-flop com Clock

Entradas de controle sncronas
Determina O QUE acontece com as sadas

Entrada de clock denominada CLK, CK ou CP

Determina QUANDO as sadas sero alteradas

Flip-flop com Clock

Entrada de clock disparada por borda de subida ou descida

Flip-flop SR com Clock Resumo

* Produz Q=Q=0

Flip-flop SR com Clock Resumo

Flip-flop SR com Clock Resumo

* Produz Q=Q=1

Flip-flop disparado por borda Circuito Interno

Circuito interno dividido em 3 partes
Latch NAND ou NOR Circuito direcionador de pulsos Circuito detector de borda

Flip-flop disparado por borda

Detector de borda
Leva em considerao atraso de resposta das portas lgicas (nanosegundos) de forma a produzir um pulso estreito (spike) durante as bordas As sada Q afetada por um curto perodo de tempo aps a ocorrncia da borda ativa

Detector de borda

Parmetros de Temporizao
Devem ser observados para que o FF com clock responda forma confivel s entradas de controle quando ocorrer uma transio ativa da entrada CLK
Tempo de Setup (ts) (preparao) Tempo de Hold (th) (manuteno)

Parmetros de Temporizao

Parmetros de Temporizao
Tempo de Setup (ts) (preparao)
Intervalo de tempo que precede imediatamente a transio ativa do sinal de clock durante o qual a entrada de controle deve ser mantida

Tempo de Hold (th) (manuteno)

Intervalo de tempo que segue imediatamente aps a transio ativa do sinal de clock durante o qual a entrada de controle deve ser mantida Fabricantes determinam este valor e se no respeitado o FF pode responder de forma no confivel

Parmetros de Temporizao
Para garantir que o FF funcione corretamente quando ocorrer uma transio ativa do clock
Entradas de controle no devem mudar de estado por pelo menos 1 intervalo de tempo ts(min) antes da transio de clock Entradas de controle no devem mudar de estado por pelo menos 1 intervalo de tempo th(min) aps a transio de clock

Parmetros de Temporizao
Tempo de Setup (ts) (preparao)
Valores mnimos na ordem de 5 a 50ns

Tempo de Hold (th) (manuteno)

Valores mnimos na ordem de 0 a 10ns

Tempos medidos entres os instantes em que as transies esto em 50%

SN54279 QUADRUPLE S-R LATCHES

SN54279 QUADRUPLE S-R LATCHES

Sum bsico

Sum completo

Dvidas?
Victory Fernandes
E-mail: victoryfernandes@yahoo.com.br Site: www.tkssoftware.com/victory

 Referncias Bsicas
Sistemas digitais: fundamentos e aplicaes - 9. ed. / 2007 - Livros FLOYD, Thomas L. Porto Alegre: Bookman, 2007. 888 p. ISBN 9788560031931 (enc.) Sistemas digitais : princpios e aplicaes - 10 ed. / 2007 - Livros - TOCCI, Ronald J.; WIDMER, Neal S.; MOSS, Gregory L. So Paulo: Pearson Prentice Hall, 2007. 804 p. ISBN 978-85-7605-095-7 (broch.) Elementos de eletrnica digital - 40. ed / 2008 - Livros - CAPUANO, Francisco Gabriel; IDOETA, Ivan V. (Ivan Valeije). So Paulo: rica, 2008. 524 p. ISBN 9788571940192 (broch.)

 REFERNCIAS COMPLEMENTARES:
Eletronica digital: curso prtico e exerccios / 2004 - Livros - MENDONA, Alexandre; ZELENOVSKY, Ricardo. Rio de Janeiro: MZ, c2004. (569 p.) Introduo aos sistemas digitais / 2000 - Livros - ERCEGOVAC, Milos D.; LANG, Tomas; MORENO, Jaime H. Porto Alegre, RS: Bookman, 2000. 453 p. ISBN 85-7307-698-4 Verilog HDL: Digital design and modeling / 2007 - Livros - CAVANAGH, Joseph. Flrida: CRC Press, 2007. 900 p. ISBN 9781420051544 (enc.) Advanced digital design with the verlog HDL / 2002 - Livros - CILETTI, Michael D. New Jersey: Prentice - Hall, 2002. 982 p. ISBN 0130891614 (enc.) Eletronica digital / 1988 - Livros - Acervo 16196 SZAJNBERG, Mordka. Rio de Janeiro: Livros Tcnicos e Cientficos, 1988. 397p. Eletronica digital : principios e aplicaes / 1988 - Livros - MALVINO, Albert Paul. So Paulo: McGraw-Hill, c1988. v.1 (355 p.) Eletrnica digital / 1982 - Livros - Acervo 53607 TAUB, Herbert; SCHILLING, Donald. So Paulo: McGraw-Hill, 1982. 582 p.