PRINCIPIOS DE DISEO DE LOGICA SECUENCIAL

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Un circuito lgico secuencial es aquel cuyas salidas no solo dependen de sus entradas actuales, si no tambin de una secuencia de entradas anterior. El estado de un circuito secuencial es una coleccin de variables de estado, cuyos valores en cualquier momento contienen toda la informacin pasada necesaria para establecer el comportamiento futuro del circuito. Estabilidad: En la figura se muestra un circuito con lazo de realimentacin, lo que implica que debe satisfacerse la ecuacin booleana.

z (t ) x(t ). z (t )

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Si la puerta tiene un retardo de propagacin distinta a cero.

Z(t)=x(t-tpd) z(t-tpd) Luego la seal de salida z(t) ya no es funcin de su valor actual, sino que depende del valor anterior z(t-tpd) que puede ser distinto de z(t). Metaestabilidad: La condicin en la que una seal tiende de igual forma hacia 0 y hacia 1 y por consiguiente a estar estacionaria en un valor intermedio, se llama metaestabilidad.

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Vsal1 =Vent2

ESTABLE Vsal1 =T(Vent1)

METAESTABLE

Vsal2 =T(Vent2)

ESTABLE

Vsal2 =Vent2

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metaestable Una moneda tiene dos posiciones estables sobre sus caras, y una posicin metaestable sobre su canto

estable

estable

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Donde gi, hi, son funciones booleanas, que podemos escribir en notacin vectorial
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 Z1 Z 2 Z ; ... Zm

X1 X 2 X ; ... Xn

Y 1 Y 2 Y ... Yr

Donde Zi, Xi, Yi son variables binarias. Todos los vectores de la ecuacin anterior dependen del tiempo.

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Tablas y Diagramas de Estados: La relacin funcional existente entre la entrada, la salida, el estado presente y el estado siguiente se muestran de manera clara en la tabla de estados o en el diagrama de estados.

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x/z Entrada/Salida y Estado Actual

Estado Siguiente

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Tipos de circuitos secuenciales

Existen dos tipos de circuitos secuenciales: 1. Sincrnicos: Son sistemas cuyo comportamiento puede definirse a partir del conocimiento de sus seales en instantes discretos de tiempo. 2. Asincrnicos: Depende del orden que cambien las seales de entrada y pueda ser afectadas en un instante dado de tiempo.

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El Reloj (Clock)
El Periodo (T): es el tamao en tiempo de un ciclo.

La Frecuencia (f): es el inverso del periodo, 1/T y est dada en Hertz (Hz).
Ejemplo: Una seal con frecuencia de 200 MHz, corresponde a una seal que tenga un periodo de 5 ns. En la mayora de los sistemas sincrnicos, los cambios ocurren en las transiciones donde la seal cambia de 0 a 1 de 1 a 0.

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Vcc

RESET RA 7 DISCHARGE RB 3 ONDA CUADRADA 4

THRESHOLD

555
Fmx=1HHz

2 C

TRIGGER

GND 1

C CAPACITOR OPCIONAL BYPASS

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Consideraciones de Diseo:

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Elementos Biestables: Tienen dos estados estables. El elemento biestable es tan simple que no tiene entradas, y por lo tanto, no hay manera de controlar o cambiar su estado. Cuando se le aplica por primera vez energa al circuito, se queda aleatoriamente en uno a otro estado y permanece ah para siempre.

Q 1 0

VE2 1 0

VS1 0 1

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Latch Set-Reset: Estructura NOR

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Latch Set-Reset: Estructura NAND

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Latch SR Sincronizado: Mediante una seal de control se inhibe los cambios de estado de un Latch SR, y se activa la seal de control para habilitar el Latch de modo que responda a los nuevos valores de S y R.

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FLIP-FLOPS
Un flip-flop es una celda binaria capaz de almacenar un bit de informacin. Tiene dos salidas, una para el valor normal y una para el valor complementario. La diferencia entre los diversos tipos de flip-flops est en el nmero de entradas que posean y la manera en la cual las entradas afectan el estado binario.

Tipos

Flip-Flop Flip-Flop Flip-Flop Flip-Flop

SR (Latch) D JK T

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Entradas Asncronas.
SET
SET 1 0 1 0 RESET 1 1 0 0 FF Operacin Sincrnica Q=1 SET Q=0 CLEAR No se utiliza AMBIGUA

J CK

Q RESET

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Convenciones de Fabricantes de CHIPS.

Entrada SET Asincrnica

Entrada RESET Asincrnica

DC SET
PRESET

DC CLEAR
CLEAR

SET
Sd (fijacin directa)

RESET
Cd (eliminacin Directa)

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Tipos de entrada de Reloj:

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Retardos de Propagacin.
Existe una demora desde el instante de seal aplicada hasta el instante en que realiza su cambio. Frecuencia Mxima de cronometraje 20 a 40 Mhz Promedio de 20 Mhz. FF 7440. Tiempos de ALTO y BAJO. Tiempo mnimo de CLK que debe permanecer en BAJO. Tiempo mnimo de CLK que debe permanecer en ALTO.
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Retardo Inercial: Si el pulso que se aplica a una compuerta fsica es muy estrecho, normalmente de ancho tw comparable o menor que el valor tpd de la compuerta, puede ocurrir que el pulso no pase por la compuerta, que se debe a la inercia natural o resistencia al cambio de la compuerta, por tanto el pulso de entrada requiere cierta energa mnima y cierto ancho mnimo, para generar una respuesta en la compuerta.

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Tiempo de Establecimiento Set up Time (ts): Es el intervalo mnimo que los niveles lgicos deben mantener constantes en las entradas (J-K, S-R, D o T) antes que llegue el flanco de disparo de reloj, de modo que dichos niveles sincronicen correctamente en el F/F. Este intervalo, para el caso del tipo D, se muestra:
50%
50%

D Ck

ts
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Tiempo de Mantenimiento Hold Time (th): Es el intervalo mnimo en que los niveles lgicos deben mantenerse constantes en las entradas, despus de que haya pasado el flanco de disparo de reloj, de modo dichos niveles sincronicen correctamente el F/F, se ilustra para el caso del tipo D.
D
50% 50%

Ck

th

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Flip Flop S-R: Uno de los circuitos secuenciales mas bsicos es el flip flop S-R.

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C
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

SR
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Q
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Q*
0 1 0 1 0 1 0 1 0 1 0 0 1 1 X X

Comentario
Retencin Retencin Retencin Retencin Retencin Retencin Retencin Retencin Sin cambio Sin cambio Reset Reset Set Set No permitido No permitido
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Del mapa K se obtiene: Q* = CS + CQ + RQ

110 0XX,10X 0 101 1 0XX,1X0

Si C = 0 Q* = Q. Lo que significa que el estado presente se mantiene. Si C = 1 Q* = S + RQ Ecuacin Caracterstica del Latch SR.

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Flip Flop J-K: Si aseguramos que las entradas S-R no estarn nunca las dos en 1, el circuito se volvera estable. El flip flop modificado se denomina J-K en honor de Jack Kilby inventor del circuito integrado.

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C
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

JK
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Q
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Q*
0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0

Comentario
Retencin Retencin Retencin Retencin Retencin Retencin Retencin Retencin Sin cambio Sin cambio Reset Reset Set Set Negado Negado
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Del mapa K se obtiene: Q* = CQ + CJQ + KQ

Si C = 0 Q* = Q. Lo que significa que el estado presente se mantiene.

Si C = 1 Q* = JQ + KQ Ecuacin caracterstica del FF JK.

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Flip Flop D: Otra modificacin del flip flop S-R, es el flip flop D. Este retiene el valor de la entrada en cada pulso de reloj.

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Q*

Comentario

0
0

0
0

0
1

0
1

Retencion
Retencion

0
0 1 1 1 1

1
1 0 0 1 1

0
1 0 1 0 1

0
1 0 0 1 1

Retencion
Retencion Almacena 0 Almacena 0 Almacena 1 Almacena 1

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Del mapa se obtiene: Q* = CD + CQ

Si C = 0 Q* = Q. Con lo que el estado presente se mantiene.

Si C = 1 Q* = D Ecuacin caracterstica del FF D.
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Flip Flop T: Este flip flop se comporta reteniendo la entrada en cada pulsacin de reloj o en la modalidad toogle.

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C 0 0 0 0 1 1

T 0 0 1 1 0 0

Q 0 1 0 1 0 1

Q* 0 1 0 1 0 1

Comentario Retencion Retencion Retencion Retencion No cambia No cambia

1
1

1
1

0
1

1
0

Complementa
Complementa

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Del mapa se obtiene: Q* = CQ + TQ + CTQ

Si C = 0 Q* = Q. Con lo que el estado presente se mantiene.

Si C = 1 Q* = TQ + TQ = TQ Ecuacin caracterstica del FF T.
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RESUMEN:

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Smbolos con Entradas Asncronas.

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