Checkpoint et Rollback pour systmes multi-core (1/2)

Contexte
Systmes embarqus avec plusieurs curs connect par un rseau sur-puce
Fiabilit au niveau du logiciel des systmes embarques
Checkpoint: sauvegarde rgulire de ltat cohrent (des applications) du
systme dans une mmoire protge
Rollback: en cas de faute dtecte on restaure ltat cohrent de la mmoire

Implmentation
Simulation sur FPGA (code VHDL du systme fourni)
Systme avec des processeurs Blaze (Xilinx)
Chaque B avec sa propre mmoire
B Connect par un rseau de type mesh
Applications charges dans le Block RAM des Bs

ENSIMAG/ Phelma

Projet Implantation Systmes Embarqus

Checkpoint et Rollback pour systmes multi-core (2/2)

Simulation et validation de la plateforme

Trafic alatoire entre les curs
Code pour chaque cur fourni
Xilinx EDK, ModelSim

Implmentation du mcanisme checkpoint distribu

Un processus master qui dclenche le checkpoint sur les autres curs
Implmentation dun protocole de handshake / synchronisation

Implmentation du mcanisme rollbak distribu

Protocole handshake / synchronisation similaire au checkpoint

valuations de la perte de performance du systme

Injections de fautes
Analyse de limpact du rollback sur les performances

ENSIMAG/ Phelma

Projet Implantation Systmes Embarqus

eCOS sur systme multi-curs (Leon3) (1/2)

Contexte
Systmes critiques
Arospatial & dfense, mdical
Systme embarqu avec plusieurs curs
Curs compatible SPARC V8 (LEON3 et LEON3FT)
Communication par un multi bus hirarchique compatible AMBA 2.0
Systme dexploitation
Support pour SMP: eCOS, VxWorks, Linux 2.6

Implmentation
Plateforme matrielle sur FPGA
Open-source, disponible sur www.gaisler.com
4 curs LEON3FT (e.g. le ESA/Gaisler chip GINA)
Logiciel pour tester la plateforme
Lancer un OS avec plusieurs benchmarks
ENSIMAG/ Phelma

Projet Implantation Systmes Embarqus

eCOS sur systme multi-curs (Leon3) (2/2)

Intgration et validation de la plateforme FPGA

Code pour tester les composantes de la plateforme
Tester la plateforme
Simple applications
Lancer un OS (ROM et/ou RAM) avec des benchmarks
ENSIMAG/ Phelma

Projet Implantation Systmes Embarqus

Memory BIST programmable (1/2)

Contexte
Mmoires jusqu 80 % dun SoC
Nouvelles technos siliciums = nouveaux dfauts non modliss
Algos classiques pas suffisants pour tester les mmoires
BIST mmoire programmable

Objectifs
Synthtiser le MBIST et une mmoire sur FPGA (code VHDL du MBIST
fourni)
Validation en utilisant un PPC

ENSIMAG/ Phelma

Projet Implantation Systmes Embarqus

Memory BIST programmable (2/2)

Power PC

IF

FPGA

Etapes:
Synthse/optimisation du MBIST, de la mmoire et de linterface (IF) sur le
FPGA
Simulation par validation Modelsim
Ecriture de scnarios/algos de test faire excuter par le PPC
Validations sur la carte
Optimisations
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Projet Implantation Systmes Embarqus