Arquitectura Computadoras

UNIVERSIDAD NACIONAL
MAYOR DE SAN MARCOS

Decana de Amrica
FACULTAD DE INGENIERA DE
SISTEMAS E INFORMATICA
ARQUITECTURA DE COMPUTADORAS
Mg. JUAN CARLOS GONZALES SUAREZ
2015-I
Computadora Alambrada - Hardwired

Unidad de
Entrada
Circuito Secuencial
de Proceso y
Almacenamiento
Unidad de
Salida
Modelo de Von Newman

* Computador con
Programa almacenado
Memoria
Principal
Unidad Central
de Proceso
* Implica dos ciclos o estados

en el procesamiento de ordenes.
Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Surez
Bloques principales de una Computadora

ROM: UVPROM, FLASH-EPROM.
RAM: SRAM, DRAM, DDR.
Unidad de Memoria
Unidad de
Entrada
Teclado
Mouse
Lector de CD/DVD
Scanner
Micrfono
Disco Duro/Flexible
Unidad de Proceso
Unidad de Control
Unidad de
Salida
Monitor
Modem
Printer
Grabador de CD/DVD
Parlantes
Disco Duro/Flexible
+5V
GND
BUS DE DIRECCIONES
A15...A8
A15...A0
X1
X2
BUS DE DATOS/DIREC
DATOS
AD7...AD0
D7... D0
CLK OUT
RESET IN
READY
SID
SOD
TRAP
RST 7.5
RST 6.5
RTS 5.5
INTR
8085
HLDA
HOLD
S0
S1
IO/ M
ALE
RD
WR
INTA
RESET OUT
Control de Interrupc.
Control I/O Serie.
Internal Data Bus

Acumulador
Temporal
ALU
Reg de instruc.
Decodificador
de instrucciones
Buffer
Datos
Reg B
Reg C
Reg D
Reg E
Reg H
Reg L
Datos
Puntero de Pila
Contad de Program
Increm / Decrem
Latch Direccin
Flags
Control de Reloj
8085 CPU
Buffer
Direc.
Direc.
Interfase
De
Memoria
ES
2
1
DS
Unidad de Ejecucion
y
Control de Sistema
IP
De Bus
AH
Ejecucion
Queue
SS
Interfase
De
CS
Unidad
Unidad
Instruction
8088
CPU
AL
BH
BL
CH
CL
DH
DL
SP
BP
ALU
FLAGS
SI
DI
-BHE
A16-A19
-LOCK
AD15-AD0
-TEST
QS0, QS1
-RD, -WR
DT/-R, -DEN, ALE
-S2, -S1, -S0
ES
CS
Unidad de
Interface de Bus
SS
DS
IP
AH
AL
BH
BL
CH
CL
DH
DL
GND,VCC
Control
MN/MX
&
READY
Timing
RESET
CLK
ALU
(16 bits)
Flags
SP
BP
SI
DI
Cola de
instruc.
(6 Bytes)
8086 CPU
INTA
INT
NMI
-RQ/GT 0,1
HLDA
HOLD
80286 Pipelined Microarchitecture

Address formed in 1 clock
ADDRESS
UNIT
Effective
Address
Operands
EXECUTION
UNIT
6 Byte Prefetch queue
Real Adresses
Data
Instructions
Up to 3 Instructions
Pre-coded
Address
BUS
UNIT
Data
Code
Bytes
INSTRUCTION
UNIT
8 MB/s
Transfer rate
at 8 MHz
clock
80386 Pipelined Microarchitecture

Execution Unit
Segment Unit
Page Unit
Registers
Segment
Register
and Cache
Traslation
Lookaside
Buffer
Segment
Translator
Page
Translator
Barrel Shifter
Multiply/Divide
ALU
Bus Unit
Decoder
Prefetch
Queue
Instruction
Queue
Prefetcher
Decode
Unit
Prefetch
Unit
Bus
Interface
Address
Data
Control
80486DX2
Pentium MMX
Motorola 68060
MicroSPARC
Power
PC 601
AMD K7
Intel Core2 Duo
Microprocesador Cell
Arquitectura del Sistema Bsico 8086/88
Canal de direccion
8086
U
8088
Canal de datos
Canal de control
A19... A0
88: D0.... D7
O
86: D0....D15
A la
Memoria
y E/S
-RD, -WR,
IO/-M
Memoria LOGICA
80386DX
80486
80286
80386SX
8086
8088
FFFFFFFF
FFFFFFFE
FFFFFFFD
FFFFFF
FFFFFE
FFFFFD
FFFFF
FFFFE
FFFFD
4 GB
16 MB
1 MB
00002
00001
00000
000002
000001
000000
00000002
00000001
00000000
80286
80386SX
Memoria FISICA
Banco alto
(impar)
8088
FFFFF
FFFFE
FFFFD
00002
00001
00000
1 MB
FFFFFE
FFFFFC
FFFFFA
FFFFFF
FFFFFD
FFFFFB
-8 bits000005
000003
000001
Banco bajo
(par)
-8bits-
-8bits-
8 MB
8 MB
000004
000002
000000
D15-D8
D7-D0
Memoria FISICA
Banco 3
FFFFFFFF
FFFFFFFB
FFFFFFF7
80386DX y 80486
Banco 2
FFFFFFFE
FFFFFFFA
FFFFFFF6
1 GB
0000000B
00000007
00000003
D31-D24
Banco 1
FFFFFFFD
FFFFFFF9
FFFFFFF5
1 GB
0000000A
00000006
00000002
D23-D16
Banco 0
FFFFFFFC
FFFFFFF8
FFFFFFF4
1 GB
00000009
00000005
00000001
D15-D8
1 GB
00000008
00000004
00000000
D7-D0
EAX
386DX, 486
32 bits
Registros de
proposito general
AX Acumulador
BX Base
CX Contador
DX Datos
AX
16 bits
AH
AL
8 bits
8 bits
A
8 bits
Registro Flags (de banderas o indicadores)
386
486SX 486DX
286
C
P
A
86/88 Z
S
T
I
D
O
IOPL
NT
RF
VM
AC
acarreo
paridad
acarreo auxiliar
cero
signo
trampa
interrupcion
direccion
sobreflujo
nivel de privilegio de ent / sal
tarea anidada
reanudar
modo virtual
comprobacion de alineacion
Registros Apuntadores e Indices

SP
BP
SI
DI
IP
Puntero de pila
Puntero de base
Indice de fuente
Indice de destino
Puntero de instrucciones
ESP
EBP
ESI
EDI
EIP
No disponib. en
8086/88 y 286
Registros de Segmentos
CS
DS
ES
SS
Segmento de codigo
Segmento de datos
Segmento extra
Segmento de pila
SEGMENTO
64 KB
DIRECCION LOGICA y FISICA

LOGICA ====> SEGMENTO : DESPLAZAMIENTO
FISICA
====> ( SEGMENTO * 10h ) + DESPLAZAMIENTO

FFFFF
Ejm:
CS = 1000H
Desplaz. = F000H
1FFFF
DIR.LOGICA
1000:F000
1F000
Desplazamiento
F000
Entonces:
10000
1000
DIR. FISICA
1F000H
00000
Segmento
Apuntadores e Indices en los Segmentos

CS
IP
DS
SI
Puntero de
Instrucciones
SS
BP
Indice fuente
ES
Puntero base
Indice destino
SP
DI
Puntero de pila
SEGMENTOS Y DESPLAZAMIENTOS IMPLICITOS

8086 / 88
Segmento
Desplazamiento
CS
IP
SS
SP o BP.
DS
BX, DI, SI o un nmero de 16 bits.
ES
DI para instrucciones de cadenas.

Gracias
Juan Carlos Gonzales Suarez
juancgonzaless@yahoo.com

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Modelo de Von Newman

* Implica dos ciclos o estados

Bloques principales de una Computadora

Control I/O Serie.

Internal Data Bus

-S2, -S1, -S0

80286 Pipelined Microarchitecture

6 Byte Prefetch queue

80386 Pipelined Microarchitecture

Intel Core2 Duo

Arquitectura del Sistema Bsico 8086/88

Registro Flags (de banderas o indicadores)

Registros Apuntadores e Indices

DIRECCION LOGICA y FISICA

====> ( SEGMENTO * 10h ) + DESPLAZAMIENTO

Apuntadores e Indices en los Segmentos

SEGMENTOS Y DESPLAZAMIENTOS IMPLICITOS

BX, DI, SI o un nmero de 16 bits.

DI para instrucciones de cadenas.

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