Finite State Machines

Disciplina : EE 213 Tcnicas

Digitais e de Microprocessadores II
Prof. Corradi, Romeu Jnior
www.corradi.junior.nom.br

Tcnicas Digitais e de Microprocessadores TDM II

1.1

Mquinas de Estados Finitos e Autmatos

So
formas usada para representar Sistemas que possuem
memorizao de Estados, no sendo portanto meramente
combinacionais. Podem ser usados para representar:

Protocolos em Redes
Comportamento de Circuitos Eletrnicos
Comportamento de Programas de Computador
Comportamento de um Processo de Fabricao

O Contrle de um processo Fsico Analgico de uma forma geral:

Entrada
Analgica

Somador/
Comparador

Num Sistema Analgico a

PROCESSO

Realimentao

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Sada
Analgica

Relao entre Sada e Entrada

Pode Ser Representada por
Equaes Diferenciais e Integrais
Variveis Assumem Valores
Contnuos no Tempo

1.2

Lgica Combinacional e Lgica Sequencial

Lgica Combinacional
A sada depende apenas de uma combinao
lgica dos valores de entrada. A sada no
precisa esperar nenhum clock para ser
gerada. Sadas so geradas um tempo
pequeno (atraso da lgica) aps as entradas
mudarem.

B
T
C
U

Lgica Sequencial
a que faz uso de registros (memria)
A sada pode depender apenas dos estados
dos flip-flops ou da combinao dos estados
e das entradas.
Denomina-se ESTADO da lgica
sequencial ao conjunto de 1s e 0s
armazenados nos flip-flops (memria) da
lgica
O relgio demarca o momento em que os
estados mudam.
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C
CK

1.3

Autmatos Variveis Assumem Valores Discretos no Tempo

Representao:

Reset

11/0

10/0

10/1

E3

10/0

Estado

00/0

A- Tabela de Transio

E0
E1
E2
E3
E4

01/1
E4

00/1

PRXIMO ESTADO
ENTRADAS

SADAS (z)
ENTRADAS

x, y
00
E0
E3
E2
E3
E4

00/0
E2

11/0
E1

Entradas(x, y)

01/0

E0

11/1

01/0

Sada (z)

ESTADO
ATUAL

00/0

10/0

A- Diagrama de Transio

01
E2
E1
E2
E3
E0

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x, y
10
E0
E1
E2
E4
E2

11
E1
E2
E3
E3
E4

00
0
1
0
0
?

01
0
0
?
?
1

10
0
0
?
0
1

11
1
0
0
?
?
1.4

Autmatos Determinsticos e No Determinsticos

Autmato Finito Determinstico (AFD)

Um Conjunto Q de Elementos Denominados Estados

Um conjunto finito I denominado alfabeto de entrada
Uma funo F de mapeamento de Q X I em Q
Um estado inicial q0 em Q
Um Conjunto (no vazio) de Estados Terminais Z

Autmato Finito No Determinstico (AFND)

Um Conjunto Q de Elementos Determinados Estados

Um Conjunto finito I denominado alfabeto de entrada
Uma funo F de mapeamento de Q x I em subconjuntos de Q
Um conjunto de estados iniciais em Q
Um conjunto (no vazio) de estados terminais Z contido em Q

NOTA: Um AFND pode estar em vrios estados simultaneamente

(paralelismo vrios caminhos podem ser percorridos ao mesmo
tempo para chegar ao resultado final)
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1.5

Mealy and Moore Machines

Mealy Machine
Inputs

Next State
Combinatorial
Logic

Flip
Flops

Output
Combinatorial
Logic

Flip
Flops

Output
Combinatorial
Logic

Outputs

Clock
Moore Machine
Inputs

Next State
Combinatorial
Logic

Outputs

Clock
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1.6

Modelo de Moore e de Mealy

MODELO DE MOORE
- As sadas so definidas apenas em funo dos estados.
- No diagrama dos estados, o valor das sadas representado junto o cdigo
do estado.
Exemplo:

MODELO DE MEALY
- As sadas so definidas em funo dos estados e das entradas do
circuito.
- No diagrama dos estados, o valor das sadas representado junto ao
valor da entrada.
Exemplo:

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1.7

Mquina de Mealy
A- Exemplo:

Reset
E0

1/1

Prx. Estado/Sada

Atual

Entrada (x)

x=0

x=1

E0

E0/1

E2/0

E1

E3/1

E1/1

E2

E1/0

E4/1

E3

E0/0

E2/0

E4

E1/1

E3/0

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1/0
1/0

E2

1/0

E1

B- Tabela de Transio

Est.

0/0

0/1

0/0
0/1

0/1

E4
E3

1/0

1.8

Mquina de Moore
Reset
A- Exemplo:
0

0
E3/0

E0/1

E4/0

B- Tabela de Transio

Est.

E2/1

Prx. Estado

Sada (y)

Atual

Entrada (x)

x=0

x=1

E0

E0

E2

E1

E3

E1

E2

E1

E4

E3

E0

E2

E4

E1

E3

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1
E1/0

y = F (E)

1.9

Moore x Mealy

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1.10

Validade de Especificaes (I)

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1.11

Validade de Especificaes (II)

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1.12

Gerao das Equaes de Estado

Em Mquinas Determinsticas
Atribui-se a Codificao dos Estados
Mapeiam-se os Estados e Eventos em uma Tabela Verdade
Simplifica-se com o Mapa de Karnaugh (ou programa
especfico)

Em Mquinas No Determinsticas:

Cada estado representado por um bit (One Hot Encoding)

Cada termo produto o produto do evento com o estado origem
O estado ativado pelo ou dos produtos que chegam a ele
O estado desativado pelos produtos que efetivamente o
abandonam. Na verdade, um estado desativado pela ativao
de um estado gerado a partir dele. Portanto, no necessrio
especificar as equaes para desativar estados.

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1.13

Procedimentos de Projeto
1- A partir da especificao obter o diagrama de
estados;
2- Atribuir cdigos a cada estado do diagrama;
3- Com base no diagrama de estados, obter a
tabela de estados;
4- Escolher o tipo de flip-flop a utilizar;
5- Obter as equaes de entrada para cada flipflop, com base na tabela de estados;
6- Obter as equaes de sada do circuito;
7- Desenhar o circuito lgico.
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1.14

Anlise de um Exemplo (I)

Controlador de Vago:
Objetivo:
Modelar o comportamento
do controlador de um
vago de transporte de
materiais.

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1.15

Anlise de um Exemplo (II)

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1.16