VHDL Maquinas de Estado 2014-2C

VHDL: Mquinas de estado
Mquinas de estado (FSM)

Definicin
Una mquina de estados finita (FSM) es un modelo usado para
disear circuitos lgicos secuenciales.
Caractersticas
No puede estar en ms de un estado por vez.
El estado en el que se encuentra se denomina estado actual.
El cambio de un estado a otro se denomina transicin, y se
dispara con el reloj del circuito
Son muy tiles en el diseo de protocolos de comunicacin.
Existen dos tipos de mquinas de estado: Moore y Mealy
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Estructura de una mquina de Moore
Las salidas dependen slo del estado.
Estado actual
Entradas
Lgica de
prximo estado
Flip-Flops
de estado
Lgica de
salida
Salidas

Estructura de una mquina de Mealy
Las salidas dependen del estado y de las entradas.
Estado actual
Entradas
Lgica de
prximo estado
Flip-Flops
de estado
Lgica de
salida
Salidas

Codificacin de estados
Existen diferentes tipos de codificacin de estados
- Binaria
- One Hot
- Gray
- etc
La codificacin de estados puede hacerse manualmente
o de manera automtica
- En el mismo cdigo de VHDL se pueden establecer
atributos que indican que tipo de codificacin se quiere
- Se puede indicar a la herramienta de sntesis como
codificar los estados.

Posibles codificaciones para 8 estados

Diseo de una mquina de Mealy: Detector de 101

Consiste en 3 pasos:
- Definicin de los estados
- Descripcin de los registros de estado
- Descripcin de los bloques combinacionales de prximo
estado y de salida

Paso 1: Definicin de los estados
architecture det_arq of detector is

type tipo_estado is (A, B, C);
signal estado_actual, estado_siguiente: tipo_estado;
begin
end;

Paso 2: Descripcin de los registros de estado
registros: process(clk, rst)

begin
if rst = '1' then
estado_actual <= A;
elsif rising_edge(clk) then
estado_actual <= estado_siguiente;
end if;
end process;

Paso 3: Descripcin de los bloques combinacionales de
prximo estado y de salida
transiciones: process(estado_actual, secuencia)
begin
case estado_actual is
when A =>
if secuencia = '1' then
estado_siguiente <= B;
det_flag <= '0';
else
estado_siguiente <= A;
det_flag <= '0';
end if;

...
when B =>
det_flag <= '0';
else
estado_siguiente <= C;
det_flag <= '0';
end if;
...

...
when C =>
det_flag <= '1';
else
det_flag <= 0';
end if;
end case;
end process;
end;

Reporte de sntesis (ISE)

Reporte de sntesis (ISE)

Esquemtico (ISE - RTL Schematic)

Esquemtico (ISE - RTL Schematic)

Esquemtico (ISE - Technology Schematic)

Diseo de una mquina de Mealy: Simulacin (ISim)

Diseo de una mquina de Moore: Detector de 101

Consiste en 3 pasos:
- Definicin de los estados
- Descripcin de los registros de estado
- Descripcin de los bloques combinacionales de prximo
estado y de salida

Paso 1: Definicin de los estados
architecture det_arq of detector is

type tipo_estado is (A, B1, B2, C);
signal estado_actual, estado_siguiente: tipo_estado;
begin
end;

Paso 2: Descripcin de los registros de estado
registros: process(clk, rst)

begin
if rst = '1' then
estado_actual <= A;
elsif rising_edge(clk) then
estado_actual <= estado_siguiente;
end if;
end process;

Paso 3: Descripcin de los bloques combinacionales de
prximo estado y de salida
transiciones: process(estado_actual, secuencia)
begin
case estado_actual is
when A =>
det_flag <= '0';
estado_siguiente <= B1;
else
end if;

...
when B1 =>
else
end if;
when B2 =>
else
end if;
...

...
when C =>
else
end if;
end case;
end process;
det_flag <= '1' when estado_actual = B2 else '0';
end; -- fin de la arquitectura

Reporte de sntesis de la mquina de Moore (ISE)

Reporte de sntesis de la mquina de Moore (ISE)

Esquemtico de la mquina de Moore (ISE - RTL Schem)

Esquemtico de la mquina de Moore (ISE - Tech Schem)

Diseo de una mquina de Moore: Simulacin (ISim)

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