LGICA SECUENCIAL

SEMANANA 1

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Lgica Secuencial
La lgica secuencial es un tipo de circuito de lgica que la salida dependa no slo de la actual entrada sino
tambin de la historia de la entrada. Esto est en contraste con la lgica combinational, del que la salida es una
funcin y solamente de la actual entrada. Es decir la lgica secuencial tiene almacenaje (memoria) mientras
que la lgica combinational no.

La lgica secuencial por lo tanto se utiliza para construir algunos tipos de computadora memoria, otros tipos de
retrasan y los elementos del almacenaje, y autmatas finito. La mayora de los circuitos de computadora
prcticos son una mezcla de la lgica combinational y secuencial.En los Circuitos Combinacionales las salidas
estn determinadas por completo por los valores presentes en las entradas.
En los Circuitos Secuenciales las salidas dependen de la conducta anterior del circuito, as como de los valores
presentes en las entradas. 2

Los Circuitos Secuenciales se realizan usando Lgica Combinacional y uno o ms Flip-Flops.

Lgica Secuencial

Un sistema secuencial dispone de elementos de memoria cuyo contenido puede

cambiar a lo largo del tiempo.
El estado de un sistema secuencial viene dado por el contenido de sus
elementos de memoria.
Es frecuente que en los sistemas secuenciales exista una seal que inicia los
elementos de memoria con un valor determinado: seal de inicio (reset).
La seal de inicio determina el estado del sistema en el momento del arranque
(normalmente pone toda la memoria a cero).
La salida en un instante concreto viene dada por la entrada y por el estado
anterior del sistema.
El estado actual del sistema, junto con la entrada, determinar el estado en el
instante siguiente >> realimentacin.
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Lgica Secuencial

Los circuitos secuenciales se pueden dividir en sncronos y

asncronos.
1. Sncronos: las entradas, salidas y los estados internos se
muestrean en instantes de tiempo definidos que son
controlados por una seal de reloj.

2. Asncronos: los circuitos responden a cambios en las entradas

que se pueden producir en cualquier momento.

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Lgica Secuencial

Seal de reloj
Perodo de reloj
Tiempo entre transiciones sucesivas en la misma direccin
Frecuencia de reloj
Inversa del perodo de reloj

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Lgica Secuencial

Ancho del pulso

Intervalo de tiempo en el que la seal de reloj vale 1
Rendimiento de ciclo
Relacin entre el ancho del pulso (lo que est la seal a 1) y el perodo

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Lgica Secuencial

El elemento de memoria ms importante es el flip-flop, el cual est formado

por compuertas lgicas. Una compuerta lgica por si misma no tiene
capacidad de almacenamiento,
Varias de ellas pueden interconectarse logrando que permitan almacenar
informacin.

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Lgica Secuencial

En la figura se tiene el tipo general de smbolo que se utiliza para un

flip-flop.
Dos salidas identificadas como Q y , que son el inverso una de la otra.
La salida Q es la salida normal del FF, y es la salida invertida del FF.
En la figura sintetiza los dos estados de operacin posibles para un FF.
Observe que al estado ALTO o 1 se le conoce como SET cada vez que
las entradas a un FF provocan que cambie al estado Q=1, le llamamos
establecer el FF;
De manera similar al estado BAJO o 0, se le conoce como CLEAR o
RESET.

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Lgica Secuencial

Un FF puede tener una o ms entradas, las cuales se utilizan para

hacer que el FF alterne entre sus posibles entados de salida.
Al FF se le conoce tambin como latch, multivibrador biestable.
El trmino multivibrador biestable es el nombre tcnico ms
adecuado en espaol para un flip-flops

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LATCH DE COMPUERTAS NAND
En la figura se le conoce como latch de compuerta NAND o
simplemente latch.
Retroalimentadas en forma transversal,
La salida de la compuerta NAND 1 est conectada a una de las
entradas de la compuerta NAND 2 y viceversa.
Existen dos entradas para el latch: la entrada SET es la que
establece Q en el estado 1, la entrada RESET es al que restablece Q
al estado 0.
Si las entradas SET y RESET permanecen en el estado ALTO, y una de
ellas cambiar a BAJO mediante un pulso cada vez que se quiera
cambiar el estado de las salidas del latch.

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LATCH DE COMPUERTAS NAND

Anlisis:
Hay dos estados de salida con la misma probabilidad cuando SET=
RESET=1.
En la figura 5-3(a) muestra una de estas posibilidades, en donde tenemos ue
Q=0 y =1. cuando Q=0, las entradas para la compuerta NAND 2 son 0 y 1,
lo cual produce =1.
El 1 de Q hace que la compuerta NAND 1 tenga un 1 en ambas entradas
para producir una salida de 0 en .
Se tiene el nivel BAJO en la salida de la NAND 1 que produce un nivel
ALTO en la salida de la compuerta NAND 2, lo cual a su vez mantiene la
salida de la compuerta NAND 1 en BAJO.

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LATCH DE COMPUERTAS NAND

La segunda posibilidad se muestra en la fig. 5-3(b):

Q=1 y =0.
El nivel ALTO de la compuerta NAND 1 produce un nivel BAJO en la salida
de la compuerta NAND 2, el cual a su vez mantiene la salida de la
compuerta NAND 1 en ALTO.
Hay dos posibles estados de salida cuando SET=RESET=1;
Lo que se d en un momento dado, depender de lo que haya ocurrido antes
en las entradas.

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COMO ESTABLECER EL LATCH

Se aplica un pulso de entrada SET para mantenerla unos momentos en

nivel BAJO mientras que RESET se mantiene en ALTO. La fig 5-4 (a)
muestra lo que ocurre cuando Q=0 antes de que se produzca el pulso. A
medida que se aplica un pulso a SET para que cambie a nivel BAJO en
el tiempo T0, Q cambiar a ALTO y obligar a este a cambiar a
BAJO, de manera que la compuerta NAND 1 ahora tiene dos entradas en
BAJO
Cuando el SET regrese al estado 1 en t1, la salida de la compuerta
NANAD 1 permanecer en ALTO, lo cual a su vez mantendr la salida
de la compuerta NAND 2 en BAJO.

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COMO ESTABLECER EL LATCH

En la fig. 5-3(b) se muestra lo que ocurre cuando Q=1 y

=0 antes de la aplicacin del pulso en SET. =0 ya est
manteniendo la salida de la compuerta NAND 1 en ALTO, el pulso
BAJO en SET no cambiar nada. As, cuando SET regrese a
ALTO, las salidas del latch seguirn en el estado Q=1, =0 .
En pocas palabras diremos que un pulso BAJO en la entrada SET
siempre har que el latch termine en el estado Q=1. A esta
operacin se le conoce como establecer el latch o FF.

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CMO RESTABLECER EL LATCH (FF)
Ahora consideremos lo que ocurre cuando se aplica un pulso ala entrada
RESET para que cambie a nivel BAJO mientras que SET se mantiene en
ALTO. La fig. 5-5(a) muestra lo que ocurre cuando Q=0 y =1, antes de
aplicar el pulso. Como Q=0 ya est manteniendo la salida de la compuerta
NAND 2 en ALTO, el pulso BAJO en RESET no tendr ningn efecto.
Cuando RESET regrese a ALTO, las salidas del latch seguirn en el estado
Q=0 y =1.
En la fig 5-5(b) muestra la situacin en donde Q=1 antes de la ocurrencia
del pulso en RESTABLECER. A mediad que se aplica un pulso en dicha
terminal, para que cambie a BAJO en t0, cambiar a ALTO y este nivel
ALTO obli8gtar a Q a BAJO. As, cuando RESET regrese a ALTO en t1,
la salida de la compuerta NAND 2 permanecer en ALTO, lo cual a su
vez mantendr al salida de la compuerta NAND 1 en BAJO.

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RESUMEN DEL LATCH NAND
1. set=reset=1. esta condicin es el estado normal de reposo, y no tiene
efecto sobre el estado de la salida. Las salidas Q y permanecern en el
estado en el que se hayan encontrado antes de esa condicin de entrada.
2. SET=0, RESET=1. Esta condicin siempre provocar que la salida
cambie al estado Q=1, en donde permanecer an despus de que SET
regrese a ALTO. A esto se le conoce como establecer el latch.
3. SET=1, RESET=0. Esta condicin siempre producir el estado Q=0, en
donde permanecer la salida an despus de que RESET regrese a ALTO.
A esto se le conoce como borrar o restablecer el latch.
4. SET=RESET=0. Esta condicin trata de establecer y borrar el latch al
mismo tiempo, y produce Q= =1. si las entradas se regresan a 1 en
forma simultnea, el estado resultante ser impredecible. Esta condicin
de entrada no debe utilizarse.

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LATCH DE COMPUERTA NOR

Pueden usarse dos compuertas NOR acopladas en forma

transversal para formar lo que se conoce como latch de
copuerta NOR. El arreglo, que se muestra en la figura 5-
10(a), es similar al latch NAND a excepcin de que las
salidas Q y aparecen en posiciones invertidas.

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FLIP-FLOPS SINCRONIZADOS POR RELOJ

FF sincronizados por reloj se utilizan en una amplia variedad de aplicaciones.

1. Los FFs sincronizados por reloj tienen una entrada de reloj que, por lo general, se
identifica como CLJ, CK o CP. Aqu utilizaremos CLK, como muestra la fig. 5-17. en
la mayora de los FFs sincronizados por reloj la entrada CLK es disparada por flanco,
lo cual significa que se activa mediante una transicin de seal; esto se indica por la
presencia de un pequeo tringulo en la entrada CLK, lo cual contrasta con los latches,
que se disparan por nivel.
La fig 5-17 (a) es un FF con un pequeo tringulo en su entrada CLK para indicar que
esta entrada se activa slo cuando ocurre una transicin de pendiente positiva (PGT);
ninguna otra parte del pulso de entrada tendr efecto sobre la entrada CLK. En la fig. 5-
17(b) el smbolo FF tiene una burbuja, as como un tringulo en su entrada CLK. Esto
significa que la entrada CLK se activa slo cuando ocurre una transicin de pendiente
negativa; ninguna otra parte del pulso de entrada tendr efecto sobre la entrada CLK
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FLIP-FLOPS SINCRONIZADOS POR RELOJ

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FLIP-FLOPS SINCRONIZADOS POR RELOJ

2. Los FFs sincronizados por reloj tienen una o ms entradas de control que
pueden tener varios nombres, dependiendo de su operacin. Las entradas de
control no tendrn efecto sobre Q sino hasta que ocurra la transicin activa
del reloj. En otras palabras, su efecto est sincronizado con la seal que se
aplica a CLK. Por esta razn se les conoce como entradas de control
sncronas.
3. En resumen podemos decir que las entradas de control preparan a las salidas
de FF para cambiar, mientras que la transicin activa en la entrada CLK
dispara el cambio. Las entradas de control controlan el QUE (es decir, a qu
estado cambiar la salida); la entrada CLK determina el CUANDO.

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FLIP-FLOP SINCRONIZADO POR RELOJ EN
S-R
La fig. 5-19(a) muestra el smbolo lgico para un flip-flop sincronizado por reloj en S-R que se
dispara por el flanco de pendiente positiva de la seal del reloj. Esto significa que el FF puede
cambiar de estado slo cuando una seal que se aplica a su entrada de reloj realiza la transicin
de 0 a 1. las entradas S y R controlan el estado del FF, el FF no responde a estas entradas sino
hasta que ocurre en el flanco de subida en la seal del reloj.
La tabla de funciones de la fig. 5-19(b) muestra cmo responder la salida del FF Al flaco de
subida en la entrad CLK para las diversas combinaciones de las entradas S y R. esta tabal de
funciones utiliza cierta nomenclatura nueva. La flecha hacia arria (a) indica que se requiere un
flanco de subida en CLK; la etiqueta Q0 indica el nivel en Q antes del flanco de subida. Esta
nomenclatura se utiliza a menudo por los fabricantes de circuitos integrados en las hojas de
datos de los CIs.
La forma de onda de la fig. 5-19(c) ilustran la operacin del filp-flop S-R sincronizado por reloj.
Si suponemos que se estn cumpliendo los requerimientos para el tiempo de estabilizacin y el
tiempo de retencin en todos los casos, podremos analizar estas formas de onda de la siguiente
manera:

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FLIP-FLOP SINCRO NIZADO POR RELOJ EN
S-R

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FLIP-FLOP SINCRO NIZADO POR RELOJ EN
S-R

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FLIP-FLOP SINCRONIZADO POR RELOJ EN
S-R
Con estas formas de onda el FF no se ve afectado por las transiciones de pendiente
negativa de los pulsos del reloj.
Los niveles de S y de R no tienen efecto sobre el FF, excepto al momento en que ocurre
una transicin de pendiente positiva en la seal del reloj. Las entradas S y R son
entradas de control sncronas; controlan el estado al que cambiar el FF cuando ocurra
el pulso de reloj.
La entrada CLK es la entrada de disparo, la que hace que el FF cambie de estado de
acuerdo con el nivel de las entradas S y R cuando ocurre la transicin activa del reloj.
Al fig 5-20 muestra el smbolo y la tabla de funciones para un flip-flop sincronizado por
reloj en S-R que se dispara con la transicin de pendiente negativa en su entrada CLK.
El pequeo circulo y el tringulo en la entrada CLK indican que este FF se disparar
slo cuando la entrada CLK cambie de 1 a 0. este FF opera de la misma forma que el
FF de flanco positivo, con la diferencia de que la salida puede cambiar de estado slo
en el flanco negativo de los pulsos de reloj (puntos b, d, f, h y j en la fig. 5-19).
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FLIP-FLOP SINCRONIZADO POR RELOJ EN
S-R

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CIRCUITOS INTERNOS DEL FLIP-FLOP
SINCRONIZADO POR RELOJ EN S-R
No es necesario un anlisis detallado de los circuitos
internos de un FF sincronizado por reloj, ya que
todos los tipos se encuentran disponibles como CIs.
La operacin externa puede mejorar si analizamos
una versin simplificada de los circuitos internos del
FF. La fig. 5-21 muestra lo anterior para un flip-flop
S-R disparado por flanco.
El circuito contiene tres secciones:
1. Un latch de compuesta NAND bsico, formado por
las compuertas NAND-3 y NAND-4
2. Un circuito de conduccin de pulso, formado por las
compuertas NAND-1 y NAND-2.
3. Un circuito detector de flancos. 26
FILP-FLOP SINCRONIZADO POR RELOJ EN
J-K
La fig. 5-23(a) muestra un flip-flop sincronizado por reloj en J-K, el cual se dispara por el
flanco de pendiente positiva de la seal de reloj. Las entradas J y K controlan el estado del
FF de la misma forma que las entradas S y R controlan el flip- flop S-R, slo por una gran
diferencia; la condicin J=K=1 no produce una salida ambigua. Para esta condicin de 1,
1, el FF siempre cambiar a su estado opuesto al momento en que ocurra la transicin
positiva de la seal de reloj. A este modo de operacin se le conoce como el modo de
conmutacin. En este modo, si J y K se dejan en ALTO, el FF cambiar de estado
(conmutar) para cada PGT del reloj.
La tabla de funciones de la fig. 5-23(a) sintetiza la forma en que el flip-flop J-K responde
a la PGT para cada combinacin de J y de K. la tabal de funciones es la misma que para
el flip-flop sincronizado por reloj en S-R (fig. 5-19), excepto por la condicin J=K=1. esta
condicin produce Q=0, lo cual significa que el nuevo valor de Q ser el inverso del
valor que tena antes de la PGT; sta es la operacin de conmutacin.

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FILP-FLOP SINCRONIZADO POR RELOJ EN
J-K

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FILP-FLOP SINCRONIZADO POR RELOJ EN
J-K

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FILP-FLOP SINCRONIZADO POR RELOJ EN
J-K

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FILP-FLOP SINCRONIZADO POR RELOJ EN
J-K

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CIRCUITO INTERNOS DEL FLIP-FLOP J-K
DISPARADO POR FLANCO

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 Retardos y tiempos. Lgica secuencial sncrona. Anlisis de funcionamiento de
Flip Flops RS. Diagrama de tiempo. Anlisis de funcionamiento de Flip Flops
RS con pulsos de reloj. Diagrama de tiempo. Anlisis de funcionamiento de
Flip Flops D. Diagrama de tiempo. Anlisis de funcionamiento de Flip Flops
JK. Diagrama de tiempo. Anlisis de funcionamiento de Flip Flops T Diagrama
de tiempo.

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