Universidad Nacional del Callao

Escuela de Post Grado

Maestra en Ingeniera de Sistemas

[ARQUITECTURA DE COMPUTADORES ]
UNIDAD 3 : El nivel de Lgica Digital

Febrero 2008

Ing. Jorge Irey

 Compuerta NOR
Transistor Inversor Compuerta NAND
Compuertas Bsicas
Funcin mayora de 3 variables
Equivalencias

NOT

AND OR
Funciones equivalentes
Identidades del Algebra Booleana
Smbolos alternativos

NAND NOR

AND OR
Funcin XOR : circuitos equivalentes
Caractersticas elctricas de un
dispositivo
Circuitos Integrados
 Circuitos Combinacionales

Multiplexores
Decodificadores
Comparadores
Arreglos Lgicos Programables
Circuito Multiplexor de 8 entradas
Circuito Multiplexor
Circuito Decodificador de 3 a 8
 Circuito Decodificador de 3 a 8
EJEMPLO
0-8191 Memoria
8K

Memoria
8192-16383
8K

Memoria
8K

Memoria
8K

Memoria
8K

Memoria
8K

Memoria
Definen a que chip se debe referenciar 8K
Son los 3 bits de la izquierda en cada direccin
En total Hay 216 posiciones de memoria Memoria
Pero en cada chip hay 213 direcciones 8K
Circuito Comparador 4 bits
PLA de 12 entradas/6 salidas
 Circuitos Aritmticos

Desplazadores
Sumadores
Unidades Aritmtico Lgico
Desplazador a la izq./der. 1 bit
Circuito de un medio sumador
Circuito de un sumador completo
ALU de 1 bit
 ALU de 1 bit

A AND B F0 = 0 ; F1 = 0
A OR B F0 = 0 ; F1 = 1
-B F0 = 1 ; F1 = 0
A + B ( suma aritmtica ) F0 = 1 ; F1
=1

En condiciones normales:
ENA = 1
ENB = 1
INVA = 0
 ALU de 1 bit : A AND B F0 = 0 ; F1
=0

0 0 0
0 0
0 0
0
1
0
0
1

1 1
1
0 1 0
0
0 0
0 1
0 0
0
 ALU de 1 bit : A OR B F0 = 0 ; F1 =
1

0
0
0 0
0
0
0
1 0
0
0
1

1 0
0
0 1 1
1
0 0
1 0
0 0
1
 ALU de 1 bit : -B F0 = 1 ; F1 = 0

0
0 1

1 1
0 1
0
1

0 0
1
1 0 0
0
1 1
0 1
1 0
0
 ALU de 1 bit : A + B F0 = 1 ; F1 = 1

0 0

1 1 0
1
1
1
1
1 0 0 0

0 0
0
1 0
1 0 0
0
1 0
1 0
1 1
1
1
ALU de 8 bits
 Circuitos Secuenciales

Problema con los circuitos combinacionales : no

manejan el concepto de almacenamiento.
Circuito secuencial : la salida est en funcin
de la entrada actual y de la entrada previa la
salida depende de entradas anteriores.
Concepto de almacenamiento flip-flop
Conceptos bsicos: Relojes
 Conceptos bsicos: Relojes

Edge-triggered cambia el estado

cuando la seal del reloj est de subida
o de bajada (Rising edge o falling edge )
Level-triggered cambia el estado
cuando la seal del reloj es alta o baja.
MEMORIA
 Consideraciones

Mucha gente usa los trminos LATCH y

FLIP-FLOP de forma intercambiable.
Tcnicamente un LATCH es un circuito
level-triggered (por nivel) y un FLIP-
FLOP es un circuito edge-triggered
(por flanco)
Tanenbaum diferencia LATCH de FLIP-
FLOP
Null emplea el trmino de FLIP-FLOP
 LATCH

Tabla de Verdad: NOR

Latch NOR en estado 0 Latch NOR en estado 1

Tambien llamado
LATCH SR
 LATCH SR

SET establece el LATCH

( lo pone en 1 ) 0 1

0
1

0 0
REset borra el LATCH
( lo pone en 0 )
Si S=0, R=0 y Q=0 -Q es 1
Si S=0, R=0 y Q=1 -Q es 0
 LATCH SR con reloj

Si el clock = 0 el LATCH no cambia de estado

SI el clock = 1, el LATCH es sensible a S y R
LATCH D con reloj

Es una verdadera memoria de 1 bit

 FLIP - FLOP
La transicin de estado ocurre en el flanco ascendente del
reloj (de 0 a 1 ) o en el flanco descendente (de 1 a 0 )
Un FLIP-FLOP se dispara por flanco
UN LATCH se dispara por nivel

Tiene un retraso de
propagacin
 FLIP-FLOP D (Data)

Es una representacin verdadera de la memoria

fsica de un computador
Este circuito almacena 1 bit de informacin
Smbolos estndar para Latches y Flip-
Flops
Registros
 Organizacin de la Memoria
3 bits

Leer:
CS = 1 4 palabras
RD = 1

Escribir:
CS = 1
RD = 0

Chip Select
ReaD

Output Enable
Chips de Memoria
Chips de CPU y Buses
Chips de CPU
Ancho de Bus
 Temporizacin del Bus

Bus Sncrono Bus Asncrono : no

Todas las actividades tiene reloj maestro
del Bus tardan un Tiene ms ventajas,
nmero entero de PERO, la mayora de
ciclos ( ciclo del Bus) buses son sncronos
SI el bus tiene
diversos dispositivos,
el bus se ajusta al
ms lento, por lo
cual, los dispostivos
rpidos no
aprovechan el
potencial
 Arbitraje del Bus

Arbitraje CENTRALIZADO Arbitraje

DESCENTRALIZADO