Centro de Informtica - UFPE Grupo de Engenharia da Computao

Tutorial Floorplanning - ISE 6.1

Curso Bsico Utilizando a MicroBlaze and Multimedia Demostration Board
Abel G. S. F., Halmos F., Manoel E. L., Paulo S. B. N., Remy E. S. 1o Sem. 2004

Projeto com 2 mdulos

Crie um novo projeto, como mostrado ao lado. Acione Next at aparecer o boto Finish.

Adicionar arquivos fonte.

Acionar o boto direito do mouse sobre cone com o nome do FPGA para acessar funo de adicionar arquivos fonte.

Adicionar arquivos fonte.

Adicione os arquivos fonte: Top_Clk_div.vhd, Clk_div.vhd, Ctrl_div.vhd.

Confirmar VHDL Design File:

Novo Projeto

Hierrquia de projeto aps adio dos arquivos fonte:

Modificar Preferncia

Selecionar o menu Edit>Preferences.... No ISE. Escolher a guia Processes. Setar Process Settings para Advanced .

Modificar propriedades da Sntese

Abrir a janela de propriedades da sntese.

Modificar propriedades da Sntese

Modificar Keep Hierarchy para Yes.:

Isto mantm a hierrquia dos mdulos descritos no Top aps a sntese.

Sntese com Hierarquia

Projeto Sintetizado!!!

Criao do Arquivo de Restries

Selecionar o arquivo top do projeto. Com o boto direito selecionar New Source.

Criao do Arquivo de Restries

Selecionar Implementation Constraints file. Nomear o arquivo de restries com o mesmo nome do Top, mais com extenso ufc. Next!!

Criao do Arquivo de Restries

Vincule o arquivo ucf ao arquivo fonte Top Next!!!

Edio do Arquivo de Restries

Selecione o arquivo fonte Top Acione o boto direito sobre o cone Edit Constraint (Text) e Run para editar o arquivo ucf.

Edio do Arquivo de Restries

Definir o posicionamento das portas no FPGA

Floorplanning
O floorplan pode ser aberto em 3 pontos do fluxo de projeto O FloorPlan Design e o FloorPlan Design Post-Map so similares pois ainda no foi definido o posicionamento!!! A nvel de CLBs

O FloorPlanner aps place e router similar aos outros mais j possvel ver um posicionamento a nvel de CLBs!!!

Floorplanning
2 1

Selecionar rea: 1 clicar no mdulo. 2 Seleciona o Assign area constraint. 3 Selecionar com boto esquerdo do mouse a rea para posicionar mdulo.

Floorplanning
2

1 3

Posicionar o mdulo Divisor Selecionar rea: 1 clicar no mdulo. 2 Seleciona o Assign area constraint. 3 Selecionar com boto esquerdo do mouse a rea para posicionar mdulo.

Arquivo UCF aps o Floorplanning

Salvar o Floorplan. Fechar a Janela de Floorplanner. Verificar as modificaes geradas pelo Floorplanning no arquivo ucf.

Floorplanning aps place & route

Floorplan Post-Map idntico ao anterior pois o Map no posicionou as partes lgicas ainda no FPGA!!!!

Floorplanning aps place & route

Floorplan Post-Place & Route As partes lgicas j posicionadas no FPGA!!!!

Floorplanning aps place & route

Floorplanning aps place & route

Esta janela mostra o posicionamento das partes lgicas no FPGA

Floorplanning aps place & route

Esta janela permite a edio do floorplanning como j descrito.

FPGA place & route Editor

O FPGA Editor permite a visualizao e modificao manual do placement e route. Basta utilizar o mouse para arrastar componentes ao longo da planta baixa do FPGA!!!

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

Fechar FPGA place & route Editor

Aps Fechar o FPGA Editor , possve gerar os arquivos de configurao

FIM