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Fehlersuche auf Integrierten Schaltkreisen Seite #

Fehlersuche
auf
Integrierten Schaltkreisen
1. EHT - Referat
Fehlersuche auf Integrierten Schaltkreisen Seite #
Ronald Hasenberger 87bN
4. Dezember 1986
Inhaltsverzeichnis
1. Allgemeines 1
2. Testen analoger Schaltkreise 2
2.1 Informationsgehalt von Datenblttern 2
2.2 Allgemeine Messungen 3
2.2.1 Ein- und Ausgangswiderstandsmessungen 4
2.2.2 Messung von komplexen Ein- und Ausgangs-
widerstnden 4
2.2.3 Messung von kleinen Strmen 6
2.2.4 Messung von kleinen Spannungsdifferenzen 7
2.3 Prfstrategien und Prfmittel 8
3. Testen digitaler IC's 10
3.1 Fehlerursachen und Fehlermodelle 10
3.1.1 Physikalische Fehlermglichkeiten 11
3.1.2 Strukturorientierte Fehlermodelle 12
3.1.3 Funktionsorientierte Fehlermodelle 16
3.2 Testmustererzeugung 17
3.2.1 Testmuster fr kombinatorische Schaltungen 17
3.2.2 Testmuster fr sequentielle Schaltungen 20
3.3 Testen digitaler Speicher 22
3.3.1 Speichertestmuster 23
Anhang Literaturverzeichnis 26
Fehlersuche auf Integrierten Schaltkreisen Seite #
1. Allgemeines
Durch die immer grer werdende Integrationsdichte von
integrierten Schaltkreisen (IS, IC) wird es fr die
Hersteller immer schwieriger, niedrige Ausschuraten zu
erreichen. War es bei der Herstellung von Transistoren
durchaus noch akzeptabel, wenn von 1000 Stck einer Ausschua
war, so wrde diese Fehlerrate bei heutigen IS, die bis zu
250000 Transistoren als Funktionseinheit zusammenfassen dazu
fhren, daa keiner dieser IC's mehr funktionstchtig wre.
Das Bewltigen dieser Probleme ist unter anderem dadurch
mglich geworden, daa durch Messungen an den IC's und
geeignete Fehlermodelle die Ursachen fr die Ausflle
herausgefunden wurden, wodurch ein Lerneffekt mglich war.
Als Beispiel sei hier die Lernkurve von Technologien fr
LSI-Speicherelemente (dynamische RAM's) als Verringerung der
Ausflle im Testbetrieb dargestellt.
Bild 1.1. Technologische Lernkurve bei DRAM's
Die Kurve B gibt hierbei die Ausfallkurve fr Bauelemente an,
die einer Voralterung unterzogen wurden.
Ein weiterer Grund fr das mglichst genaue Testen von IC's
sind die Kosten fr Fehlererkennung und -lokalisierung, die
in verschiedenen Fertigungsebenen auftreten. Werden hierbei
die Kosten fr die Prfung der IC's alleine mit 1 festgesetzt,
so betragen die Kosten fr eine Baugruppe bereits 10 mal ,
fr ein gesamtes System 100 mal, und fr die Wartung beim
Kunden 1000 mal so viel.
Bei der Fehlersuche auf IC's mssen auerdem verschiedene
Produktionsstadien unterschieden werden. Whrend der
Prototypenfertigung ist es wichtig, Layoutfehler und
Entwurfsschwchen zu erkennen, wobei die Testzeit, die
aufgewendet wird eher nebenschlich ist, da die Stckzahl
whrend der Prototypenfertigung nicht so hoch ist. Es gibt
hierfr spezielle Verfahren (Elektronenstrahl-
Potentialmetechnik u.a.), deren genauere Beschreibung aber
den Umfang dieses Referats sprengen wrden.
Whrend der Serienfertigung kommt es vor allem auf die
Mglichkeit der Verwendung von Testautomaten an, und auf eine
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kurze Verweilzeit in diesen, wodurch nicht mehr als ein Testen
des Verhaltens nach auen mglich sein wird. Es ist aber auch
whrend der Serienfertigung vorteilhaft, mehr als einen
einfachen geht/geht nicht Test durchzufhren, um einen
Lerneffekt zu erzielen.
2. Testen analoger Schaltkreise
Wegen der Vielzahl von verschiedenen analogen
Schaltkreisen, die alle verschiedene Testmethoden
bentigen, soll hier nur prinzipiell auf die Problematik des
Testens von analogen IC's und auf einige grundlegende
Memethoden, wie jene fr die Messung von Ein- und
Ausgangswiderstnden eingegangen werden.
2.1. Informationsgehalt von Datenblttern
Digitale IC's knnen durch Datenbltter meist eindeutig
beschrieben werden, indem man die Ein- und Ausgangsdaten
sowie Funktionstabellen angibt. Wie in Abschnitt 3 noch
nher beschrieben sind die Prfmethoden hier eindeutig, es gibt
nur Probleme mit dem Prfumfang. Bei analogen IC's hingegen
ist die Situation schwieriger. Hier knnen smtliche
Kennwerte von einer Vielzahl von Parametern abhngen. Am
Beispiel eines Rundfunk FM-IC's sind dies: Speisespannung,
Modulationsfrequenz, Temperatur, Eingangsspannung,
Ausgangsbelastung, Lautstrkeeinstellung u.a.m. Um alle
Vernderlichen in jeder mglichen Kombination darzustellen
ergbe sich eine Vielzahl von Kennlinienfeldern, die
unmglich alle berprft werden knnen. Um hier eine
Vergleichbarkeit der Ergebnisse zu erreichen, werden die
Daten auf eine normierte Meschaltung und einen bestimmten
Arbeitspunkt bezogen. Dieser ist in den Kenndaten festgelegt.
Die Kenndaten enthalten alle wichtigen sich fr diesen
Arbeitspunkt ergebenden Gren. Die Schwierigkeit fr den
Anwender besteht darin, daa fr einen vom Datenblatt
abweichenden Arbeitspunkt auch die Kenndaten abweichen
knnen, und sogar bei jedem IC in anderer Weise, wodurch sich
die Mglichkeit ergibt, daa ein bestimmter IC, der laut
Testschaltung fehlerfrei arbeitet in einer bestimmten
Schaltung nicht mehr funktioniert, ein anderer IC der
gleichen Type aber schon.Den einzelnen Parametern werden zwar
Funktionsbereiche zugestanden, die zugehrigen Eckwerte werden
aber nicht garantiert, da der Hersteller sonst wieder das
Problem der riesigen Anzahl von Kennlinienfeldern htte.
Datenbltter sind meist in vier Blcke gegliedert:
Die Grenzdaten geben an, welche Werte maximal angelegt
werden drfen, ohne die Schaltung zu schdigen. Typische
Gren, fr die Grenzdaten angegeben werden sind:
Betriebsspannung, Eingangsspannung, Verlustleistung,
Ausgangslast u.s.w. Wichtig dabei ist, daa jeder Grenzwert
fr sich gilt und nicht berschritten werden darf. So kann z.B.
durch Wahl von Betriebsspannung und Ausgangslast der Grenzwert
fr die Verlustleistung berschritten werden, obwohl sowohl
Betriebsspannung als auch Ausgangslast innerhalb der zuligen
Werte ist.
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Die Funktionsbereiche geben an, in welchen Bereichen die
Schaltung fr die benannten Gren funktionstchtig ist. Die
Funktionsbereiche der einzelnen Gren knnen dabei
miteinander verknpft werden. Die Kenndaten sind aus den
bereits genannten Grnden nicht fr die gesamten
Funktionsbereiche garantiert.
Die Kenndaten beziehen sich auf einen bestimmten Arbeitspunkt
und die angegebene Meschaltung. Fr die wichtigen Gren
werden die typischen Werte sowie der obere und der untere
Grenzwert angegeben. Die typischen Werte stellen Mittelwerte
dar, die meist ber mehrere Fertigungschargen ermittelt
wurden. Sie knnen nicht auf ein Lieferlos angewendet werden.
Fehlende Eckdaten lassen sich nicht von den typischen Werten
ableiten, da die Streubreite der Verteilungen dem Anwender
unbekannt ist.
Die in den Datenblttern angegebenen Kennlinien und Kurven
geben Werte von typischen Mustern wieder. Sie sollen dem
Anwender in erster Linie bei der Dimensionierung der
Schaltung helfen. Streuwerte werden hiebei meist nicht
angegeben. Auch der typische Kurvenverlauf wird nicht
garantiert!
Neben den in den Datenblttern angegebenen Daten gibt es noch
eine Reihe von Sekundrdaten, die oft schwer beschrieben
werden knnen. So z.B. Impedanzverhltnisse,
Rckkopplungseigenschaften, Verhalten ber den gesamten
Frequenzbereich, Verhalten bei bersteuerung u.s.w. Diese
Daten sind zwar fr den Anwender uerst wichtig, knnen aber
wegen ihrer Komplexitt oder Abhngigkeit vom Meaufbau nicht
angegeben werden. Sie sind jedoch meist durch das Design
(d.h. durch die Technologie und Topographie des IC's)
vorgegeben und deshalb in ihrer Qualitt unvernderlich.
Schwierigkeiten sind erst dann zu erwarten, wenn vom
Hersteller Designnderungen vorgenommen werden.
2.2 Allgemeine Messungen
In diesem Abschnitt werden einige allgemein anwendbare
Memethoden beschrieben, die fr die meisten analogen IC's
wichtig sind.
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2.2.1 Ein- und Ausgangswiderstandsmessungen
Eine einfache Betragsmessung kann hier aus der
Vierpoltheorie abgeleitet werden.
Bild 2.1 Prinzipschaltung fr die Messung von reellen
Ein- und Ausgangswiderstnden
Annhernd reelle Widerstnde lassen sich mit dieser
Methode schnell bestimmen. ber einen Vorwiderstand RV wird
ein Steuersignal Ug an den Eingang gelegt. Entsprechend
den Anforderungen kann dies Gleich- oder Wechselspannung
sein. Aus dem Verhltnis Ug zu Ui kann man den
Eingangswiderstand bestimmen:
Ri = RV Ui / (Ug - Ui)
In gleicher Weise kann auch der Ausgangswiderstand bestimmt
werden. Fr einen gewhlten Arbeitspunkt wird die
Ausgangsspannung im unbelasteten (Uq0) und im belasteten
(UqL) Zustand gemessen. Rq ergibt sich aus der
Spannungsteilung aun Rq und RL.
Rq = RL (Uq0 - UqL) / UqL
Wenn bei einem Schaltkreis die Ausgangsspannung proportional
zur Eingangsspannung ist, kann der Eingagswiderstand auch
dann gemessen werden, wenn nicht am Eingang, sondern am
Ausgang gemesssen wird. Dies ist vor allem dann vorteilhaft,
wenn mit sehr kleinen Eingangsspannungen gearbeitet werden
mu. Der Eingangswiderstand lt sich aus den
Ausgangsspannungen Uq1 (S2 offen) und Uq2 (S2 geschlossen)
berechnen.
Ri = RV Uq1 / (Uq2 - Uq1) - Rg
2.2.2 Messung von komplexen Ein- und Ausgangswiderstnden
Bei monolithisch integrierten Schaltkreisen treten in
erster Linie kapazitive Blindanteile auf. Die Kapazitten
liegen fr die Eingnge meist unter 10pF und fr die
Ausgnge, abhngig von der Ausgangsleistung (d.h. der
Gre der Ausgangstransistoren), zwischen 5 und 50pF. In der
NF-Technik sind diese Anteile meist vernachligbar, in der
HF-Technik sind sie aber von groer Bedeutung. Induktive
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Blindanteile, die vor allem durch die Anschle hervorgerufen
werden spielen erst im GHz-Bereich eine Rolle.
Bild 2.2 Prinzipschaltung zur Messung von komplexen
Widerstnden
Das Prinzip der hier angegebenen Verstimmungsmethode,
beruht darauf, daa bei einem LC-Schwingkreis, bei dem L oder
C bekannt ist, aus der Resonanzfrequenz f0 und der Bandbreite
B Wirk- und Blindanteil bestimmt werden knnen.
Bei einem Schwingkreis ist die Kreisfrequenz
0 = 1/LC
die Gte
Q = f0 / B = R 0C
woraus sich die Wirkkomponente ergibt als
R = 1 / 2 BC
Das Meobjekt wird dabei an einen bekannten Schwingkreis
angeschlossen. Aus den nderungen der Resonanzfrequenz
(Schwingkreiskapazitt) sowie der Bandbreite werden Wirk- und
Blindanteile bestimmt. Besonders vorteilhaft ist, daa die
Messungen bei der Anwendungsfrequenz durchgefhrt werden
knnen. Da die Gte bei reale Schwingkreisen
frequenzabhngig ist, mssen die Messungen zur Bestimmung der
Wirkanteile bei konstanter Induktivitt und Frequenz
durchgefhrt werden.
Meablauf:
1. Den Generator auf die gewnschte Frequenz f0 einstel
len.
2. Mit dem Abstimmkondensator CA den Kreis ohne Meobjekt
auf die Resonanzfrequenz einstellen (Amplitudenmaximum)
3. Die Bandbreite B1 mittels der -3dB-Punkte ermitteln
4. Die Abstimmkapazitt CA1 messen
5. Das Meobjekt anschlieen; mit CA wieder auf Resonanz
einstellen.
6. Die neue Bandbreite B2 ermitteln
7. Die neue Abstimmkapazitt CA2 messen
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Aus CA1 und CA2 wird die Eingangskapazitt berechnet
Ci = CA1 - CA2
Der reelle Eingangswiderstand wird aus den Verlustwiderstnde
RK1 und RK2 als
1 / Ri = 1 / RK2 - 1 / RK1
berechnet.
Durch die verwendete Substitutionsmethode wird der Fehler bei
der Eingangskapazittenmessung hauptschlich durch die
Genauigkeit der Messung von CA bestimmt. Die
Eingangskapazitt des Voltmeters wird dabei eliminiert.
Die Messung der Ausgangsimpedanz kann sinngema genauso
erfolgen. Da hierbei die Ausgangswiderstnde jedoch meist
niederohmig sind, wird die Widerstandsbestimmung ungenauer,
da dann die Resonanzkurve durch die hhere Bedmpfung des
Schwingkreises flacher verluft und bereits im flachen Teil
der Resonanzkurve gemessen wird.
2.2.3 Messung von kleinen Strmen
Im Laboraufbau knnen Strme bis in den pA-Bereich noch gut
beherrscht werden. Hierzu werden am Markt Gerte mit einer
Auflsung bis zu 10-15 A angeboten. Unter Beachtung der
Widerstandsverhltnisse von Meobjekt und Megert sind mit
diesen Gerten durchaus gute Ergebnisse zu erzielen.
Probleme treten aber dann auf, wenn solche Messungen
automatisiert werden sollen. Besondere Schwierigkeiten berei
ten dabei das Kontaktieren, die Kapazitt der Zuleitungen
Bild 2.3 Prinzipschaltung der Eingangsstrommessung durch
Zeit-Spannungsmessung
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und Streinstrahlungen. Diese Schwierigkeiten treten
besonders bei zentralisierten Mesystemen mit den
notwendigen langen Zuleitungen auf. Hier ist es meist
gnstiger, statt der echten Strommessung eine korrelierte
Zeit-Spannungs-Messung durchzufhren, da Zeitmessungen
meist schnell und ohne groe Fehler durchgefhrtr werden
knnen.
Das Prinzip der dargestellten Messung beruht auf der
Ermittlung der Ladungsnderung eines mit dem Eingang
verbundenen Kondensators. Der FET-OP dient als Buffer und
soll einen Eingangsstrom haben, der im Vergleich zum zu
erwartenden Mestrom vernachligbar ist. Da der Eingangsstrom
IE von der Eingangsspannung UE abhngt, mua der Kondensator
auf den Arbeitspunkt vorgeladen werden. Nach ffnen des
Schalters wird der Kondensator durch den Eingangsstrom
entladen. Die Spannungsnderung UC whrend einer Zeitspanne
T wird ermittelt. Fr UC << UE gilt:
IE = C UC / T
Die Messung des Eingangsstromes kann nun von 2 Seiten aus
erfolgen: Es kann entweder die Spannungsdifferenz
vorgegeben und die Zeit gemessen werden oder umgekehrt.
2.2.4 Messung von kleinen Spannungsdifferenzen
Bei Messungen an IC's ist es oft wichtig, die nderung
eines Parameters als Folge genderter Bedingungen zu messen.
Als Beispiel kann die Eingangsspannungsmessung von Abschnitt
2.2.3 hergenommen werden. Hierbei kann zwar die
Eingangsspannung zu den Zeitpunkten t=0 und t= T ermittelt,
und die Differenzspannung berechnet werden, doch wird die
Megenauigkeit durch die Differenzbildung erheblich
verschlechtert.
Bild 2.4 Abtast- und Differenz-Meschaltung
Bild 2.4 zeigt die Prinzipschaltung einer Abtast- und
Differenz-Meschaltung, die es ermglicht, den Absolutwert aus
der Messung zu eliminieren um die volle Megenauigkeit zu
erhalten.
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Meablauf:
1. Der Schalter S ist geschlossen, der Kondensator wird
ber den Buffer I auf den Wert UQ0 aufgeladen. Die
Ausgangssopannung am Buffer II bleibt in dieser Phase noch
gleich 0.
2. Jetzt wird der Schalter S geffnet. Dadurch bleibt
die Ladung und damit die Spannung am Kondensator
erhalten, und am Ausgang erscheint direkt die Dif
ferenzspannung.
Diese Memethode ist auch bei Wechselspannungen anwendbar.
Hierbei mua dann jedoch die Wechselspannung vorher
gleichgerichtet werden.
2.3 Prfstrategien und Prfmittel
IC-Hersteller sind aus wirtschaftlichen Grnden gezwungen, die
Kosten pro ausgeliefertem IC gering zu halten. Die Kosten
setzen sich aus hchst unterschiedlichen Posten zusammen.
Die Prfkosten werden vor allem durch Gren wie Testzeit,
Ausbeute, Lohnkosten, Prfumfang und dgl. beeinflut.
Das Testequipment wird durch die Forderung nach hohem
Automatisierungsgrad mglichst aus automatischen
Mepltzen bestehen. Je nach Typenvielfalt und Stckzahl
knnen hier Grotester, Kleintester oder IEC-Bus
gesteuerte Mepltze eingesetzt werden.
Die Testzeit wird bestimmt durch das Testequipment, den
Prfumfang und das Testprogramm.
In Bezug auf den Prfumfang mua wie am Anfang des
Abschnitts 2 bereits erwhnt ein Kompromia zwischen dem
Wunsch des Aufnehmens mglichst vieler Medaten und dem
Zwang nach mglichst kurzer Mezeit geschlossen werden. In
Bezug auf den Programmaufbau kann die mittlere Testzeit vor
allem dadurch verringert werden, daa zunchst die
Totalausflle aussortiert werden (Kontakt- und
Kurzschlumessungen) und anschlieend, noch vor dem Aufnehmen
der Kennwerte, die Funktion grob berprft wird. Diese
Methodik in Zusammenhang mit einer "Stop-First-Fail" Methode
(Abbruch nach dem ersten nicht bestandenen Test) ergibt eine
erhebliche Reduzierung der mittleren Testzeit.
In Bezug auf das Testequipment kann man wie bereits erwhnt
eine grobe Unterteilung in drei Gruppen durchfhren:
Mepltze mit IEC-Bus-Steuerung, Grotester und Kleintester.
Mepltze mit IEC-Bus-Steuerungen sind eher weniger
leistungsfhig, sind aber relativ billig und sehr
anpassungsfhig. Hier arbeiten mehrere (bis zu 15) Megerte an
einem Steuerungsrechner, wobei hier meist ein Personal-
Computer ausreichen wird. Der grte Vorteil dieses
Systems ist, daa praktisch jedes hochwertigere Megert, das
heute im Handel erhltlich ist, mit einer Schnittstelle fr den
IEC-Bus ausgerstet ist.
Grotester besitzen meist einen leistungsfhigen Minicomputer,
der ber Multiplexer parallel und im Time-Sharing-Verfahren
die Messung an mehreren Mepltzen steuert. Dieses System
ist sehr leistungsfhig und ermglicht hohe Durchsatzquoten,
ist aber in der Anschaffung extrem teuer.
Kleintester sind Testsysteme, die speziell auf das Testen
eines bestimmten Bausteins abgestimmt sind. Dadurch sind sie
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bei groer Leistungsfhigkeit relativ billig, haben aber den
Nachteil, daa sie nicht an verschiedene IC-Typen anpabar
sind, wodurch sie bei einer nderung des
Produktionsoprogramms nicht mehr ausgelastet werden knnen.
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3. Testen digitaler IC's
War das Problem beim Testen analoger IC's hauptschlich die
Abhngigkeit der Kennwerte von sehr vielen Parametern, so ist
es bei digitalen IC's die groe Anzahl interner Funktionen
bei einer sehr begrenzten Anzahl von Anschlssen. Der
Zugriff auf das Schaltungsinnere ist dadurch stark
eingeschrnkt, und der Test gert immer aufwendiger.
Das Testen digitaler IC's gliedert sich in zwei voneinander
unabhngige Vorgnge: das Erzeugen geeigneter Prfmuster,
und den eigentlichen Prfvorgang. Letzterer wiederum lt
sich in das Anlegen der Testmuster an den Prfling, die
Auswertung der Reaktionen des Prflings und die Darstellung des
Testergebnisses aufteilen.
Die Auswertung der Reaktionen des Prflings kann auf 2
verschiedene Arten erfolgen: das Vergleichen der
Reaktionen mit gespeicherten Sollwerten, wozu man aber
entsprechend groe und schnelle Speicher bentigt, oder der
Vergleich des Prflings mit einer als fehlerfrei bekannten
Schaltung des gleichen Typs.
Bei der Vorbereitung eines Tests stellt die Erzeugung
geeigneter Testmuster die Hauptaufgabe dar. Die
Testmusterfolge hat die Aufgabe, etwaige interne Fehler des
Prflings durch eine von der Sollantwort abweichende
Testantwort nach auen sichtbar zu machen.
Im allgemeinen knnen 3 Arten von Testmustern unterschieden
werden:
- statische Eingangssignale zur berprfung des elek
trischen Gleichstromverhaltens durch Strom- und Span
nungsmessungen
- dynamische Eingangssignale zur berprfung des Wechsel
stromveraltens, insbesondere Zeitabhngigkeiten von
Signalen und Signalnderungen
- logische Eingangssignale zur berprfung des funktionel len
Verhaltens der Schaltung
Die beiden ersten Gruppen sind vergleichbar mit der
Messung analoger Bausteine, und werden deshalb in diesem
Abschnitt nicht mehr behandelt. Hier soll in erster Linie die
logische berprfung der IC's dargestellt werden. Der Prfling
wird dazu mit den Testmustern erregt. Sobald ein Signal
eingeschwungen ist, wird die Antwort des Prflings ausgewertet
(quasistatischer Test). Erfolgt der Test unter
Echtzeitbedingungen, wird das Zeitverhalten weitgehend
mitbercksichtigt. Im allgemeinen liegt ein dynamisches
Fehlverhalten dann vor, wenn der Prfling die
Zeitabhngigkeiten nicht korrekt einhlt, weil beispielsweise
die Datenzugriffe zu langsam erfolgen. Dann werden jedoch
zeitlich zurckliegende und damit falsche Daten ausgewertet.
3.1 Fehlerursachen und Fehlermodelle
Fehler knnen auftreten whrend der Entwicklungsphase, in der
Fertigung der IC's und whrend der Anwendung. Smtliche
Fehler whrend der Anwendung gehren in das Gebiet der
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Zuverligkeit, die hier nicht behandelt wird. Fehler im
Schaltungsentwurf d.h. in der Entwicklungsphase treten beim
Testen im allgemeinen systematisch auf, und sollten aufgrund
der Computeruntersttzung beim Entwurf kaum ein Problem sein.
Bercksichtigt man, daa systematische Prozefehler der
Technologie, wie Fehljustierungen oder tzfehler bei
verschiedenen Prozemessungen an standardisierten
Teststrukturen erkannt werden, so bleiben nur die
stochastisch auftretenden Fehler, die ihre Ursache
hauptschlich in Kristallfehlern sowie im Schmutzeinflua in
den Herstellungsprozessen haben.
3.1.1 Physikalische Fehlermglichkeiten
Diese sind eben die bereits erwhnten Kristallfehler und
Schmutzeinfle. Bereits Parikel mit einer Ausdehnung von
weniger als einem um sind kritisch. So fhren Verunreinigungen
bei Diffusion und Implantation zu Dotierungsfehlern,
Verunreinigungen beim Aufwachsen des Oxids zu nderungen
der dielektrischen Eigenschaften oder gar zu
Oxiddurchbrchen. Allzu steile Oxidstufen knnen Abrisse in
der Metallisierung zur Folge haben. Es sind eine Flle
physikalischer Fehlermglichkeiten denkbar, die je nach
Technologie, Schaltungstechnik, Integrationsdichte und
verschiedenen anderen Faktoren unterschiedliches Gewicht
erlangen. Fr MOS-LSI Schaltungen wurden beispielsweise
folgende Faktoren beobachtet:
Ursache Hufigkeit in %
Kurzschlu zwischen Metallbahnen 39
Unterbrechung einer Metallbahn 14
Kurzschlu zwischen Diffusionsbahnen 14
Unterbrechung einer Diffusionsbahn 6
Kurzschlu zwischen Metall und Substrat 2
unbekannte Ursache 10
irrelevante Fehler 15
Die Hauptfehlerursachen sind demnach Kurzschle und
Unterbrechungen von Metall- und Diffusionsbahnen d.h. von
Verbindungsleitungen auf dem Chip. Durch kleiner werdende
Strukturen sowie die Mehrlagenverdrahtung drften sich die
Probleme entscheidend verschrfen.
Die beobachteten Probleme lassen sich in permanente und
intermittierende oder transiente Fehler aufteilen. Permanente
Fehler sind zu jedem Zeitpunkt des Tests reproduzierbar
vorhanden und knnen somit leicht aufgedeckt werden. Man
unterscheidet hierbei nochmals zwischen harten und weichen
Fehlern. Harte Fehler lassen sich selbst durch Variation der
Parameter wie Versorgungsspannung, Temperatur, Logikpegel
u.. nicht beseitigen. Solche Fehler sind z.B. Kurzschle
oder Unterbrechungen von Leiterbahnen. Weiche Fehler treten
hingegen nur unter ganz bestimmten Bedingungen auf. Im
Rahmen der Bausteinspezifikationen gibt es ganz besondere
zulige Parametereinstellungen bezglich Temperatur,
Bestrahlung, Versorgungsspannung u.a., sowie
Testmusterfolgen, die eine Fehlfunktion auslsen knnen. Als
Beispiel seien Musterempfindlichkeiten (pattern
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sensitivities) angefhrt, die auf Kopplungseffekten wie
z.B. bersprechen der Signalwege bei bestimmten
Eingangsmustern, beruhen.
Transiente oder intermittierende Fehler, wie beispielsweise
Treffer von -Teilchen, treten im Gegensatz zu permanenten
Fehlern rein sporadisch in Erscheinung. Eine
Reproduzierbarkeit des Fehlverhaltens whrend des Tests ist
nicht erreichbar, was die Fehlererkennung betrchtlich
erschwert. Vielfach wird deshalb versucht, diese Fehler
durch mehrfache Wiederholung der fr permanente Fehler
geeigneten Testmuster zu entdecken. Man setzt hierbei
voraus, daa der transiente Fehler zumindest fr die Dauer
eines Tests permanent vorhanden ist, oder gar nicht in
Erscheinung tritt. Im folgenden werden Fehler dieser Art
nicht weiter behandelt.
Der bergang auf Fehlermodelle reduziert die Anzahl der
mglichen Fehler wesentlich, und es ergibt sich zudem ein
Bezug zur logischen Arbeitsweise einer digitalen
integrierten Schaltung. Auerdem ist ein Fehlermodell meist
auf andere Technologien bertragbar.
Bei Kenntnis der Schaltungsstruktur (Beschreibung der
Schaltung auf Gatterebene) verwendet man struktur- oder
schaltungsorientierte Fehlermodelle, und beschrnkt sich auf
jene Fehler, die tatschlich auftreten knnen. Bei
unbekannter Struktur oder sehr komlexen Schaltungen bentzt
man funktionsorientierte oder funktionale Fehlermodelle,
welche realisierungsunabhngig den Einflua der Fehler auf die
Schaltung beschreiben.
3.1.2 Strukturorientierte Fehlermodelle
Ein strukturorientiertes Fehlermodell bercksichtugt die
Auswirkung eines physikalische Fehlers auf logische
Signalwerte. Im folgenden sind am Beispiel eines Inverters in
NMOS-Technik die Auswirkungen einiger schaltungstechnisch
mglicher Fehler auf das logische Verhalten zusammengefat.
Es knnen sowohl die Anschle von Gate, Source und Drain
jedes Transistors leerlaufen oder jeweils 2 der 3 Anschlsse
miteinander kurzgeschlossen sein. Eine weiterreichende
Auflsung ist nicht sinnvoll, denn es ist fr das logische
Verhalten gleichgltig, ob ein Leerlauf auf eine
Leiterbahnunterbrechung oder ein fehlerhaftes Kontaktloch
zurckzufhren ist. Gleiches gilt fr Kurzschlsse.
Eine Auswertung der Tabelle ergibt, daa nur 2 unterschiedliche
logische Fehlverhalten auftreten. In den Fllen B1, B2 und
B10 liegt am Ausgang unabhngig vom Signal am Eingang
stets eine logische 0 an. Da der Ausgang B also stets auf
einer logischen 0 haftet , nennt man solche Fehler
Haftfehler (stuck-at-fault), in diesem Fall ein "stndig
auf 0"-Fehler oder "stuck-at-0" (sa0)-fault.
Dementsprechend knnen die Spalten B4 bis B9 der Tabelle
durch einen "stndig auf 1"-Fehler (sa1) am Ausgang
beschrieben werden. Der Kurzschlua zwischen Gate und Source am
selbstleitenden Lasttransistor T1 entspricht einem normalen
Kurzschlua und stellt keinen Fehler dar.
hnlich wie fr NMOS-Inverter lassen sich auch die Fehler fr
die brigen Gatter behandeln. Es ergibt sich, daa das
Haftfehlermodell dann gilt, wenn sich alle physikalischen
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Defekte innerhalb eines Gatters so auswirken, daa ein
Gatterausgang oder -eingang stndig den Signalwert 0 oder 1
annimmt. An einem Gatter mit m Eingngen und einem Ausgang
knnen demnach 2 (m + 1) Haftfehler modelliert
Bild 3.1 Inverter in NMOS-Technologie
Auswirkungen mglicher Fehler auf das logische Verhalten
eines Inverters in NMOS-Technologie
A : 1 0 Eingang
B : 0 1 fehlerfrei
B1 : 0 0 T1 : Drain leerlaufend
B2 : 0 0 T1 : Source leerlaufend
B3 : 0 1 T1 : Gate-Source kurzgeschlossen
B4 : 1 1 T1 : Drain-Source kurzgeschlossen
B5 : 1 1 T1 : Drain-Gate kurzgeschlossen
B6 : 1 1 T2 : Drain leerlaufend
B7 : 1 1 T2 : Source leerlaufend
B8 : 1 1 T2 : Gate leerlaufend
B9 : 1 1 T2 : Gate-Source kurzgeschlossen
B10: 0 0 T2 : Drain-Source kurzgeschlossen
werden. Dabei wird angenommen, daa immer nur ein einziger
Fehler vorliegt, was nicht immer der Realitt entspricht.
Falls jedoch mehrere Signalleitungen gleichzeitig fehlerhaft
sind, mte jede Kombination aller Fehler bercksichtigt
werden. Das ergbe jedoch eine exponentiell mit der Anzahl
der mgliche Fehlerorte ansteigende Anzahl von
Fehlerkombinationen (bei 10 Fehlerorten fast 60000
Kombinationen). Der hierfr ntige Testaufwand wre bereits
nicht mehr vertretbar. Deshalb werden nur Einzelfehler
behandelt, d.h. nur jeweils ein Ort wird auf sa0 oder sa1
untersucht, whrend die restliche Schaltung als fehlerfrei
angenommen wird. Dieses Modell reduziert die Anzahl der
mglichen Fehlerkombinationen wesentlich, und deckt
gleichzeitig einen Groteil der Mehrfachfehler mit ab.
Eine Einschrnkung mua hierbei nur bei redundanten Schaltungen
vorgenommen werden. Liegt ein Fehler in einem redundanten
Schaltungsteil, so ist er prinzipiell nicht erkennbar, da
die Funktion im Fehlerfall unbeeintrchtigt bleibt. Darartige
Fehler sind jedoch besonders kritisch, da sie das Aufdecken
anderer, an und fr sich aufdeckbarer Fehler verhindern
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knnen. Deshalb sollen Schaltungen so ausgefhrt werden,
daa sie mglichst keine Redundanzen enthalten.
Das Modell des Haftfehlers ist aufgrund seiner Einfachheit weit
verbreitet, und deckt die physikalischen
Fehlermglichkeiten weitgehend ab. In einigen Fllen
jedoch versagt die Modellvorstellung. Nicht immer sind
elektrischer Schaltplan und die logische
Schaltungsbeschreibung vollkommen quivalent. Mitunter
existieren in der elektrischen Darstellung Verbindungen, die
in der logischen Beschreibung nicht auftreten und umgekehrt.
Dies fhrt dazu, daa gewisse Unterbrechungen und Kurzschlsse
zwar physikalisch mglich sind, aber im logischen Schaltplan
nicht reprsentiert werden.Auch lassen sich
Kurzschlufehler zwischen benachbarten Signalleitungen auf der
Gatterebene vielfach nur unzulnglich durch Haftfehler
bercksichtigen. Derartige Fehler wirken sich in den meisten
Technologien als verdrahtete UND- oder ODER-Verknpfung aus
und knnen damit direkt oder durch ein entsprechendes
zustzliches Gatter modelliert werden. Erheblich
grere Schwierigkeiten dagegen bereiten Kurzschlufehler, die
zu Rckkopplungen fhren. In jedem Fall sind dataillierte
Layoutkenntnisse erforderlich, um aus der Vielzahl von
mglichen Kombinationen die wesentlichen auswhlen zu
knnen. Der damit verbundene Aufwand, Schwierigkeiten bei der
Modellierung sowie seltenes Auftreten fhren dazu, daa
derartigen Erweiterungen in der Praxis nicht durch
strukturorientierte Fehlermodelle bercksichtigt werden.
Trotz seiner Nachteile ist das stuck-at-fault Modell das
meistgenutzte Fehlermodell, und hat sich fr die Bipolar- und
MOS-Technologie gut bewhrt. Fr die Behandlung von Fehlern
in CMOS-Schaltungen mua jedoch ein weiterer Fehlertyp
behandelt werden: der "stndig offen" Fehler (stuck open
fault; sop) beschreibt, daa ein Signalpfad unterbrochen und
damit nie aktivierbar ist. Dies kann dazu fhren, daa sich der
getriebene Schaltungsknoten fehlerhaft im hochohmigen Zustand
befindet.
Fehlersuche auf Integrierten Schaltkreisen Seite #
Bild 3.2 NOR-Gatter in CMOS-Technologie
Fehlersuche auf Integrierten Schaltkreisen Seite #
Auswirkungen mglicher Fehler auf das logische Verhalten
eines CMOS-NOR-Gatters (Z*: vorheriger Zustand des
Ausgangsknotens)
A : 0 0 1 1 Eingang 1
B : 0 1 0 1 Eingang 2
Z : 1 0 0 0 fehlerfrei
Z1: 1 0 1 0 A : sa0
Z2: 0 0 0 0 A : sa1
Z3: 1 1 0 0 B : sa0
Z4: 0 0 0 0 B : sa1
Z5: 0 0 0 0 Z : sa0
Z6 1 1 1 1 Z : sa1
Z7: 1 0 Z* 0 T3 : sop
Z8: 1 Z* 0 0 T4 : sop
Z9: Z* 0 0 0 T1, T2: sop
Bei MOS-Gattern knnen die Gatekapazitten der nachfolgenden
Stufen als konzentrierte Kapazitt C am Gatterausgangsknoten
angenommen werden (Bild 3.2). Diese wird im fehlerfreien
Fall entweder aufgeladen oder entladen. Fehlerbedingt
kann der Ausgangsknoten jedoch von der treibenden Logik
isoliert sein. Die Kapazitt hlt dann den vorangegangenen
Pegel aufrecht. Ein ursprnglich rein kombinatorisches MOS-
Gatter kann im Fehlerfall also durchaus sequentielles
Verhalten annehmen. Diese Flle sind in Z7 bis Z9
dargestellt. Diese sop-Fehler mssen durch eine spezielle
Initialisierung sichtbar gemacht werden. So mua fr den
Fehler Z7 der Ausgang zunchst mit einer 1 geladen werden, und
anschlieend durch A=1, B=0 berprft werden, ob der pull-
down-Zweig ber Transistor T3 aktivierbar ist, um den Knoten
wieder auf 0 zu entladen. Im Fehlerfall bleibt die 1
gespeichert, und der Fehler ist erkennbar.
Um die vorhandene, meist auf dem Haftfehlermodell basierende
Software zur Testmustergenerierung und zur Fehlersimulation
auf der Gatterebene nutzen zu knnen, mua der CMOS sop-Fehler
in geeigneter Weise auf das bewhrte Haftfehlermodell
abgebildet werden. In der hier gezeigten Variante wird die
Speicherfhigkeit des fehlerhaften Gatters durch ein Flip-Flop
im Simulationsmodell erreicht.
Fehlersuche auf Integrierten Schaltkreisen Seite #
Bild 3.3 CMOS-NOR-Gatter mit Unterbrechungsfehlern und
zugehriges Simulationsmodell
quivalenz zwischen Leitungsunterbrechungen und logischen
Haftfehlern fr ein CMOS-Gatter nach Bild 3.3.
Physikalischer Fehler quivalenter Haftfehler
a l1 sa1
b l2 sa1
c l3 sa0
d l4 sa0
Eine Unterbrechung an den Punkten a bis d in Bild 3.3 ist
gama der angefhrten Tabelle einem Haftfehler im
Simulationsmodell quivalent, und fhrt bei Anliegen des
fehlererkennenden Musters am RS-Flip-Flop stets auf den
Zustand R=0, S=0, sodaa dessen alter Zustand erhalten
bleibt. Da CMOS sop aufgrund der Zeitkonstanten der Leckstrme
nur unter Echtzeitbedingungen erkannt werden, trifft das
Modell erst bei einer ausreichend hohen Taktrate zu.
3.1.3 Funktionsorientiertes Fehlermodell
Bei unbekannter Schaltungsstruktur sind die bisher behandelten
strutkurorientierten Fehelermodelle nicht anwendbar. Oftmals
scheitert die Anwendbarkeit trotz bekannter Struktur an der
Komplexitt der Schaltung. Ist lediglich die Funktion einer
Schaltung bekannt, mssen Fehlermodelle auf einer hheren,
funktionalen Ebene definiert werden. Hier ist aber ein
erheblicher Aufwand ntig, die Gltigkeit der Modellierung
und die Qualitt der darauf basierenden Testverfahren zu
beweisen.
Hufig wird der Prfling dabei auf eine bestimmte Anzahl von
Registern und Operatoren reduziert, die die Fhigkeit haben
Fehlersuche auf Integrierten Schaltkreisen Seite #
Daten in Registern zu speichern, zwischen Registern zu
transferieren und mittels der Operatoren beim Transfer zu
modifizieren.
3.2 Testmustererzeugung
Die Hauptaufgabe in der Vorbereitung eines Tests liegt in der
Erzeugung geeigneter Testmuster. Diese sollen so gestaltet
sein, daa sie mit mglichst wenigen Testmustern mglichst
alle Fehlermglichkeiten abdecken.
Die Vefahren zur Erzeugung von Testmustern lassen sich
wieder in 2 Gruppen aufteilen:
Die strukturorientierten Verfahren, denen die
Schaltungsstruktur auf Gatterebene zugrunde gelegt wird, und
die funktionsorientierten Verfahren, die dann verwendet
werden, wenn die Struktur auf Gatterebene unbekannt oder zu
komplex ist (vergleiche Fehlermodelle!)
Bei den strukturorientierten Verfahren werden unter
Verwendung strukturorientierter Fehlermodelle (meist
Haftfehler) Testmuster bestimmt, welche eine berprfung der
korrekten Realisierung ermglichen. Die strukturelle
Testmustererzeugung basiert meist auf der sogenannten
"Pfadsensibilisierung". Durch Ausbildung eines sensiblen Pfades
wird jede Signalnderung auf diesem Pfad am Ausgang der
Schaltung beobachtet. Ein Test smtlicher mglicher
Signalpfade berprft die Struktur der Schaltung, womit
gleichzeitig die Funktion der Schaltung bei allen mglichen
Eingangssignalen besttigt ist.
Bei den fumktionsorientierten Verfahren wird der Prfling als
geschlossene Einheit betrachtet. Aus einer
Funktionsbeschreibung in Form von Gleichungen oder Tabellen
wird ein abstraktes Schaltungsmodell, z.B. auf Registerebene
abgeleitet, fr das unter Verwendung bestimmter
funktionsorientierter Fehlermodelle die Testmuster erzeugt
werden.
Die Testmustererzeugung selbst erfolgt meist rechnergesttzt
mit automatischen Testmustererzeugungssystemen (ATPG) die
fr jede der beiden Hauptrichtungen mehrere Verfahren
anbieten. Die Auswahl des geeigneteten
Testmustererzeugungsverfahrens obliegt dem Benutzer. Mgliche
Kriterien bei der Auswahl eines Verfahrens sind:
- geringer Rechenzeitbedarf bei der Mustererzeugung
- kurze Testlnge (geringe Anzahl von Mustern) fr
minimale Testzeit
- einfache Generierung der Testmuster whrend des Tests
3.2.1 Testmuster fr kombinatorische Schaltungen
Eine kombinatorische Schaltung ist dadurch gekennzeichnet, daa
sie gedchtnislos auf die Eingangsdaten reagiert. Das
Verhalten der Ausgnge ist somit eindeutig als Funktion der
Eingnge zum aktuellen Zeitpunkt darstellbar.
Ein Fehler kann nur dann durch ein Testmuster erkannt
werden, wenn das Testmuster im Fehlerfall ein anderes
Fehlersuche auf Integrierten Schaltkreisen Seite #
Ergebnis liefert als bei funktionierender Schaltung. Als
Beispiel sei hier die Schaltung in Bild 3.8 angefhrt.
Fehlersuche auf Integrierten Schaltkreisen Seite #
Bild 3.4 Beispielschaltung mit 2 mglichen Haftfehlern
Diese Schaltung realisiert normalerweise folgende
Funktion:
Z = A B + B C
Beim Auftreten des Fehlers , Eingang B sa1 verndert sich
die Schaltfunktion zu:
Z = A + C
mit den entsprechenden Abweichungen in der
Funktionstabelle:
Nr A B C Z Z Z
0 0 0 0 0 0 0
1 0 0 1 0 1 0
2 0 1 0 0 0 0
3 0 1 1 1 1 1
4 1 0 0 0 1 1
5 1 0 1 0 1 1
6 1 1 0 1 1 1
7 1 1 1 1 1 1
Die Funktionstabelle verdeutlicht, daa der Fehler durch 3
Eingangsvektoren entdeckbar ist; die Testmuster lauten
(0,0,1), (1,0,0) und (1,0,1). Wie fr diesen Fehler lassen
sich auch die Testmuster fr die brigen Fehler durch
Vergleich der Testmuster herleiten. Dabei ergibt sich, daa
smtlich Fehler mit nur 4 Testmustern entdeckt werden
knnen, gegenber 8 beim vollstndigen Test. Es wird
jedoch deutlich, daa diese Methode in dieser Form speziell bei
greren Netzwerken einen sehr groen Arbeitsaufwand darstellt
und somit unrentabel ist.
Es gibt aber eine mglichkeit, diese Methode zu
"mathematisieren" und mit weniger Aufwand lsbar zu machen:
Fr ein Testmuster, das einen Fehler erkennt gilt:
Z + ZF = 1
womit sich fr den Fehler ergibt:
(A B + B C) + (A + B) = 1 = A B + B C
Fehlersuche auf Integrierten Schaltkreisen Seite #
Diese Gleichung wird genau fr die 3 Testmuster erfllt, die
fehlererkennend wirken.
Entsprechend ergeben sich die Testmuster, die fr Fehler
fehlererkennend wirken zu (1,0,0) und (1,0,1). Diese Testmuster
entdecken aber auch den Fehler . Tritt nun whrend des
Tests bei einem dieser Testmuster ein Fehler auf, kann
nicht zwischen dem Fehler und dem Fehler
unterschieden werden. Dazu bentigt man ein anderes
Testmuster, das diese beiden Fehler zu unterscheiden
vermag. Analog zur Bedingung fr fehlerentdeckende
Testmuster lautet diese:
ZF1 + ZF2 = 1
Fr das oben angefhrte Beispiel ergibt sich dann das
Testmuster (0,0,1) zur Unterscheidung zwischen diesen
beiden Fehlern.
Fehlerunterscheidende Testmuster werden, wie bereits erwhnt,
zu Lokalisierung des Fehlerortes bentigt. Durch die
Notwendigkeit von zustzlichen fehlerunterscheidenden
Testmustern, kann der Test aber insgesamt stark vergrert
werden, weshalb man diese Testmuster meist nur in der
Entwicklugsphase oder wenn der Prfling durch eine
Fehlerlokalisierung repariert werden kann bentzt, was aber
im allgemeinen nur bei Speichern mglich ist.
Da diese Methode mit steigender Schaltungskomplexitt sehr
schnell immer rechenintensiver wird, wendet man sie
hauptschlich fr kleine Schaltungen an.
Bei greren Schaltungen wendet man die Methode der
Pfadsensibilisierung an, bei der die Eingnge aller Gatter so
belegt werden, daa der Ausgang nur noch von einem einzigen
Pfad abhngt. Die einzelnen Gatter schalten das Signal dann
entweder nur mehr durch, oder invertieren es.
Regeln fr die Gattersensibilisierung:
Gattertyp Belegung der brigen GAttereingnge
AND, NAND alle logisch 1
OR, NOR alle logisch 0
Inverter, EXOR keine Bedingungen
Bild 3.5 Beispielschaltung zur Pfadsensibilisierung
Fehlersuche auf Integrierten Schaltkreisen Seite #
Diese Schaltung kann gegenber einem Fehler am Punkt a
sensibilisiert werden, indem man den Zustand von Gatter 3 und
4 nur noch vom Zustand des Gatters 1 abhngig macht.
Dies kann geschehen durch C = 0, D = 1. Durch C = 0 ist das
Signal am Punkt b sicher 0, und damit der Ausgangszustand
des Gatters 3 nur noch vom Signal am Punkt a abhngig,
und durch D = 1 ist das Ausgangssignal nur noch von Gatter 3
abhngig.
3.2.3 Testmuster fr sequentielle Schaltungen
Diese hneln prinzipiell denen fr kombinatorische
Schaltungen, es ist jedoch zu beachten, daa nach dem
Einschalten ein undefinierter Zustand vorliegt, sodaa das
Schaltwerk entweder zunchst initialisiert werden
mua (einfachste Mglichkeit: ber hardwaremigen
Rcksetzeingang) oder daa vom Anfangszstand unabhngige
Testmuster gewhlt werden, was meist bevorzugt wird.
Die Testmustererzeugung selbst erfolgt meist durch
Auftrennung der Rckkopplungsleitungen der Schaltung, und
berleiten in ein kombinatorisches Netzwerk.
Bild 3.6 allgemeines Modell einer sequentiellen
Schaltung; m Eingnge, n Registerzellen, p Ausgnge
Bild 3.7 sequentielles Modell bergeleitet in ein
kombinatorisches
Fehlersuche auf Integrierten Schaltkreisen Seite #
Die sequentielle Schaltung wird hierbei durch Momentaufnahmen
der Schaltung zu bestimmten Zeitpunkten dargestellt.
Fr dieses nun wieder rein kombinatorische Modell knnen mit
Hilfe der hierfr bentzbaren Verfahren die Fehler bestimmt
werden. Da die Testmustererzeugung selbst aber durch
wiederholte Anwendung der bekannten
Pfadsensibilisierungsverfahren auf jede der erforderlichen
Zellen des umgewandelten Modells durchgefhrt werden mu,
und die Sensibilisierung durch smtliche Speicherstufen
hindurch erfolgen mu, kommt man hier sehr bald zu einer
Grenze, die durch den bentigten Speicherplatz und die
Rechenzeit hervorgerufen wird.
Fr solche Flle wird dann auf funktionsorientierte Verfahren
bergegangen, die nur von der "Automatentafel" des Systems
abhngen, und damit realisationsunabhngig sind. Hierbei
werden Testfolgen bestimmt, die prfen, ob die zu testende
Schaltung fehlerfrei ist.
Die Ausfhrung dieser Verfahren kann aufgrund Ihrer
Komplexitt hier nicht angefhrt werden, sie ist in
geeigneter Literatur (E.F. Moore: experiments on sequential
machines Princeton University Press 1956; Z. Kohavi,
P.Lavallee: Design of sequential machines with fault
detection capabilities IEE Trans. EC-16 1967; C.E.
Holborow: An improved bound on the length of checking
sequential machines with counter cycles IEEE Trans. C-21
1976; H. Fujiwara et al.: Easily testable sequential
machines with extra inputs IEEE Trans. C-24 1975)
beschrieben.
Fehlersuche auf Integrierten Schaltkreisen Seite #
3.4 Testen digitaler Speicher
Speicher stellen in der Digitaltechnik eine Sonderstellung dar.
Einerseits erlauben sie aufgrund ihres regelmigen Aufbaus
relativ einfache Testmuster, andererseits haben sie eine
sehr groe Anzahl von Speicherpltzen, weshalb der Test
relativ umfangreich wird.
Bild 3.8 typischer Aufbau eines RAM's
Beim Test eines Speichers (RAM's) mssen folgende Bestandteile
getestet werden:
- die Speichermatrix selbst
- die Zeilen- und Spaltendekodierung
- die Schreib und Leseverstrker
RAM's werden aufgeteilt in statische RAM's, die die Information
in Flip-Flop's speichern, und dynamische RAM's, die eine
sogenannte Ein-Transistor-Zelle mit einer Kapazitt als
Speichermedium verwenden. Statische RAM's sind relativ
strungsunempfindlich, aber in der Realisierung aufwendiger,
weshalb sich keine so hohen Packungsdichten erreichen lassen,
sodaa heute meistens auf dynamische RAM's bergegangen wird.
Dynamische RAM's schaffen eine etwa um den Faktor 4 hhere
Packungsdichte, sind aber durch parasitre Leckstrme in den
Kapazitten flchtig, und mssen nach bestimmten Zeitabstnden
wieder aufgefrischt werden. Bei den Refresh-Vorgngen wird
im allgemeinen eine ganze Zeile oder Spalte eines DRAM's
gleichzietig aufgefrischt.
Durch die hhere Packungsdichte werden die DRAM's aber
wesentlich strempfindlicher, da die Struktur immer
kleiner wird. Durch die Verkleinerung der Struktur werden auch
die Kapazittswerte immer kleiner, sie liegt heute nur mehr
knapp ber dem mindestnotwendigen Wert, um gegen den Treffer
eines -Teilchens resistent zu sein. Als weitere Folge der
erhhten Packungsdichte treten vermehrt Kopplungsfehler auf,
die durch Beeinfluung benachbarter Zellen entstehen.
Die reine Speicherfhigkeit lt sich durch einfaches
Schreiben und Lesen jeder Zelle berprfen. Andere Fehler, wie
etwa Musterabhngigkeiten der Speicherfunktion, Refresh-
Fehler oder mangelnde Leseverstrkererholung, sind entweder
von verschiedenen Adre- und Datenkombinationen abhngig,
Fehlersuche auf Integrierten Schaltkreisen Seite #
oder treten als unzureichendes Zeitverhalten in Erscheinung
und erfordern eine Test unter Echtzeitbedingungen.
3.4.1 Speichertestmuster
Es gibt fr den Test eines Speichers verschiedene
gebruchliche Speichertestmuster, von denen einige der am
hufigsten angewendeten im folgenden kurz beschrieben werden.
In der folgenden Tabelle sind einige von diesen Tests
angefhrt, wobei die Ordnung des Tests die Anzahl der
Schreib bzw. Leseoperationen fr ein n-Bit-RAM ist. Die
angegebenen Testzeiten gelten fr ein 256kBit-RAM mit
100ns Zykluszeit.
Name Ordnung Testzeit
Column Bars 4n 0,1 s
Checkerboard 4n 0,1 s
MASET 12n 0,3 s
Marching Ones and Zeros (MARCH) 12n 0,3 s
Shifting Diagonal (DIAPAT) 4n3/2 53,7 s
Ping-Pong (Zeile-Spalte) n3/2 13,4 s
Ping-Pong (vollstndig) n2 1,9 h
Walking Ones and Zeros (WALPAT) 2n2 + 6n 3,8 h
Galloping Ones and Zeros (GALPAT I) 2n2 + 8n 3,8 h
GALPAT II 8n2 - 4n 15,3 h
Allen Testmustern ist gemeinsam, daa stets eine Speicherzelle
geschrieben oder gelesen wird. Der wesentliche Unterschied
liegt in der Belegung der restlichen Speicherzellen, die als
Hintergrundmuster (background pattern) bezeichnet werden,
sowie in der Reihenfolge der Zugriffe auf die Bezugszelle und
die Strzellen, welche die Bezugsquelle beeinfluen knnen.
Column Bars ist eine der einfachsten Testmusterfolgen. Hier
werden zunchst die Spalten der Speichermatrix abwechselnd
mit Nullen und Einsen beschrieben, und anschlieend wieder
ausgelesen. Der gleiche Vorgang wiederholt sich mit den
komplementren Daten. Auf diese Weise lassen sich
Kurzschle zwischen den Zellen entdecken. Auerdem eignet
sich die Testfolge fr einen Refreshtest.
Ein Refreshtest lt sich auch mit Checkerboard
durchfhren. Hierbei werden die Speicherzellen so mit Nullen
und Einsen belegt, daa ein Schachbrettmuster entsteht.
Anschlieend wird diese Belegung berprft, und der Ablauf mit
der komplementren Testfolge wiederholt. Im wesentlichen
berprft auch dieser Test die Speicherfhigkeit jeder Zelle.
Eine Erweiterung von Checkerboard wird als MASET bezeichnet.
Der wesentlich Unterschied ist hierbei die Reihenfolge des
Zugriffs auf die Speicherzellen: 0, n-1, 0, 1, n-2, 1, 2,
n-3 ... , wobei 0 die niedrigste Speicheradresse darstellt,
und n-1 die hchste. In Abbildung 3.9 ist der Speicherzugriff
fr ein 16 Bit RAM verdeutlicht. Nach nochmaligem Lesen
smtlicher Speicherzellen in umgekehrter Reihenfolge wird der
gesamte Vorgang fr das komplementre Schachbrettmuster
wiederholt. MASET testet auer der prinzipiellen
Fehlersuche auf Integrierten Schaltkreisen Seite #
Speicherfhigkeit vor allem die Dekodierlogik. Dabei wird
vorausgesetzt, daa die Speicherorganisation mit den Adressen
bereinstimmt. andernfalls wird ein Umrechnen (Scramblen) der
Adressen notwendig.
Bild 3.9 Adrereihenfolge bei MASET
MARCH ist eine hnliche Testfolge. Hierbei wird ausgegangen
von einer vollstndig mit 0 beschriebenen Speichermatrix, bei
der zunchst in aufsteigender Adrerreihenfolge zunchst die 0
verifiziert, und anschlieend eine 1 in das Register
geschrieben wird. Nachdem dieser Vorgang abgeschlossen ist,
wird er mit abnehmenden Adresssen fr die Umbelegung von 1
zu 0 durchgefhrt. Der ganze Test wird anschlieend nochmals
von einer komplementren Anfangsbelegung (alle 1) ausgehend
durchgefhrt (aufsteigend Beschreiben mit 0; abfallend
Beschreiben mit 1). Mit diesem Test wird die
Speicherfhigkeit jeder Zelle und der grte Teil der
Dekodierlogik berprft, und es werden einfache
Wechselwirkungen zwischen den Speicherzellen aufgedeckt.
Bild 3.10 Adrereihenfolge bie MARCH
Die Diagonalverschiebung DIAPAT ist vor allem eine Testfolge
zur berprfung der Schreib-/Leseverstrker. Insbesondere
soll unzureichende Erholung der Leseverstrker festgestellt
werden. Dies wird dadurch erreicht, daa nach dem Lesen einer
langen Reihe gleicher logischer Werte der Wechsel zum
komplementren Wert verzgert wird, wenn die Erholung
unzureichend ist.
Fehlersuche auf Integrierten Schaltkreisen Seite #
Bild 3.11 Adrereihenfolge bei DIAPAT
Der Test beginnt mit einer 1 in smtlichen Zellen einer
Diagonalen einer Speichermatrix (Pos. 1 bis 4 in Bild
3.11). Alle brigen Speicherzellen enthalten eine 0. Durch
spaltenweises Lesen entstehen nun lange Folgen von 0, die in
regelmigen Abstnden von einer 1 unterbrochen werden. Sind
alle Spalten gelsesen, erfolgt das Verschieben der
Anfangsbelegung um eine Position (dann 1 in Pos. 2 bis 5 in
Bild 3.11). Der Lesevorgang wiederholt sich nun. Das
Verschieben wird solange fortgesetzt, bis die Anfangsbelegung
wieder erreicht ist. Der gesamte Ablauf wird nun mit
komplementren Daten wiederholt.
Bei den bisher vorgestellten Testfolgen wurden
Wechselwirkungen zwischen den einzelnen Speicherzellen,
besonders Musterempfindlichkeiten, nicht gesondert betrachtet.
Hierfr sind die als "Walking-Patterns" (WAKPAT) oder als
"Galloping-Patterns" (GALPAT) bezeichneten Testfolgen
geeignet. Jede Zelle wird als Bezugszelle dem Einflua
unterschiedlicher Strzellen ausgesetzt, um die
Unabhngigkeit der Zellen und damit die statische
Musterempfindlichkeit berprfen zu knnen. Dabei findet die
sogenannte "Ping-Pong"-Testfolge Anwendung. Beim vollstndigen
Ping-Pong wird die Beeinflubarkeit der Bezugszelle durch alle
brigen Zellen der Speichermatrix behandelt. Der Aufwand lt
sich jedoch durch Beschrnkung auf benachbarte Zellen, die
in der gleichen Zeile oder Spalte angeordnet sind,
wesentlich reduzieren. WAKPAT und GALPAT sind jeweils
spezielle Applikationen der Ping-Pong-Testfolge.
Bei WAKPAT wurd zunchst jede Zelle der Matrix mit einer 0
geladen. Dann wird die erste Zelle als Bezugszelle ausgewhlt,
und mit einer 1 beschrieben, die 0 in den Strzellen
verifiziert, und schlielich berprft, ob die 1 in der
Bezugszelle noch vorhanden ist. Dann wird diese mit einer 0
berschrieben, und der gesamte Vorgang wiederholt sich fr
die nchste Bezugszelle. Sind alle Zellen auf diese Weise
behandelt, erfolgt der Test mit komplementren Daten.
Eine Variation dieses Tests ist GALPAT, bei dem die
Verifikation der Bezugszelle im Anschlua an das Lesen einer
jeden Strzelle erfolgt, sodaa mehr Lesezyklen erforderlich
sind. Auf diese Weise werden whrend des Lesens alle mgliche
Adrebergnge mit allen mglichen Datenbergngen geprft.
Eine mit GALPAT II bezeichnete Modifikation bezieht die
Abhngigkeit von Datennderungen in Zellenpaaren mit ein,
sodaa dynamische Musterempfindlichkeiten entdeckt werden
knnen.
Fehlersuche auf Integrierten Schaltkreisen Seite #
Anhang Literaturverzeichnis
Me und Prftechnik (Halbleiter Elektronik Band 20)
Manfred Zerbst
Springer Verlag 1986