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Jörg Fuhrmann

A Digital Power Amplifier in 28 nm CMOS for LTE Applications

FAU Studien aus der Elektrotechnik

Band 6

Herausgeber der Reihe:

Prof. Dr. Günter Roppenecker

Jörg Fuhrmann

A Digital Power Amplifier in 28 nm CMOS for LTE Applications

Erlangen

FAU University Press

2016

Bibliografische Information der Deutschen Nationalbibliothek:

Die Deutsche Nationalbibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie; detaillierte bibliografische Daten sind im Internet über http://dnb.d-nb.de abrufbar.

Das Werk, einschließlich seiner Teile, ist urheberrechtlich geschützt. Die Rechte an allen Inhalten liegen bei ihren jeweiligen Autoren. Sie sind nutzbar unter der Creative Commons Lizenz BY-NC-ND.

Der vollständige Inhalt des Buchs ist als PDF über den OPUS Server der Friedrich-Alexander-Universität Erlangen-Nürnberg abrufbar:

https://opus4.kobv.de/opus4-fau/home

Verlag und Auslieferung:

FAU University Press, Universitätsstraße 4, 91054 Erlangen

Druck: docupoint GmbH

ISBN:

eISBN: 978-3-944057-95-8 (Online-Ausgabe)

ISSN: 2363-8699

978-3-944057-94-1 (Druckausgabe)

A Digital Power Amplifier in 28 nm CMOS for LTE Applications

Ein digitaler Leistungsverstärker in 28 nm-CMOS für LTE-Anwendungen

Der Technischen Fakultät der Friedrich-Alexander-Universität Erlangen-Nürnberg zur Erlangung des Doktorgrades DOKTOR-INGENIEUR vorgelegt von Jörg Fuhrmann aus Nürnberg

Als Dissertation genehmigt von der Technischen Fakultät der Friedrich-Alexander-Universität Erlangen-Nürnberg Tag der mündlichen Prüfung: 25.04.2016

Vorsitzender des Promotionsorgans: Prof. Dr. rer.-nat. Peter Greil 1. Gutachter: Prof. Dr.-Ing. Dr.-Ing. habil. Robert Weigel 2. Gutachter: Prof. Dr. techn. Harald Pretl

Acknowledgment

First of all I thank Prof. Dr. techn. Harald Pretl for his guidance, con- structive discussions and his open door policy. He always found the time to support and listen to me, even in the most stressful phases of his own work. He constantly encouraged me and he paved the way for this work by setting up a great working environment and a good net- work inside the company. I deeply thank him and I could not imagine

a better supervisor.

I thank my Ph.D. colleague Patrick Oßmann for the constructive and

good team work. I thank Krzysztof Dufrêne who started with us this work and who set a great foundation. I thank Moreira José whose con-

structive support, especially during the hard phases of this project, was

a key element to the success of the designs. I thank my office colleague Anas Saudi for the nice working environment that he created and for his unconditional support in the laboratory.

I thank my managers Thomas Greifeneder and Volker Neubauer for

their support and open door policy during the years. I thank Stephan Leuschner, Michael Fulde, Ofir Degani, Jonas Fritzin, Thomas Bauern- feind, Thomas Buggler, Jan Zaleski, Alexander Klinkan, Dirk Friedrich, Simon Grünberger, Daniel Gruber, Sven Hampel, Dejan Teodorovic, Alexander Huber and all other members of Danube Mobile Commu-

nications Engineering (DMCE) and Intel ® for their contributions to this work. I thank them for the nice working atmosphere and for all the extra hours and efforts they spent for discussions and support.

I thank my professor Prof. Dr.-Ing. Dr.-Ing. habil. Robert Weigel

for providing me the opportunity to do my Ph.D. thesis and for his guidance during the time. I also thank all the other colleagues of the Department for Electronics Engineering at the Friedrich-Alexander-

Acknowledgment

Universität Erlangen-Nürnberg for the friendly atmosphere on my oc- casional visits.

I especially thank my parents Anton and Birgit Fuhrmann and my

whole family, who constantly supported me during my whole life and who have always encouraged me to pursue my goals. I thank my girl- friend Amalia Lorca Ballestrín for her patience, support and under- standing during the last years. I was having a great time with her and

she always gave me new strength to continue. I thank my friends for the nice moments we had during the rare free time while I was working on my thesis.

I thank you all very much for your individual contributions and sup-

port. The last years were a great and pleasant experience for me. I have

enjoyed being with all of you and I hope that a lot of good years are following.

- Jörg Fuhrmann

Abstract

The further development of the mobile communication standard to- wards the 4th generation (4G) long term evolution (LTE) and the simul- taneous development of technology standards create new challenges, that have to be fulfilled, while designing power amplifiers (PAs). The downscaling of complementary metal-oxide-semiconductor (CMOS) integrated circuits (ICs) according to Moore’s law makes the overall transceiver system more compact and reduces the required chip area. Recently a fully integrated CMOS power amplifier was included in a single-chip 3rd generation (3G) high speed packet access (HSPA) trans- ceiver with a radio frequency digital to analog converter (RFDAC). For further integration the RFDAC and PA can be merged to a digital PA (DPA). The signal can be generated using polar modulation (PM) which allows a separated consideration of amplitude and phase. The current summing digital power amplifier (CSDPA) is one solution for fully in- tegrated CMOS PM architectures. A CSDPA can be implemented as switched power amplifier architecture with an inverse class-D PA that can theoretically achieve high efficiency what makes it a promising can- didate for fully integrated circuits.

To proof the capability of 28 nm CMOS technology to provide watt- level output power a linear class-AB PA is designed. A DPA is imple- mented to further merge the design and additionally to be able of test- ing more advanced designs. Both designs are implemented in a front- end-of-line (FEOL) 28 nm CMOS technology. The designs use 7 copper layers and 1 aluminum layer as back-end-of-line (BEOL). The fully in- tegrated circuits include on-chip matching, biasing and electrostatic discharge (ESD) protection. To overcome the voltage stress for a single transistor the designs are implemented as a triple stack with feedback path from the drain of the upper transistor to the gate. This reduces the voltage stress of the transistor and increases the reliability.

Abstract

The circuits are measured, by using sinusoidal signals, to determine the output power and efficiency. For linearity characterization the stan- dard of the 3rd generation partnership project (3GPP) is taken. Uni- versal terrestrial radio access (UTRA), evolved UTRA (E-UTRA) adja- cent power leakage ratio (ACLR) and error vector magnitude (EVM) are tested using LTE physical uplink shared channel (PUSCH) orthogonal frequency-division multiplexing (OFDM) quadrature phase-shift key- ing (QPSK)/16 quadrature amplitude modulation (16-QAM) test sig- nals with 1.4-20 MHz bandwidth (BW) at the required channel power (CHP).

The linear stand-alone PA is designed for LTE frequency division du- plex (FDD) band 1. The bare bumped die measures 1.88 × 0.51 mm 2 and is directly soldered on the printed circuit board (PCB). At pulsed measurements a maximum power-added efficiency (PAE) of 35.2 %, a drain efficiency η d of 39.5 %, a gain of 15.5 dB and a maximum output power P max of 31.7 dBm are achieved at 1.83 GHz with 3.2 V supply volt- age. The use of digital predistortion (DPD) is shown in the frequency spectrum of a full allocated LTE signal with 15 MHz bandwidth (LTE-15) band 1 PUSCH 16-QAM OFDM signal. LTE requirements for the BWs 1.4-20 MHz are measured with full allocation of band 1 PUSCH QPSK signals. The required EVM of 17.5 %, UTRA ACLR of -33 dBc and E- UTRA of -30 dBc are fulfilled with the use of DPD for all BWs.

The monolithic fully integrated DPA, implemented in a single-chip LTE transceiver system, was designed for LTE FDD band 7 and LTE time division duplex (TDD) bands 38, 40 and 41. The implementation has been optimized for operating in the 2.3-2.7 GHz range. It is imple- mented as digital polar transmitter (DPT) that is directly connected to the digital front end (DFE). The DFE converts the IQ modulated signal data to a polar modulated signal. The modulated phase information is contained in the local oscillator (LO) signal. The amplitude infor- mation is decoded by a segmented 15 bit field. The most significant bits (MSBs) are thermometer decoded to assure monotonicity. The 5 least significant bits (LSBs) are realized as binary weighted cells to reduce complexity. The signal’s amplitude and phase information is combined again inside the DPA. It already provides the required LTE output power without further amplification. The output of the DPA is matched by a transformer. The transformer also acts as a balun and

Abstract

transforms the differential signal into a single-ended one. By using an inverse class-D PA design for the unit cells (UCs) in the cell field, their outputs can be shorted and connected to an output matching network (OMN). This results in a compact implementation. The inductive el- ement of the matching network is merged into the OMN. The trans- former is divided into one on-chip winding and a secondary winding in the package. Since the secondary winding of the transformer is re- alized in an extra redistribution layer (RDL) inside the package the on- chip metal copper lines can be used for the primary windings. The primary winding is implemented in the thickest metal layer and in the aluminum layer to ensure good conductivity and decreased insertion losses. This results in an improved quality factor of the OMN. The output of the transformer is connected to a 50 output load at the PCB. The center tap of the transformer is connected to the 2.5 V power supply. The DPA has an area of 0.61 × 0.5 mm 2 . The continuous wave (CW) measurements show a P max of 31.2 dBm and a maximum η d of 34.3 %. The dynamic range (DR) of the DPA is 87.9 dB. The E- UTRA ACLR for band 7, at the required CHP of 26 dBm, is 26.9 dBc for an LTE signal with 5 MHz bandwidth (LTE-5) and 27.4 dBc for an LTE signal with 10 MHz bandwidth (LTE-10). The EVM requirements are fulfilled for all measurements. The duplex noise (DN) at 26 dBm CHP is -140.7 dBc/Hz for LTE-5 and -138.3 dBc/Hz for LTE-10.

Kurzfassung

Die Weiterentwicklung des Mobilkommunikationsstandards bis hin zu der heutigen vierten Generation (4G) Long Term Evolution (LTE) und die gleichzeitige Weiterentwicklung des Technologiestandards erzeu- gen neue Herausforderungen bei dem Design eines Leistungsverstärk- ers (engl. kurz PA), welche erfüllt werden müssen. Die Skalierung von integrierten Schaltungen (engl. kurz ICs), mit komplementärer Logik aus Metall-Oxid-Halbleitern (engl. kurz CMOS), nach dem Moore- schen Gesetz macht den gesamten Transceiver kompakter und redu- ziert die benötigte Chipfläche. Kürzlich wurde für die dritte Genera- tion (3G) ein vollintegrierter CMOS-PA auf einem einzelnen Chip zu- sammen mit einem Hochfrequenz-Digital-Analog-Umsetzer (engl. kurz RFDAC), für einen High Speed Packet Access (HSPA)-Transceiver, integriert. Um das Konzept weiterzuintegrieren können der RFDAC und der PA zu einem digitalen PA (engl. kurz DPA) zusammengeführt werden. Das Signal kann mittels Polarmodulation (PM) generiert wer- den, welche eine getrennte Betrachtung von Amplitude und Phase er- laubt. Der stromsummierende DPA (engl. kurz CSDPA) ist eine Lö- sung für vollintegrierte CMOS-PM-Architekturen. Ein CSDPA kann als geschaltete PA-Architektur mit einem inversen Klasse-D PA implemen- tiert werden. Die theoretisch erzielbare hohe Effizienz macht ihn zu einem vielversprechenden Kandidaten für vollintegrierte Schaltungen.

Um die Fähigkeit der 28 nm-CMOS-Technologie zu prüfen, eine Aus- gangsleistung im Watt-Bereich bereitzustellen, wurde ein Klasse-AB PA entworfen. Ein DPA wird gebaut um den Entwurf weiter zusam- menzuführen und zusätzlich die Möglichkeit zu erlangen fortgeschrit- tenere Entwürfe zu testen. Beide Entwürfe sind in einer 28 nm-Techno- logie für die aktiven Bauelemente (engl. kurz FEOL) implementiert. Als Metallisierung (engl. kurz BEOL) werden 7 Kupfer- und 1 Alumini- umlage verwendet. Die vollintegrierten Schaltungen beinhalten auf

Kurzfassung

dem Chip ein Anpassungsnetzwerk, die Arbeitspunkteinstellung und einen elektrostatischen Entladungsschutz (engl. kurz ESD). Um die hohe Spannungsbelastung eines einzelnen Transistors zu überwinden, werden die Entwürfe als Dreifach-Stapel mit Rückführpfad vom Drain des oberen Transistors zu dessen Gate implementiert. Das reduziert die Spannungsbelastung jedes einzelnen Transistors und erhöht dadurch die Zuverlässigkeit.

Die Schaltungen werden mit Hilfe von Sinus-Signalen angeregt, um deren Ausgangsleistung und Wirkungsgrad zu bestimmen. Für die Lin- earitätscharakterisierung wird der Standard des 3rd Generation Part- nership Projects (3GPPs) verwendet. Universal Terrestrial Radio Ac- cess (UTRA), Evolved UTRA (E-UTRA) Adjacent Power Leakage Ra- tio (ACLR) und Error Vector Magnitude (EVM) werden getestet indem LTE Physical Uplink Shared Channel (PUSCH) Orthogonal Frequency- Division Multiplexing (OFDM) Quadrature Phase-Shift Keying (QPSK)/16 Quadrature Amplitude Modulation (16-QAM)-Testsignale mit 1.4-20 MHz Bandbreite (engl. kurz BW) bei der geforderten Kanal- leistung (engl. kurz CHP) verwendet werden.

Der isolierte lineare PA ist für LTE Frequenzduplex (engl. kurz FDD) Band 1 entworfen. Das Die ohne Gehäuse misst 1.88 × 0.51 mm 2 und ist direkt auf eine Leiterplatte (engl. kurz PCB) gelötet. Bei gepul- sten Messungen werden ein maximaler Leistungswirkungsgrad (engl. kurz PAE) von 35.2 %, ein Drain-Wirkungsgrad η d von 39.5 %, eine Ver- stärkung von 15.5 dB und eine maximale Ausgangsleistung P max von 31.7 dBm bei 1.83 GHz und einer 3.2 V Versorgungsspannung erreicht. Die Verwendung einer digitalen Vorverzerrung (engl. kurz DPD) wird anhand eines voll belegten LTE-15 Band 1 PUSCH 16-QAM OFDM-Si- gnals gezeigt. Die LTE-Anforderungen für BW 1.4-20 MHz werden mit voll belegten Band 1 PUSCH QPSK-Signalen gemessen. Das geforderte EVM von 17.5 %, das UTRA ACLR von 33 dBc und das E-UTRA von 30 dBc werden unter Verwendung einer DPD bei allen BWs erreicht .

Der monolithisch vollintegrierte DPA, welcher auf einem einzelnen LTE-Transceiver-Chip implementiert ist, ist für das LTE FDD-Band 7 und die LTE Zeitduplex (engl. kurz TDD)-Bänder 38, 40 und 41 entwor- fen und somit für einen Betriebsbereich von 2.3-2.7 GHz ausgelegt. Die Implementierung ist als digitaler Polartransmitter (engl. kurz DPT)

Kurzfassung

realisiert, der direkt mit dem digitalen Eingang (engl. kurz DFE) ver- bunden ist. Das DFE wandelt die IQ-modulierten Signaldaten zu einem polarmodulierten Signal um. Die modulierte Phaseninforma- tion ist im Signal des lokalen Oszillators (engl. kurz LO) enthalten. Die Amplitudeninformation wird in einem segmentierten 15 Bit-Feld dekodiert. Die 10 Bits mit dem höchsten Stellenwert (engl. kurz MSBs) sind thermometer-dekodiert, um die Monotonie zu gewährleisten. Die 5 Bits mit dem niedrigsten Stellenwert (engl. kurz LSBs) bleiben binär- dekodiert, um die Komplexität zu reduzieren. Die Signalamplitude und Phaseninformation werden innerhalb des DPA wieder zusammen- geführt. Die geforderte Ausgangsleistung für LTE wird auch ohne zu- sätzliche Verstärkung erreicht. Der Ausgang des DPAs wird mit einem Transformator angepasst. Der Transformator dient zeitgleich als Balun, der den differentiellen auf einen einpoligen Ausgang transformiert. In- dem man einen inversen Klasse-D PA als Einheitszelle (engl. kurz UC) im Zellfeld verwendet, lassen sich die Ausgänge kurzschließen und mit dem Anpassnetzwerk am Ausgang (engl. kurz OMN) verbinden. Dies resultiert in einer kompakten Implementierung. Das induktive Ele- ment des Anpassnetzwerks ist im OMN vereinigt. Der Transforma- tor ist mit einer Windung auf dem Chip und der sekundären Win- dung im Gehäuse unterteilt. Da die sekundäre Windung des Trans- formators in einer zusätzlichen Lage (engl. kurz RDL) innerhalb des Gehäuses realisiert wird, können die Kupferlagen auf dem Chip für die Primärwindung verwendet werden. Die Primärwindung ist in den oberen, niederohmigen Metalllagen und der Aluminiumlage imple- mentiert, um eine gute Leitfähigkeit und dadurch geringere Verluste zu garantieren. Das resultiert in einem verbesserten Gütefaktor des OMN. Der Ausgang des Transformators ist dann mit einer 50 -Ausgangs- last am PCB abgeschlossen. Der Mittelabgriff des Transformators ist mit einer 2.5 V-Versorgungsspannung verbunden. Der DPA hat eine Fläche von 0.61 × 0.5 mm 2 . Die Messungen mit einem Dauerstrichsig- nal (engl. kurz CW) zeigen ein P max von 31.2 dBm und ein maximales η d von 34.3 %. Der Dynamikbereich (engl. kurz DR) des DPAs ist 87.9 dB. Bei der geforderten CHP von 26 dBm ist das E-UTRA ACLR für Band 7 26.9 dBc für ein LTE-Signal mit 5 MHz Bandbreite (LTE-5) und 27.4 dBc für ein LTE-Signal mit 10 MHz Bandbreite (LTE-10). Die EVM-Anfor- derungen wurden für alle Messungen erfüllt. Das Duplex-Rauschen (engl. kurz DN) bei 26 dBm CHP ist 140.7 dBc/Hz für LTE-5 und 138.3 dBc/Hz für LTE-10.

Acronyms

16-QAM

16 quadrature amplitude modulation

2G

2nd generation

3G

3rd generation

3GPP

3rd generation partnership project

4G

4th generation

64-QAM

64 quadrature amplitude modulation

ACLR

adjacent channel leakage power ratio

ADP

adaptive digital predistortion

AM

amplitude modulation

AM-AM

amplitude to amplitude distortion

AM-PM

amplitude to phase distortion

ASM

antenna switch module

BEOL

back-end-of-line

BO

backoff

BPSK

binary phase-shift keying

BW

bandwidth

CA

carrier-aggregation

CCDF

complementary cumulative distribution func-

CF

tion crest factor

CFR

crest factor reduction

CG

common gate

CHBW

channel bandwidth

CHP

channel power

CLK

digital clock

CMCD

current-mode class-D

CMOS

complementary metal oxide semiconductor

CP

cyclic prefix

CS

common source

Acronyms

CSDAC

current summing DAC

CSDPA

current summing DPA

CW

continuous wave

DAC

digital-to-analog converter

DAT

distributed active network

DB

dynamic biasing

DC

direct current

DFE

digital front-end

DN

duplex noise

DNL

differential nonlinearity

DPA

digital power amplifier

DPD

digital predistortion

DPT

digital polar transmitter

DPWM

digital pulse-width-modulation

DR

dynamic range

DRAM

dynamic random access memory

DSP

digital signal processor

DUT

device under test

E-UTRA

evolved universal terrestrial radio access

EEC

efficiency enhancement circuit

EER

envelope elimination restoration

EM

electromagnetic

ESD

electrostatic discharge

ET

envelope tracking

EVM

error vector magnitude

FDD

frequency division duplex

FDMA

frequency division multiplexing access

FE

front-end

FEOL

front-end-of-line

FM

frequency modulation

G

gain

GSM

global system for mobile communications

HBT

heterojunction bipolar transistor

IC

integrated circuit

IMN

input matching network

INL

integral nonlinearity

IoT

internet of things

IQ

in-phase and quadrature

ISI

intersymbol interference

Acronyms

ITRS

international technology roadmap for semicon-

LDO

ductors low-dropout regulator

LINC

linear amplification with nonlinear components

LO

local oscillator

LOX

inverse local oscillator

LP

low pass

LSB

least significant bit

LTE

long term evolution

LTE-1

LTE signal with 1.5 MHz bandwidth

LTE-10

LTE signal with 10 MHz bandwidth

LTE-15

LTE signal with 15 MHz bandwidth

LTE-20

LTE signal with 20 MHz bandwidth

LTE-5

LTE signal with 5 MHz bandwidth

LUT

look up table

LVT

low voltage transistors

M2M

machine-to-machine

MOS

metal oxide semiconductor

MOSFET

metal oxide semiconductor field effect transistor

MPR

maximum power reduction

MSB

most significant bit

MtM

more than Moore

nMOS

n-channel metal oxide semiconductor

OFDM

orthogonal frequency-division multiplexing

OFDMA

orthogonal frequency-division multiplexing ac-

OMN

cess output matching network

OOB

out of band

PA

power amplifier

PADAC

power amplifier digital to analog converter

PAE

power-added efficiency

PAPR

peak-to-average power ratio

PAR

peak-to-average ratio

PCB

printed circuit board

PEC

power enhancement circuit

PER

power enhancement ratio

PLL

phase-locked loop

PM

phase modulation

pMOS

p-channel metal oxide semiconductor

Acronyms

PUSCH

physical uplink shared channel

PVT

process voltage temperature

QPSK

quadrature phase-shift keying

RB

resource block

RBW

resolution bandwidth

RC

random column

RF

radio frequency

RFDAC

radio frequency digital to analog converter

RL

return loss

RRC

root-raised-cosine

RW

random walk

RX

receiver

SC

subcarrier

SC-FDMA

single-carrier FDMA

SCPA

switched capacitor power amplifier

SDPA

summing DPA

SMA

SubMiniature version A

SMPA

switched-mode power amplifier

SNR

signal to noise ratio

SoC

system on chip

TC

test case

TDD

time division duplex

TG

transmission gate

TX

transmitter

UC

unit cell

UE

user equipment

UMTS

universal mobile telecommunications system

UTRA

universal terrestrial radio access

VLSI

very-large-scale integration

VSDPA

voltage summing DPA

VSWR

voltage standing wave ratio

WCDMA

wideband code division multiple access

WCR

worst case room

WLAN

wireless local area network

WPAN

wireless personal area network

ZCDS

zero-current derivative switching

ZCS

zero-current switching

ZVDS

zero-voltage derivative switching

ZVS

zero-voltage switching

Symbols

A(t)

A

A

rms

C dec

C fb

C gd

C gs

C in

C m

C off

C ox

C par

C s

C

Γ gm

I(t)

I dc I dd,P A I max

I n

I replica

I rf

L

L

P ant

P dc

P in

P max

P min

max

time dependent amplitude maximum amplitude root mean square of amplitude decoupling capacitance feedback capacitance gate drain capacitance gate source capacitance input capacitance matching capacitance off-chip capacitance gate oxide capacitance parasitic capacitance shunt capacitance capacitance reflexion coefficient at gm stack inphase component of a signal direct current supply current of a power amplifier maximum current current for the unit cell n replica current radio frequency current inductance gate length output power at antenna direct power input power maximum power minimum power

Symbols

P out

P sat

Q(t)

Q

Q

Q

R

R

on R par S 21 T in T out V bias,1 V bias,2 V d1 V dd,P A V dd V d,sat V ds V g1 V g2 V gd V in V out V ox V rf V ss V th

W

Z

a(t)

α chain

λ

η d

δt

ϵ n

f oob

f sample

f

ind

p

s

load

output power saturate output power quadrature component of a signal quality factor inductance quality factor primary inductance quality factor secondary inductance load resistance resistance of a conducting transistor parasitic resistance S-parameter, input to output input transformer output transformer first bias voltage second bias voltage voltage at the drain of the first transitor supply voltage of a power amplifier supply voltage knee voltage drain source voltage voltage at the gate of the first transitor voltage at the gate of the second transitor gate drain voltage intput voltage output voltage oxide voltage radio frequency voltage supply ground threshold voltage gate width impedance time dependent amplitude before amplification chain losses

channel modulation drain efficiency time difference error for the unit cell n frequency sampling frequency

frequency

Symbols

i

i

s1

s2

k

I

µ

V in

n

p

s

η oa

ϕ(t)

ϕ

ψ b

τ

v 1

n

current through first transistor current through second transistor

coupling factor

mean value of current

charge mobility negative input voltage number of primary winding number of secondary winding overall efficiency time dependent phase

phase of a signal time difference

time delay drain source voltage first transistor

Contents

Abstract

i

Kurzfassung

v

1 Introduction

1

1.1 State-of-the-Art

 

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2

1.2 Theoretical Design Concepts

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4

1.3 DPA Theory

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7

1.4 Combiner Techniques

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8

1.5 Power Amplifier Classes

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12

1.5.1 Class-D and Inverse Class-D PA

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13

1.5.2 Class-E and Inverse Class-E PA

 

14

1.5.3 Class-F and Inverse Class-F PA

15

1.5.4 Losses and Output Power

 

16

1.6 Linearization Concepts

 

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17

1.6.1 Outphasing .

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17

1.6.2 Envelope Elimination and Restoration

 

19

1.6.3 Digital Polar Transmitter

 

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20

1.6.4 Summing Digital Power Amplifier

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21

1.7 Watt-Level Output Power

 

23

1.8 Modulated Signals

 

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24

1.9 Summary of DPAs

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25

1.10 Motivation

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25

2 Specifications

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2.1 Power Amplifier Basics

 

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39

2.2 LTE Signal .

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43

2.3 LTE Specification

 

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44

2.3.1 Temperature

 

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45

2.3.2 Output Power

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46

Contents

2.3.3 Maximum Power Reduction

 

46

2.3.4 VSWR

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47

2.3.5 Operating Band

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48

2.3.6 EVM Requirements

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49

2.3.7 ACLR Requirements

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49

2.3.8 Power Clipping

 

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51

2.3.9 Resolution

 

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53

3 Linear Power Amplifier

 

59

3.1 Fundamentals

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60

3.2 Design Considerations

 

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64

3.3 Circuit Design

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65

3.4 DC Simulation Results

 

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68

3.5 Silicon Implementation

 

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69

3.6 Measurement Setup

 

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70

3.7 DC Characterization

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71

3.8 DC Breakdown Measurements

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73

3.9 Single Tone Measurements

 

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74

3.9.1 AM-AM and AM-PM Measurements

 

75

3.9.2 Saturated Output Power

 

76

3.10 LTE Measurements

 

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76

3.10.1 Output Spectrum

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77

3.10.2 LTE-20 Band 1 16-QAM

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78

3.10.3 LTE-1 to LTE-20 Band 1 QPSK

 

79

3.11 Comparison

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83

4 Digital Power Amplifier

 

89

4.1 DPA Design

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90

4.1.1 Inverse Class-D

 

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91

4.1.2 Stacked Inverse Class-D

 

93

4.2 Theoretical Error Sources

 

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94

4.2.1 Quantization Error

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94

4.2.2 Amplitude Mismatch

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95

4.2.3 Driving Stage Mismatch

 

96

4.2.4 Output Combining Mismatch

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96

4.2.5 Timing Mismatch

 

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97

4.3 AM-AM and AM-PM Distortion

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98

4.4 Matrix Controlling

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99

4.4.1

1-D Switching Schemes

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100

Contents

 

4.4.2

2-D Switching Schemes

 

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101

4.5 Theoretical Error Cancellation

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105

4.5.1 Amplitude Variation Error

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105

4.5.2 Timing Mismatch Error

 

107

4.6 Decoder .

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108

4.6.1 Motivation

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109

4.6.2 Decoder Design

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109

4.6.3 Decoder Layout

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110

4.7 Cell Field Layout

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110

4.7.1

Layout Consideration

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113

4.8 DPA Simulation

 

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113

4.8.1 Simulation Setup .

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113

4.8.2 Transient Voltage Output

 

114

4.8.3 Output Power, Drain and Overall Efficiency

 

115

4.8.4 Output Voltage

 

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116

4.8.5 Output Phase

 

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117

4.9 Variable LO Load

 

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118

4.10 Silicon Implementation

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120

4.11 CW Measurements .

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120

4.11.1 Measurement Setup

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121

4.11.2 CW Output Power and Drain Efficiency

 

123

4.11.3 AM-AM and AM-PM

 

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125

4.11.4 CW Output Power over Frequency

 

131

4.11.5 CW Output Power over Supply Voltage

 

131

4.12 Simulations vs. Measurements

 

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132

4.13 LTE Measurements .

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