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CMOS – Logikfamilien (5V und darüber)

Complementary MOS Logik (CMOS) aufgebaut aus selbstsperrenden n- n und p-Kanal-MOSFETs.

MOSFETs. Die
Inverterschaltung mit 2 Transistoren schaltet aus Symmetriegründen bei V /2. Für Eingangsspannungen zwischen
DD
etwa 1.5 bis 3.5V sind beide Transistoren mehr oder weniger gleichzeitig leitend (siehe Stromverlauf I ).
DD

CMOS zeichnet sich in beiden Ruhe - Zuständen (U = L oder U = H) durch vernachlässigbar kleine
A A
Stromaufnahme aus. Verluste entstehen beim Umschalten durch den Querstrom von V zu GND, aber auch durch
DD
die Verluste in den Transistoren durch den Ausgangsstrom.

Aufbau von NAND- und NOR-Gattern

Gattern durch Serien-
Serien und Parallelschaltung von MOSFETs.

Durch die Verwendung von MOSFETs als Schalter (in der Anordnung als T-Gates)
T Gates) ist teilweise eine andere
Schaltungstechnik zur Realisierung von logischen Grundfunktionen möglich. Die folgende Abbildung
Abb zeigt ein
einflankengetriggertes D-Flip-Flop
Flop mit CLEAR

(74C175) unter Verwendung von T-Gates.

Gates.
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Eigenschaften von CMOS Standardlogik-ICs

Standardlogik ICs 54/74XXxx bzw. LOCMOS 4000er Serie

Temperaturbereich
ich SN54XXxxx / HEC4xxx / CD4xxx -55°C bis +125°C

SN74XXxxx / HEF4xxx / CD4xxx (Plastik-DIP)

(Plastik -40°C bis 85°C

CMOS-5V-PEGEL: VIH = 3.5V VIL = 1.5V VOH = 4.44V VOL = 0.5V

(Störabstand etwa 1V)

Die ersten drei Logikfamilien mit den Typenbezeichungen 4000 und aufwärts besitzen von den TTL-Schaltungen
TTL
abweichende Funktionen, Funktionsbezeichnungen und Pinbelegungen.

Die ersten drei Familien

ilien erlauben Versorgungsspanungen bis zu 18V („metal-gate“
( gate“ Prozesse). Die restlichen
Logikfamilien werden in silicon gate Prozessen gefertigt (niedrigere Versorgungsspannung, aber wesentlich
schneller).

CMOS-Logikfamilien,
Logikfamilien, deren Bezeichungen mit 54XX bzw.
bzw. 74XX beginnen, sind funktions-
funktions und Pinkompatibel zu
TTL-Schaltkreisen,
Schaltkreisen, allerdings gelten CMOS Pegel.

Schaltungen mit dem Zusatz T (74HCTxx, 74ACTxx, 74AHCTxx) sind darüber hinaus am Eingang zu TTL-Pegeln
TTL
kompatibel, können also von TTL-Schaltkreisen
Schaltkreisen direkt
di angesteuert werden.
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„Buffered“ und „Unbuffered“

Für gepufferten CMOS - Schaltkreisen typisch ist eine Doppel-Inverter-Struktur

Doppel Struktur als Puffer am Ausgang. Die
Ausgangsimpedanz wird von den Eingangssignalen unabhängig. Die Übertragungskennlinien werden im
Umschaltbereich steiler (höhere lineare Verstärkung, besserer
besserer Störabstand). Die Eingangskapazitäten sind
niedriger als bei ungepufferten Schaltungen. Die Verschlechterung der Verzögerungszeiten kann durch
entsprechende optimale Auslegung der Transistoren in Grenzen gehalten werden (Treiberhierarchie).

Unbenutzte Eingänge:

sind auf VDD (VCC) oder GND zu legen.

Offene Eingänge können durch eingekoppelte Störladungen auf der Eingangskapazität Spannungen um V /2
DD
annehmen, was zu Querströmen und stark vergrößerter
ve Verlustleistung führt.

Ein Verbinden unbenutzter Eingänge zu anderen benutzten Eingängen ist bei CMOS ungünstiger, weil dadurch
die Schaltung durch die zusätzliche Lastkapazität verlangsamt wird und die Verlustleistung ansteigt.

ESD (electrostatic discharge):

Das Gate-Oxid
Oxid der Feldeffekttransistoren ist durch elektrostatische Aufladung an den Eingängen gefährdet (auch
bei nicht versorgten ICs).

Als Abhilfsmaßnahme wird eine Dioden-Schutzbeschaltung

Dioden Schutzbeschaltung an den Eingängen verwendet.
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„Latch-up“:

Durch den Aufbau (Inverter) entsteht eine parasitäre Thyristor-Struktur.

Thyristor

Im Normalfall ist dieser parasitäre

sitäre Thyristor nicht gezündet und daher hochohmig.

Bei Überspannungen am Eingang kann der Ableitstrom über die Schutzdioden zum Beispiel zum Zünden dieser
Thyristorstruktur führen. Dadurch entsteht ein niederohmiger Pfad von V nach GND, der hohe Ströme
Ström und die
CC
Zerstörung des ICs zur Folge hat („latch
latch-up“).

Sind daher im Betrieb Eingangsspannungen zu erwarten, die mehr als 0.5V über V liegen, so ist der
CC
Ableitstrom durch einen Vorwiderstand zu begrenzen, um das Zünden des Thyristors zu verhindern.

Fan-Out

Betrachtet man nur die Gleichstromverhältnisse wie bei TTL, so kann man angeben wie viele Eingänge ein
CMOS - Ausgang aufgrund seines maximalen Ausgangstromes treiben kann. (Ein HC-Ausgang
HC Ausgang kann zum
Beispiel 10 TTL-Eingänge
Eingänge vom Typ LS ansteuern).

Wegen der niedrigen Eingangströme (nA) bei CMOS Gattern ist die Zahl der ansteuerbaren CMOS - Gatter
unter diesem Aspekt praktisch unbegrenzt.

Bei der Ansteuerung von CMOS – Eingängen sind jedoch andere Aspekte ausschlaggebend. Jeder
angeschaltete Eingang erhöht die Lastkapazität und vergrößert daher die Anstiegszeit der Ausgangsspannung
(und die Leistungsaufnahme).

Dadurch entsteht eine zusätzliche, lastabhängige Verzögerungszeit.

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Gattern
Die Verlustleistung von CMOS-Gattern

Da im Ruhezustand nur Sperrströme fließen, ist die Ruhestromaufnahme und die damit verbundene
Verlustleistung meist vernachlässigbar.

Beim Umschalten entstehen jedoch Verluste. Auch bei nicht beschaltetem Ausgang fließt während des
Umschaltens ein Querstrom von der Versorgung nach Masse.

Die Stromaufnahme ist umso geringer je schneller der Übergangsbereich durchlaufen wird,

die Steilheit der Eingangssignale ist daher wichtig.

Dieser Teil der Verlustleistung kann durch folgende Formel berechnet werden.

Dabei ist die Konstante Cpd die sogenannte power dissipation capacitance (lt.Datenblatt) und f die „Eingangs -
i
Frequenz“.

Wird der Ausgang mit Eingängen weiter Gatter beschaltet, so wirkt deren Eingangskapazität
Eingangskapazitä als Lastkapazität
C . Beim Aufladen oder Entladen der Lastkapazität fließt ein zusätzlicher Strom über den treibenden MOSFET.
L
Dabei wird Energie am treibenden MOSFET in Wärme umgesetzt.

Dieser von der Größe der Lastkapazität abhängige Teil der Verlustleistung
Verlustleistung kann wie folgt abgeschätzt werden:

Dabei ist fo die „Ausgangs – Frequenz“.

Die Verlustleistung der TTL-kompatiblen

kompatiblen Familien (74HCT, 74ACT, 74AHCT) liegt etwas höher als bei reinen
CMOS Familien (74HC, 74AC, 74AHC).

Vergleich der Verlustleistung

rlustleistung TTL / CMOS
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Interface - Probleme zwischen CMOS (5V) und TTL

Die Ausgangsspannungen von CMOS reichen aus um TTL-Eingänge

TTL zu treiben.

Aus den maximalen Ausgangströmen kann

ka ein entsprechendes Fan - Out ermittelt werden.

Eine spezielle Interface-Schaltung

Schaltung ist nicht nötig.

Umgekehrt kann nicht garantiert werden, dass die TTL – Ausgangsspannungen im High – Zustand unter allen
Umständen (im worst case) ausreichen, um CMOS – Eingänge zu treiben.

Um einen ausreichenden Spannungspegel und eine ausreichend niedrige Anstiegszeit an CMOS – Eingängen
sicherzustellen, ist daher ein Pull – Up – Widerstand nötig (auch möglich bei Open – Kollektor – Ausgängen bei
TTL).

Eine andere, elegantere Möglichkeit besteht in der Verwendung von CMOS - Schaltkreisen mit TTL –
kompatiblen Eingängen ( HCT, ACT, AHCT). In diesem Fall ist kein

Pull – Up – Widerstand nötig.

Reihenfolge: TTL – CMOS-T – CMOS

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BICMOS

Die Bipolar-CMOS-Schaltungstechnologie
Schaltungstechnologie (BICMOS)
(BICMOS) entsteht durch Verbindung von Herstellungsschritten beider
Einzeltechnologien und stellt daher neben MOSFETs auch bipolare Transistoren zur Verfügung.
Obwohl aufwendiger und teurer als bipolar oder CMOS bietet BICMOS die Möglichkeit vorteilhafte Eigenschaften
beider Schaltungsarten zu kombinieren.

Vorteile von CMOS Vorteile von bipolaren Schaltungen

hoher Eingangswiderstand gute Treibereigenschaften

geringe Ruhestromaufnahme gute Stabilität gegen Temperatur und VCC

„rail-to-rail“ Ausgangsspannung

hohe Integrationsdichte

Prinzipschaltung eines BICMOS – Inverters:

Inverte

Logikfamilie Bezeichnung VCC. Schaltungen

Advanced BICMOS Technology Logic 74ABTxx 5V gates 1),

1) interface

BICMOS Technology Logic 74BCTxx 5V Interface - Schaltungen

Low-Voltage BICMOS 74LVTxx 3.3V gates 1),

1) interface

Advanced Low-Voltage BICMOS 74ALVTxx 3.3V / 2.5V Interface - Schaltungen

fach NAND (Maximalwerte):

Zum Vergleich die Daten eines 4-fach

IC Ruhestrom- Gatterlaufzeiten Ausgangsströme

Aufnahme in mA t /t in ns I /I in mA
pLH pHL OH OL

74ABT00 1) 0.05 4.1 / 3.4 -15

15 / 20
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Low Voltage Standard-Logik

Eigenschaften von Low Voltage Standardlogik - Familien

Temperaturbereich SN54XXxxx -55°C bis +125°C

SN74XXxxx -40°C bis 85°C

Versorgungssysteme:

nominell 3.3V: 2.7V bis 3.6V oder 3.0V bis 3.6V

nominell 2.5V 2.3V bis 2.7V

nominell 1.8V 1.65V bis 1.95V

(nominell 1.5V 1.4V bis 1.6V)

nominell 1.2V 1.1V bis 1.3V

nominell 0.8V
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Logikfamilie Bez. Versorgung Systeme

Low Voltage CMOS LV 2.0 bis 5.5V 5V / 3.3V / 2.5V

Low Voltage CMOS LV-A 2.0 bis 5.5V 5V / 3.3V / 2.5V

Low Voltage CMOS LVC 1.65 bis 3.6V 3.3V / 2.5V / 1.8V

Low Voltage BICMOS LVT 2.7 bis 3.6V 3.3V

Advanced Low Voltage CMOS ALVC 1.65 bis 3.6V 3.3V / 2.5V / 1.8V

Advanced Low Voltage BICMOS ALVT 2.3 bis 3.6V 3.3V / 2.5V

Advanced Ultra-Low Voltage CMOS AUC 0.8 bis 2.7V 2.5V / 1.8V / 1.2V / (0.8V)

Advanced Ultra-Low-Power CMOS AUP 0.8 bis 3.6V 3.3V / 2.5V / 1.8V und <r

Advanced Very-Low-Voltage CMOS AVC 1.4 bis 3.6V 3.3V / 2.5V / 1.8V

Weitere Eigenschaften:

Familie Eingangs- Ausgangs- Gatter Interfacefunktionen “little logic”

kompatibilität kompatibilität

LV, LV-A LVCMOS LVTTL Ja Ja Nein

LVC LVTTL LVCMOS Ja Ja Ja

LVT LVTTL / TTL LVTTL Ja Ja Nein

ALVC LVTTL / TTL LVTTL Ja Ja Nein

ALVT LVTTL / TTL LVTTL Nein Ja Nein

AUC LVCMOS LVCMOS Ja Ja Ja

AUP LVCMOS LVCMOS Nein Nein Ja

AVC LVCMOS LVCMOS Nein Ja Nein

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Vergleich der Gattereigenschaften:

IC Bei Versorgung Ruhestromauf- Gatterlaufzeiten I /I in mA

OH OL
nahme in mA
tpLH / tpHL in ns

74LV00 5V 0.02 8.5 -12 / 12

74LVC00 3.3V 0.01 4.3 -24 / 24

74LVT00 1) 3.3V 2 4.1 / 3.7 -20 / 32

74ALVC00 3.3V 0.01 3 -24 / 24

74LVC1G00 3.3V 0.01 4.7 -24 / 24

74AUC1G00 2.5V 0.01 2 -9 / 9

Zusatzfunktionen

5 Volt tolerant: 5V - Signale am Eingang können auch bei niedrigerer Versorgungsspannung

verarbeitet werden

Mixed-voltage-tolerant I/Os and level shifting

Bus hold: hält den letzten Eingangszustand, vermeidet undefinierte Eingangszustände

Damping Resistor: am Ausgang verbessert die Leitungsanpassung

Partial Power Down (Live Insertion Level 1): vermeidet Leckströme über parasitäre Dioden

zwischen versorgten und unversorgten ICs

Hot Insertion (Live Insertion Level 2): wird ermöglicht durch hochohmige Pins beim

Hochfahren der Versorgung

Live Insertion (Level 3): Hot Insertion ohne „glitches“

Widebus, Widebus+: Erweiterung von 8bit – Standard - Busfunktionen auf 16 und 32 bit
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Little Logic

Wird an der Peripherie von Prozessoren, ASICs oder PLDs zum Beispiel
Beispiel nur ein Gatter benötigt (um zum Beispiel
eine Adressleitung zu invertieren oder ähnliches), so würde der Einsatz eines 74XX00 oder 74XX04 einige
unbenutzte Gatter zur Folge haben. Durch die großen Packages wäre der Platzbedarf am PCB unnötig groß.

ICs der „little

little logic“ (Texas Instruments) oder der „PicoGateLogic“
PicoGateLogic“ (Philips) enthalten weniger Gatter als die
entsprechenden Standard-ICs ICs in entsprechend kleinen Gehäusen.

Beispiel: 00… ..4 NAND mit zwei Eingängen

1G00 1 NAND-Gatter

2G00 2 NAND Gatter

TI bietet little logic für die Familien AHC/AHCT, LVC und AUC:
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Pin Assinments:
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Allgemeines:

Integrationsgrad:

Der Integrationsgrad bezeichnet die absolute Anzahl Transistoren in einem Integrierten Schaltkreis (engl.
Integrated Circuit, IC). Der Integrationsgrad ergibt sich aus der Integrationsdichte (Anzahl Transistoren pro
Flächeneinheit) und der Chipgröße (Fläche des IC).

Integrationsgrad bzw. logische Komplexität werden sehr häufig mit Bezeichnungen wie SSI,
SSI MSISp, LSI oder VLSI
(seltener auch ULSI oder SLSI)) charakterisiert.
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