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Einführung in die Technische Informatik
Prof. Dr.-Ing. Stefan Kowalewski WS 20/21
Kapitel 1: Zahlendarstellung
Anwendungsbeispiel
Darstellung von
Informationen?
Amp A/D D/A
Einführung in die Technische Informatik | WS 20/21

2 Prof. Dr.-Ing. Stefan Kowalewski | Maximilian Kloock, M.Sc. | Robin Mroß, M.Sc.
Abschnitt 1.1
Natürliche Zahlen
► Zahlendarstellungen
► b-adische Darstellung natürlicher Zahlen
Zahlendarstellungen
Endliches Alphabet:
z.B. im Dezimalsystem: σ10 = {0,1,2,3,4,5,6,7,8,9}
allgemein: σ𝑏 = {0,1, … , 𝑏 − 1}, wobei 𝑏 Basis genannt wird
b-adische Zahlen mit endlicher Wortlänge n: σ𝑛𝑏

Beispiel: 00456 ∈ σ510
Wichtige Zahlensysteme in der Informatik:

Dual-/Binärsystem: σ2 = {0,1}
Oktalsystem: σ8 = {0,1,2,3,4,5,6,7}
Hexadezimalystem: σ16 = {0,1,2,3,4,5,6,7,8,9, 𝐴, 𝐵, 𝐶, 𝐷, 𝐸, 𝐹}
© G. Lakemeyer, W. Oberschelp, G. Vossen

Wahl der Basis
▪ Warum keine Basis 10?
▪ Natürliche Darstellung für Finanztransaktionen, etwa € 1.20
▪ Verbreitet in Wissenschaft, z.B. 6.6206 ∙ 1034
▪ Aber elektronische Bearbeitung schwierig

▪ Speicherung anspruchsvoll, der ENIAC benutzte 10 Röhren
pro Ziffer
▪ Übertragung von 10 Signalniveaus auf einer Leitung benötigt
hohe Präzision
▪ Implementierung von Addition & Co ist schwierig

b-adische Darstellung natürlicher Zahlen
Sei 𝑏 ∈ 𝑁 mit 𝑏 > 1. Dann ist jede natürliche Zahl 𝑧 mit 0 ≤ 𝑧 ≤ 𝑏 𝑛 − 1

(und 𝑛 ∈ 𝑁) eindeutig als Wort der Länge 𝑛 über σ𝑛𝑏 darstellbar durch
𝑛−1
𝑧 = ෍ 𝑧𝑖 𝑏𝑖
𝑖=0
mit 𝑧𝑖 ∈ σ𝑏 = 0,1, … , 𝑏 − 1 für 𝑖 = 0,1, … , 𝑛 − 1.
Als vereinfachende Schreibweise ist dabei die folgende

Ziffernschreibweise üblich:
𝑧 = 𝑧𝑛−1 𝑧𝑛−2 … 𝑧1 𝑧0 𝑏
Wichtiger Spezialfall: 𝑏 = 2 („Binärdarstellung“ natürlicher Zahlen)


Beispiel: Binäre Zahlendarstellung
▪ Betrachte 𝑧 = 0110 2
▪ Als natürliche Zahl interpretiert als:
3
𝑧 = ෍ 2𝑖 ⋅ 𝑧𝑖 = 20 ⋅ 0 + 21 ⋅ 1 + 22 ⋅ 1 + 23 ⋅ 0 = 6
𝑖=0
▪ Größte darstellbare Zahl mit 𝑛 Bits:

𝑛−1
𝑧𝑚𝑎𝑥 = ෍ 2𝑖 = 2𝑛 − 1
𝑖=0
▪ Beispiel: z ist 3-stellig ⇒ 𝑧𝑚𝑎𝑥 = 111 2 = 7 10 = 2³ − 1

Beispiel: Umrechnung Dezimal- zu Binärsystem
47 : 2 = 23 Rest 1
23 : 2 = 11 Rest 1
11 : 2 = 5 Rest 1
5 :2=2 Rest 1
2 :2=1 Rest 0
1 :2=0 Rest 1
(47)10 = (101111
? )2

Horner-Schema
▪ Schema zur Umrechnung zwischen
Zahlensystemen mit unterschiedlichen Basen
𝑛−1
𝑤 = ෍ 𝑧𝑖 𝑏 𝑖 = 𝑧0 + 𝑏 ⋅ (𝑧1 + 𝑏 ⋅ (𝑧2 + ⋯ 𝑏 ⋅ 𝑧𝑛−3 + 𝑏 ⋅ 𝑧𝑛−2 + 𝑏 ⋅ 𝑧𝑛−1 … )

𝑖=0
▪ Ermittle Sequenz durch Division mit Rest:

𝑤
= 𝑧1 + 𝑏 ⋅ (𝑧2 + ⋯ 𝑏 ⋅ 𝑧𝑛−3 + 𝑏 ⋅ 𝑧𝑛−2 + 𝑏 ⋅ 𝑧𝑛−1 … ) Rest 𝑧0
𝑏
𝑤1
𝑤1
= 𝑧2 + ⋯ 𝑏 ⋅ 𝑧𝑛−3 + 𝑏 ⋅ 𝑧𝑛−2 + 𝑏 ⋅ 𝑧𝑛−1 … ) Rest 𝑧1
𝑏
𝑤2
𝑤𝑛−2
= 𝑧𝑛−1 Rest 𝑧𝑛−2
𝑏
𝑤𝑛−1
𝑤𝑛−1 Rest 𝑧𝑛−1

=0
𝑏
Beispiel: Horner-Schema
Beispiel: 2595 10 nach Basis 11
2595 10
= 235 10 Rest: 10 10 = 𝐴 11
11
235 10
= 21 10 Rest: 4 10 = 4 11
11
21 10
= 1 10
Rest: 10 10 = 𝐴 11
11
1 10
= 0 10 Rest: 1 10 = 1 11
11
2595 10 = 1𝐴4𝐴 11

Addition
▪ mod-Operation („modulo“): 𝑎 mod 𝑏 ist der Rest der
Division von 𝑎 durch 𝑏
▪ Resultat von 𝑥 + 𝑦 ist definiert für 𝑛 Bits als
𝑥 + 𝑦 mod 2𝑛
▪ Beispiel:
0011 3 = 20 + 21
+ 0010 2 = 21
0101 5 = 2 0 + 22
▪ Überlauf eines jeden Bits ergibt Übertrag

Überlauf bei Addition
Beispiel: Was geschieht bei 15 + 2?
1111 15 = 20 + 21 + 22 + 23
+ 0010 2 = 21 1 = 15 + 2 mod 24
0001 1 = 20
Überläufe entstehen durch endliche Präzision. Die implementierte

Addition ist daher „modular“, und das Resultat von 𝑥 + 𝑦 bei
𝑛 Bits ist definiert als 𝑥 + 𝑦 mod 2𝑛

Multiplikation
Schulmethode:
Sei 𝑥 der Multiplikand, 𝑦 = (𝑦𝑛−1 , … , 𝑦0 ) der Multiplikator, dann ist
𝑥 ⋅ 𝑦 = 𝑥 ⋅ 𝑦0 + 𝑥 ⋅ 𝑦1 ⋅ 2 + 𝑥 ⋅ 𝑦2 ⋅ 22 + ⋯ + 𝑥 ⋅ 𝑦𝑛−1 ⋅ 2𝑛−1
𝑛−1
= ෍ 𝑥 ⋅ 𝑦𝑖 ⋅ 2𝑖
𝑖=0
In der Praxis ist es sinnvoll, jeden Term der Form 𝑥 ⋅ 𝑦𝑖 ⋅ 2𝑖
zu addieren, sobald er generiert wurde:
𝑥⋅𝑦 = … 𝑥 ⋅ 𝑦0 + 𝑥 ⋅ 𝑦1 ⋅ 2 + 𝑥 ⋅ 𝑦2 ⋅ 22 + ⋯ + 𝑥 ⋅ 𝑦𝑛−1 ⋅ 2𝑛−1

Abschnitt 1.2
Ganze Zahlen
► Darstellung ganzer Zahlen im Rechner
► Alternative Darstellungen ganzer Zahlen
► BCD-Code
Darstellung ganzer Zahlen im Rechner
Bisher wurden nur natürliche Zahlen betrachtet. Wie sollte man

ganze Zahlen darstellen?
Der konzeptionell einfachste Ansatz:
Dualdarstellung wie bisher plus Vorzeichen-Bit
0 = +, 1 = -, Bsp. +5 = 0101, -5 = 1101
Nachteile: 0 hat zwei Darstellungen und
man braucht sowohl Addier- als auch Subtrahierwerk:
1. +x, +y x+y Add. Nachteile der
2. -x,-y -(x+y) Add. vorzeichenlosen
Version →
3. +x, -y (x ≥ y) x-y Subtr. Verwendung von
-x, +y (y ≥ x) y-x Subtr. K1(x) und K2(x)
4. +x, -y (x < y) -(y-x) Subtr.
-x, +y (y < x) -(x-y) Subtr.

Darstellung ganzer Zahlen im Rechner
Wir arbeiten hauptsächlich auf der Menge 𝐵 = {0,1}.

𝐵 𝑛 beschreibt dann die Menge der n-stelligen Binärzahlen.
Sei 𝑥 = 𝑥𝑛−1 … 𝑥0 2 ∈ 𝐵𝑛 eine 𝑛-stellige Binärzahl.
(i) 𝐾1 𝑥 ≔ 𝑥𝑛−1 , … , 𝑥0 2 heißt Einer-Komplement von 𝑥 x
(ii) 𝐾2 𝑥 ≔ 𝑥𝑛−1 , … , 𝑥0 + 1 = 𝐾 𝑥 + 1 modulo 2 𝑛

2 1
heißt Zweier-Komplement von 𝑥
Beispiel: 𝑥 = 10110010: 𝐾1 𝑥 = 01001101

𝐾2 𝑥 = 01001110

Umrechnungsregeln
▪ Einerkomplement: Invertierung
Beispiel: 𝑥 = 10110010
𝐾1 (𝑥) = 01001101
▪ Zweierkomplement: Invertierung + 1
Beispiel: 𝑥 = 10110010
𝐾1 (𝑥) = 01001101
𝐾2 (𝑥) = 01001110

Beispiel: Vorzeichenbehaftete Zahlen mit 4 Bit
▪ Das MSB legt das Vorzeichen fest
▪ 0? ? ? 2
▪ 1? ? ? 2
▪ Wie interpretieren wir die Bits bei den Fragezeichen?

Einerkomplement
▪ 0? ? ? 2: wird interpretiert wie im vorzeichenlosen Fall
▪ 1? ? ? 2: Bilde Einerkomplement 𝐾1
▪ Beispiel:
(0010)2 = +(010)2 = (2)10
(1010)2 = -K1(1010)2 = -(0101)2 = -(5)10
▪ 𝐾1 (𝐾1 (𝑥)) = 𝑥

Addition im Einerkomplement
Beispiel: 3 10 + −6 10 =-(3)10
(3)10 = (0011)2
-(6)10 = K1(0110)2 = (1001)2
0011
+1001 (1100)2 = -K1(1100)2 = -(0011)2
1100 = -(3)10

Zweierkomplement
▪ 0? ? ? 2: wird interpretiert wie im vorzeichenlosen Fall
▪ 1? ? ? 2: Bilde Zweierkomplement 𝐾2
▪ Beispiel:
(0010)2 = +(010)2 = (2)10
(1010)2 = -K2(1010)2 = -(0101 + 1)2 = -(6)10
▪ 𝐾2 (𝐾2 (𝑥)) = 𝑥

Addition im Zweierkomplement
Beispiel: 3 10 + −6 10 =-(3)10
(3)10 = (0011)2
-(6)10 = K2(0110)2 = (1001 + 1)2 = (1010)2
0011
+1010 (1101)2 = -K2(1101)2 = -(0010 + 1)2
1101 = -(3)10

Darstellungsbereiche bei 4 Bit
▪ Vorzeichenlos:
(0)10 ··· (15)10
▪ Einerkomplement:
-(7)10 ··· (7)10
▪ Zweierkomplement:
-(8)10 ··· (7)10

Darstellungsbereiche
Sei 𝑥 = 𝑥𝑛−1 … 𝑥0 2 ∈ 𝐵𝑛 eine 𝑛-stellige Binärzahl.
1. Im Einerkomplement: − 2𝑛−1 − 1 ≤ 𝑥 ≤ 2𝑛−1 − 1

2. Im Zweierkomplement: −2𝑛−1 ≤ 𝑥 ≤ 2𝑛−1 − 1
▪ Wegen der doppelten Darstellung der 0 im

Einerkomplement lässt sich im Zweierkomplement eine
Zahl mehr darstellen
▪ Einfache (technische) Umsetzung arithmetischer
Operationen
▪ Addition bspw. genauso wie vorzeichenlos

Alternative Darstellung ganzer Zahlen
Darstellung in Dezimalnotation
Bitfolge
Vorz./Betrag K1 K2
0000 +0 +0 +0
0001 +1 +1 +1
0010 +2 +2 +2
0011 +3 +3 +3
0100 +4 +4 +4
0101 +5 +5 +5
0110 +6 +6 +6
0111 +7 +7 +7
1000 -0 -7 -8
1001 -1 -6 -7
1010 -2 -5 -6
1011 -3 -4 -5
1100 -4 -3 -4
1101 -5 -2 -3
1110 -6 -1 -2
1111 -7 -0 -1

BCD-Code
Binary Coded Decimal

Ziffern werden einzeln mit 4 Bits als vorzeichenlose Binärzahl
dargestellt.
Beispiel: 4739 = 0100 0111 0011 1001
6 Bitmuster ungenutzt, erlaubt Darstellung der Vorzeichen:
z.B. + = 1010 und - = 1011
Nachteil: Erschwerte Addition

0100 0111 0011 1001
Beispiel: 4739 + 1287 = 6026
0001 0010 1000 0111
0101 1001 1100 0000
Z.B. Fehler an der letzten Stelle wegen des Übertrags.


BCD-Code
Korrektur: Bei jedem Übertrag und bei jeder ungültigen

BCD-Darstellung 6 aufaddieren:
Fehlerhaftes Ergebnis
0101 1001 1100 0000 →
der letzten Rechnung
0110
0101 1001 1100 0110
0110 → Korrektur
0101 1010 0010 0110
0110 → Korrektur
0110 0000 0010 0110
6 0 2 6

Exkurs: Anwendungen BCD Code
▪ Vorteil von BCD: Einfache Konvertierung in
Dezimalsystem, daher BCD Code für Anzeigen sinnvoll
▪ Konkrete Anwendungsbeispiele
▪ DCF Funkuhr Signal
▪ Bis heute existieren Hardwarebausteine (IC), welche u.a. BCD
Codes für 7 Segment Displays dekodieren
▪ Taschenrechner (u.a. von Texas Instruments) nutzen die freien
Kombinationen für weitere Symbole (z.B. unendlich)

Abschnitt 1.3
Festkommazahlen
§ Festkomma-Darstellung
Motivation: Festkommazahlen
TÄTE
§ Fest vorgegebene Anzahl an Vor- und
Nachkommastellen
§ Getrennt voneinander binär dargestellt kommen
§ Häufig aus Performancegründen (statt
Fließkommazahlen) eingesetzt

Festkomma-Darstellung
§ Komma rechts von der Stelle mit dem niedrigsten Wert:
O -
ein !-Bit Wort "#$% … "' ( stellt dann die Zahl
#$%
" = - ". ⋅ 2. dar, z.B. 110101.0
./'
§ Komma links von der Stelle mit dem höchsten Wert:

-
ein !-Bit Wort )% … )# ( stellt dann die Zahl

#
" = - ". ⋅ 2$. dar, z.B. 0.110101
./%
§ Allgemein stellt eine Bitfolge )#$%, … , )%, )', )$%, … , )$+ (,

falls das Komma zwischen )' und )$% angenommen wird, die Zahl
#$%
" = - ". ⋅ 2.
./$+
dar,
F -
z.B. 1101.01

# $ #
Beispiel für Festkomma-Arithmethik u = 7
§ Verwende 4 Bits für Vor- und 3 Bits für Nachkommateil

&
%+ 2.51 0 = 0011 . 100 + 0010 . 100
3.5 z
= 0110 . 000
0,5=3 = 6.0
00 °
!
Kommen

Beispiel
0,6875 · 2 = 1 ,375
(0,6875)10 = 0,( ? )2

Beispiel
0,6875
-
· 2 = 1 ,375
0,375 · 2 = 0 ,75
(0,6875)10 = 0,( ? )2

Beispiel
0,6875 · 2 = 1 ,375
0,375 · 2 = 0 ,75
0,75 · 2 = 1 ,5
(0,6875)10 = 0,( ? )2

Beispiel
0,6875 · 2 = 1 ,375
0,375 · 2 = 0 ,75
0,75 · 2 = 1 ,5
0,5 ·2=1 ,0
(0,6875)10 = 0,( ? )2

Beispiel
0,6875 · 2 = 1 ,375
0,375 · 2 = 0 ,75
0,75 · 2 = 1 ,5
0,5 ·2=1 ,0
O 0
(0,6875)10 = 0,( ? )2

Beispiel
0,6875 · 2 = 1 ,375
0,375 · 2 = 0 ,75
0,75 · 2 = 1 ,5
0,5 ·2=1 ,0
0
Probe:
(0,6875)10 = 0,( 1011

? )2 =
1. tz xD-Fett-fett.#
=
0,5 t
O t
0,125+0,0625
0,5
0,125
=
0,6875
a : #
✓
Abschnitt 1.4
Gleitkommazahlen
► Gleitkomma-Darstellung
► Regeln für das Rechnen mit Gleitkommazahlen
► Rechnerinterne Darstellung von Gleitkommazahlen
► IEEE 754
Motivation: Gleitkommazahlen
§ Alternative zu Festkomma: approximative Darstellung
reeller bzw. rationaler Zahlen
§ Bei gleicher Anzahl an Bits wie bei Festkommadarstellung
wird viel größerer Zahlenbereich abgedeckt
§ Aber: Nicht jede Zahl in diesem Bereich kann exakt
dargestellt werden
§ Bis in die 80er Jahre hinein gab es viele verschiedene
Gleitkomma-Darstellungen.
§ Das Institute of Electrical and Electronics Engineers (IEEE)
gab einen Standard für 32-, 64- und 80-Bit
Gleitkommazahlen heraus.
§ Probleme durch die Behandlung von Über- bzw.
Unterläufen und anderen Ausnahmen.

Gleitkomma-Darstellung
§ Jede Zahl ! wird in der Form ! = ±$ ⋅ &±' dargestellt mit

$ Mantisse, ( Exponent, & Basis für den Exponenten.
§ Die Basis ist für alle auftretenden Exponenten die gleiche; daher
rechnerinterne Darstellung einer Gleitkomma-Zahl:
(±$, ±()
§ Beispiel: ( =B
1.6 O
∗ 10B
123
4

Bit-weise Darstellung
§ Speicherung einer Gleitkomma-Zahl in drei Feldern
§ Vorzeichen "̂
§ Exponent #̂ = (#&'( … #* )
§ Mantisse -
, = (-.'( … -* )
§ Bei 32-Bit haben wir / = 8 und 1 = 23
§ Bei 64-Bit haben wir / = 11 und 1 = 52
§ Drei Fälle:
§ normalisiert
§ denormalisiert
§ Sonderzahlen

IEEE 754 32-bit („single“)
0 1 9 31
Exponent #̂ Mantisse %
$
0 bei positiven Zahlen
Vorzeichen "̂ der Mantisse 1 bei negativen Zahlen
§ Mit dieser Aufteilung darstellbare Beträge:
A 1.18 ⋅ 10+,- bis 3.40 ⋅ 10,- -

2.4 Gleitkommazahlen
Normalisierte Darstellung
§ "̂ ≠ 0 … 0 und "̂ ≠ (1 … 1)
§ Exponent " = "̂ − +,-. mit +,-. = 2012 − 1
§ Für 32-Bit also +,-. = 127 da 4 = 8 -
28-1-1=27-1
128-1
6 wird interpretiert als 6 = 1 + 0, 6
9 = 1, 6
9
=
§
§ Darstellungstrick für ein weiteres Bit an Präzision
§ Also gilt 1 ≤ 6 < 2

$$$ #
§ Zum Beispiel wird die Zahl ! = −1.5

1 0
dargestellt durch
B I -
10111111110000000000000000000000
d.h.
Ige
)̂ = 1 )=1
_?
*̂ = 01111111 soooooo
127 d = u
?
* = *̂ − 127 = 0 -
l
,
+ = 10000000000000000000000 , = 1. ,
+ = 1.5
,
f -1,5-2%0
§ Stelle −2.6251 0als IEEE 754 Gleitkommazahl dar

§ Stelle −2.625 als IEEE 754 Gleitkommazahl dar
1. Vorzeichen: s = 1 → ŝ = 1 -

1. Vorzeichen: s = 1 → ŝ = 1
9625¥75
2. ManRsse: (2,625)10 = (10,101)2 0,25. 2 = . . .
Normalisieren: (10,101) = (1,0101) · 01

(2)
×
2 2 0,625 =
m̂ = 01010… g -
0 , 5 T 0 ,1 2 5
=
tz t §
=
0,1012

2. ManRsse: (2,625)10 = (10,101)2
Normalisieren: (10,101)2 = (1,0101)2 · (2)01

m̂ = 01010…
3.
4
Exponent: e = ê -127 ↔ ê = e + 127
ê = 1 + 127 = 128 = (10000000)2 -
!
÷
2. ManRsse: (2,625)10 = (10,101)2
Normalisieren: (10,101)2 = (1,0101)2 · (2)1

m̂ = 01010…
3. Exponent: e = ê -127 ↔ ê = e + 127
ê = 1 + 127 = 128 = (10000000)2
Ö 0 1
1 1 0 0 0 0 0 0 0 0 1 0 1 0
9
··· .
31
0
§ Welcher Dezimalzahl entspricht die folgende
Binärzahl?
0 1 9 31
0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 ............. 0 0 0 0
Einführung in die Technische Informa4k | WS 20/21

Binärzahl?
0 1 9 31
0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 ............. 0 0 0 0

Binärzahl?
0 1 9 31
0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 ............. 0 0 0 0
1. Vorzeichen: ŝ = 0 → s = 0 → pos. Zahl -

Binärzahl?
0 1 9 31
=
0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 ............. 0 0 0 0
1. Vorzeichen: ŝ = 0 → s = 0 → pos. Zahl

2. Exponenten: ê = (10110011)2 = (179)10 -
e = ê -127 = 52 -

Binärzahl?
0 1 9 31
0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 ............. 0 0 0 0 I I
2. Exponenten: ê = (10110011)2 = (179)10
e = ê -127 = 52
3. Man4sse: m = 1,m̂ = (1,0101)2 = (1,3125)
- 10
=
I t ! = 0,25 t
0,062in
Binärzahl?
0 1 9 31
0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 ............. 0 0 0 0

2. Exponenten: ê = (10110011)2 = (179)10
e = ê -127 = 52
3. ManTsse: m = 1,m̂ = (1,0101)2 = (1,3125)10
Ergebnis: z = + 1,3125 · 252
kleinste w a r e n . Betrag
Denormalisierte Darstellung 1,0. 2^-127=-1,0. 2 - 1 2 6
§ Normalisiert lässt sich die 0 nicht darstellen wegen 1 ≤ $
§ Falls &̂ = (0 … 0), dann denormalisiert
§ Exponent & = 1 − ,-./
§ Mantisse $ = $0 ohne führende 1/ 1 = 0, $
0 m = d .ü
§ Genaue Darstellung für 0 und Werte nahe der 0 m = 0, 0

2-= 0 , 0 . 2C
§ Durch 1 − ,-./ statt 0 − ,-./ sanfter Übergang zwischen
-
denormalisiert und normalisiert

Denormalisierte Darstellung
§ Durch 1 − #$%& staJ 0 − #$%& sanKer Übergang
zwischen denormalisiert und normalisiert
§ Kleinste normalisierte Zahl (Betrag)
)
( = 0…0
=… 1)
-̂ = (0
⇒ 1.0 ⋅ 24567 =@. z-"b)
% -
§ Größte denormalisierte Zahl (Betrag)

)
( = 1…1 0.11111111111111111111111 6 ⋅ 24567
⇒
-̂ = (0 … 0)
¥ 7 =-126
T e F
= 0.99999988079071044921875 5= ⋅ 24567

Darstellung der Null
§ Kurioserweise gibt es zwei Darstellungen für die Zahl 0:
2-126
↳ ± O.O.
#̂ = 0 #̂ = 1
'
& = 0 … 0 ! ⇒ +0 '
& = 0 … 0 ! ⇒ −0
)̂ = = 0…0 )̂ = 0 … 0
§ Nach IEEE 754 manchmal gleich interpretiert (bei =
Vergleich z.B.), manchmal unterschiedlich

Sonderfall: Über- und Unterlauf
$
§ Überlauf: Das Resultat einer Gleitkomma-Opera4on ist zu groß,
um es darzustellen (bzw. zu klein, dann Unterlauf)
§ Das Ergebnis einer solchen Gleitkomma-Opera4on wird durch

„inﬁnity“ gekennzeichnet, Symbole +∞ oder −∞
§ Beispiel:
1 1
= +∞ = −∞
0 −0
§ Im IEEE 754 wird dies durch %
$ = (0 … 0) und einen
Exponenten ,̂ = (1 … 1) mit .̂ ∈ {0,1} dargestellt

Ausnahmebedingungen: NaN
§ Wenn das Resultat einer Gleitkomma-Operation keine gültige

Gleitkommazahl ist, dann wird eine Sonderzahl mit der
Bedeutung „not a number“ (NaN) generiert.
=
– Beispiel:
+∞ + −∞ = /0/
§ NaN werden durch " ! ≠ (0 … 0) und einen Exponenten

)̂ = (1 … 1) dargestellt

Approximative Darstellung
§ Es können nicht alle Zahlen dargestellt werden
§ Beispiel: 0.1 $%
: - #
'̂ = 0 1.10011001100110011001101 . ⋅ 212
= 0.100000001490116119384765625
)̂ = 01111011
o)
+
* = (10011001100110011001101)
(
§ Nächstkleinere Zahl
'̂ = 0 1.10011001100110011001100 . ⋅ 212
= 0.0999999940395355224609375
)̂ = 01111011
+
* = (10011001100110011001100) is
Approximative Darstellung
§ -
float a = 0.1; float b = 0.3;
. - -
§ if (a == 0.1) ergibt true

§ Aber if (a+b == 0.4) ergibt false E -
§ Daher Vergleich mit Epsilon-Umgebung nötig -

Rechnen mit Gleitkommazahlen
§ Seien ! = #$ ⋅ 2'( 3-102 + 4. 103
y = #* ⋅ 2'+ 1020=43-102
=
(3 t 4 .1 0).
§ Falls ,$ ≤ ,* dann
=
(3. 4 .
)
103 =
| ! + / = #$ ⋅ 2'(0'+ + #* ⋅ 2'+
! − / = #$ ⋅ 2'(0'+ − #* ⋅ 2'+

Rechnen mit Gleitkommazahlen
§ Seien ! = #$ ⋅ 2'(
y = #* ⋅ 2'+
§ Falls ,$ ≤ ,* dann
! + . = #$ ⋅ 2'(1'+ + #* ⋅ 2'+
! − . = #$ ⋅ 2'(1'+ − #* ⋅ 2'+
'( /'+ 3-102.4.103
§ Ebenso ! ⋅ . = #$ ⋅ #* ⋅ 2
= 3. y . 102+3
! #$ 0
= ⋅ 2'(1'+
. #*

Verteilung von Gleitkommazahlen
6-Bit I E E E - 7 5 4 -We i t e r z a h l e n 24-1-1
b i a s >
=
23-1-1--3
§ Vorzeichen: 1 Bit § Weicher Übergang zwischen
§ Exponent: 3 Bits normalisierten und denormalisierten
„E
§ Mantisse: 2 Bits
Werten
§ Präzise Verteilung um die 0
i n
§ L l
Computer Systems: A Programmer's Perspec4ve (Bryant, O'Hallaron)

.
IEEE 754 - 64-Bit Zahlen
§ Genau wie bei den vorgestellten 32-Bit Gleitkomma-Zahlen,

jedoch:
§ Der Exponent besitzt 11 Bits (vorher: 8 Bits).
§ Die Mantisse ist 52 Bits lang (vorher: 23 Bits).
§ Außerdem beschreibt IEEE 754 auch 80-Bit Gleitkomma-Zahlen

mit 15-Bit Exponenten und 64-Bit Mantisse
§ x86-Architekturen verwenden interne 80-Bit Darstellung,

Speicherung erfolgt in 32- oder 64-Bit
§ 64-Bit Gleitkomma-Zahlen werden auch als double bezeichnet.

Achtung: Rechnen mit Gleitkommazahlen
§ Mit !, # ∈ % ist das Ergebnis einer IEEE 754 Operation

∘ ∈ {+, −,⋅, ⁄} definiert als -./01(! ∘ #)
§ IEEE 754 definiert nicht, wie exakt gerundet werden muss, sondern
liefert Alternativen
§ Round to zero
§ Round down
§ Round up
§ Round to nearest
§ Tie to even
§ Tie away from zero
§ D.h. die gleichen 32-Bit FP-Operationen können unterschiedliche

Ergebnisse liefern, obwohl korrekt (den Standard befolgend)
Beispiel: Rundung
Modus 1.40 1.60 1.50 2.50 -1.50

Round to nearest (tie to even) 1 2 2 2 -2
Round to nearest (tie away from zero) 1 2 2 3 -2
Round toward zero 1 1 1 2 -1
Round down 1 1 1 2 -2
Round up 2 2 2 3 -1
© R. Bryant, D. O‘Hallaron

Alternative Darstellung: UNUMs
§ Motivation:
§ Gleitkommazahlen bilden keine bekannte algebraische
Struktur
§ Rundungsfehler sind sicherheitskritisch
§ Keine einfache parallele Berechnung von Operationen auf
Gleitkommazahlen möglich

Universal Numbers
§ Struktur (Größe variabel)
utag
Vorzeichen Exponent Mantisse
Unsicherheit #mant. bits

#exp. bits
§ Unsicherheit:
§ 0: exakt dargestellte Zahl
§ 1: Intervall zwischen zwei exakt darstellbaren zahlen
§ #exp.bits: genutzter Bereich des Exponenten
§ #mant.bits: genutzter Bereich der Mantisse

Universal Numbers
Vorteile:
§ Keine Rundungen, kein Genauigkeitsverlust
§ Unterliegen bekannten algebraischen Gesetzen
§ Berechnung parallelisierbar
§ Kompakter als IEEE Gleitkommazahlen
Nachteile:
§ Mehr Prozessorlogik erforderlich
§ Nicht etabliert

Abschnitt 1.5
Zusammenfassung
Achtung: Fehler kosten (viel) Geld
§ Ariane 5 stürzte 37 Sekunden nach dem Start ab

§ Kosten in Höhe von mehreren Hundert Millionen US-Dollar
§ Was ist passiert?
§ KonverUerung eines 64-Bit Floats in einen 16-Bit Signed Integer
hat zu einem Überlauf geführt
Quelle: http://www.capcomespace.net/dossiers/espace_europeen/ariane/ariane5/AR501/V88_AR501.htm

Zusammenfassung
§ Darstellung von natürlichen und ganzen Zahlen sowie deren

wichMgsten RechenoperaMonen
§ BCD-Kodierung
§ Festkommadarstellung und IEEE 754 Fließkommadarstellung
§ WichMg: OperaMonen verhalten sich nicht immer wie erwartet

Literatur
§ W. Kahan: An Interview with the Old Man of Floating-Point

(https://people.eecs.berkeley.edu/~wkahan/ieee754status/754s
tory.html)
§ D. Goldberg: What Every Computer Scientist Should Know About

Floating-Point Arithmetic. In: ACM Computing Surveys. 23, 1991,
S. 5-48 (http://docs.sun.com/source/806-
3568/ncg_goldberg.html)
§ R. Bryant, D. O‘Hallaron: Computer Systems – A Programmer‘s

Perspective (Chapter 2). Prentice Hall

Kapitel 2: Darstellung Boolescher Funktionen

Abschnitt 2.1
Boolesche Algebra
► Gesetze einer Booleschen Algebra
► Anwendung einer Booleschen Algebra

Motivation
► In vielen Fällen genügen zwei Werte, um eine
Information darzustellen, zu übermitteln oder
abzuspeichern.
► Beispiele:
§ Eine Aussage ist wahr vs. eine Aussage ist falsch
(Aussagenlogik)
§ Ein Schalter ist geschlossen vs. ein Schalter ist offen
(Schaltlogik)
§ Auf einer Signalleitung liegen 5 V Spannung vs. auf der
Leitung liegen 0 V.

Boolesche Algebra
§ Boolesche Algebra als formale Grundlage in der
Schaltungstechnik und der Computerhardware
§ In der Booleschen Algebra gibt es genau 2 Werte:
0 (false) und 1 (true)

Boolesche Algebra
§ Unäre Verknüpfung: ¬ > × I
x ¬x
0 1
1 0

Boolesche Algebra
¥
§ Unäre Verknüpfung: ¬ Eis
§ Binäre Verknüpfungen: ∨, ∧
x y x∨y x y x∧y
0 0 0 0 0 0
x ¬x
0 1 1 0 1 0
0 1 1 0 1 1 0 0
1 0 1 1 1 1 1 1

Boolesche Algebra
§ Unäre Verknüpfung: ¬
x y x∨y
0 0 0
x ¬x
0 1 1
0 1 1 0 1
1 0 1 1 1

Boolesche Algebra
§ Unäre Verknüpfung: ¬
x y x∨y x y x∧y
0 0 0 0 0 0
x ¬x
0 1 1 0 1 0
0 1 1 0 1 1 0 0
1 0 1 1 1 1 1 1

1
Gesetze in der Booleschen Algebra
.
✓ E t
^ V
(a) Kommutativgesetze:
!∧# =#∧! !∨# =#∨!
(b) Assoziativgesetze:
! ∧ # ∧ & = ! ∧ (# ∧ &) ! ∨ # ∨ & = ! ∨ (# ∨ &)
(c) aDistributivgesetze:
- (btc> a . b = + a . ( a t ( b .c ) = @ t b . C a t c ) f a l s c h
! ∧ # ∨ & = ! ∧ # ∨ (! ∧ &) ! ∨ # ∧ & = ! ∨ # ∧ (! ∨ &)
(d) Absorption:
:Ä⇐
!∧ !∨# =! !∨ !∧# =!
(e) Idempotenz:
!∧! =! !∨! =!
(f) Nullelement: Einselement:
!∧0=0 !∨1=1 ÷

"
Gesetze in der Booleschen Algebra
(g) Eindeutiges Komplement:

(" ∨ $ = 1 und " ∧ $ = 0) ⇔ (" = ¬$)
(h) Involution:
¬ ¬" = "
(h) Konstanten:
¬0 = 1 ¬1 = 0
(j) De Morgansche Regeln:
¬ " ∨ $ = ¬" ∧ ¬$ ¬ " ∧ $ = ¬" ∨ ¬$
=
E AT =
I V Y
FayaI = ¥ 7 3
=
I v G I =
Ä v TUE

Abschnitt 2.2
Boolesche Funktionen
► Schaltfunktionen
► 1-stellige Boolesche Funktionen
► 2-stellige Boolesche Funktionen
► Darstellung Boolescher Funktionen

Schaltfunktionen
(xom.kz..) (40,41,----Tm)
I
F O
Definition: Seien !, # ∈ %, !, # ≥ 1. Dann heißt eine Funktion

): +, → +. Schaltfunktion
bzw.
Beispiele: § Addition von zwei 16-stelligen Dualzahlen 4 = 3 2 n e = 3 2
§ Multiplikation von zwei 16-stelligen Dualzahlen⇐ 32 E R
§ Sortieren von 30 16-stelligen Dualzahlen n - 4 8 0 - 4 8 0
§ Primzahltest einer 16-stelligen Dualzahl 16 n > i n > 1
B "→ B

Boolesche Funktionen
Eine Schaltfunktion !: #$ → #& heißt (n-stellige) Boolesche Funktion
Zusammenhang zu Schaltfunktionen:
-t.IO/#
Sei ': #$ → #( mit ' )$*& , … , )& , )- = (0(*& , … , 0& , 0- )
Setzt man für jedes 2 ∈ {5 − 1, … , 0} -
!: : #$ → # 9:B"→ B
definiert durch
!: )$*& , … , )& , )- = 0:
so ist F wie folgt darstellbar:
→ 1 = 1
' )$*&, … , )&, )- = (!(*& )$*&, … , )&, )- , !(*; )$*&, … , )&, )- , … , !- )$*&, … , )&, )- )
für alle )$*& , … , )- ∈ #


#
Beispiel für Zusammenhang
Schaltfunktion – Boolesche Funktion
Funktionen
Sc haltfunktion: F ( X . Xo) ,
= 2 . ( 4 .× ) =
(421,40)
↳ Xo % %Yo
⇐ BE!
iii .:
$1
(d
T. S I 72
(If
2-
2. (1,0),
=
),0,
Ok
0)
xe-fftD-
→
s.ee
× 40
42 =
fz ( 4 ) =
Xy
→
% & ( X i ,X D X o
=
=
70 t o ( 4 × 0 ) = 0
=

1-stellige Boolesche Funktion B'→ B
u - 1
-→- ! "# (!) "& (!) "' (!) "( (!)

0 0 0 1 1
1 0 1 0 1
Es gilt: "# ! = 0, "& ! = !, 0"' ! = !, "( ! = 1

2-stellige Boolesche Funktion
(1) !⋅! !⋅# !⋅# ! !⋅# # !⊕# !+#

./ → .
(2) ≡0 Min > ! < # 0≠ Max
(3) ∧ ↛ ! ↚ # ↮ ∨
(4) AND XOR OR
x y f0 f1 f2 f3 f4 f5 f6 f7
0 0 0 0 0 0 0 0 0 0
880 8
0 1 0 0 0 0 1 1 1 1
1 0 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1

(1) !⋅! !⋅# !⋅# ! !⋅# # !⊕# !+#

./ → .
(2) ≡0 Min > ! < # ≠ Max
(3) ∧ ↛ ! ↚ # ↮ ∨
(4) AND XOR OR
x y f0 f1 f2 f3 f4 f5 f6 f7
0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 1 1 1 1
1 0 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1
Sind das alle 2-stelligen Booleschen Funktionen?


= z u m
*+ → * (1) !+# !⊕# # !+# ! !+# !⋅# !+!
(2) 1-Max = 1-y ≥ 1-x ≤ 1-Min ≡1
(3) ↓ ↔ ¬y ← ¬x → ↑
(4) NOR XNOR NAND
x y f8 f9 f10 f11 f12 f13 f14 f15

0 0 1 0 1 1 1 1 1 10 1
0 1 01 0 0 0 1 1 10 1
1 0 01 0 1 1 0 0 10 1
1 1 0 1 1 0 1 0 1 01 1

Beispiel für eine 3-stellige Funktion
3. Variablen
i x₂ x₁ x₀ f(x₂, x₁, x₀)
23 Ihrenb. / Reihen 0 0 0 0 0
256
28 möge Fht
'
[
=
= .
.
1 0 0 1 0
2 '0 1 0' 0
i 3
4
0
1
1
0
1
0
1
0
0 00 0
5 1 0 1 1
0 0 0 1 6 1 1 0 0
0 0 1 0 7 1 1 1 1
0 011
° 1 00
0 1 01
0 1 1 0
0 1 1 1
1 0 0 0 © G. Lakemeyer, W. Oberschelp, G. Vossen
^ 0 01
1 19
0 1 Prof.
0 Dr.-Ing. Stefan Kowalewski | Maximilian Kloock, M.Sc. | Robin Mroß, M.Sc.
1 0 1
1
-
1 c
: 1 !
f
tot
X
i x₂ x₁ x₀ f(x₂, x₁, x₀) z
X
,
X
o
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
Einschlägige Indizes 4 1 0 0 0
Binärvehtar Liste
5 1 0 1 1
6 1 1 0 0 X ×
z 1 Xo
7 1 1 1 1
- 1 -
1
"
Don't or ei -
Temärvewtor Liste
Symbol
-
TV L

i x₂ x₁ x₀ f(x₂, x₁, x₀)

0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
Wie viele 3-stellige Boolesche Funktionen gibt es?


Darstellung Boolescher Funktionen
Folgende Darstellungen werden vorgestellt:

§ Disjunktive und Konjunktive Normalform (DNF, KNF)
§ Directed Acyclic Graph (DAG)
§ Ordered Binary Decision Diagram (OBDD)

Abschnitt 2.3
Disjunktive und Konjunktive Normalform
► Minterme
► Darstellungssatz für Boolesche Funktionen
► Folgerung aus dem Darstellungssatz
► Maxterme
► Grundbausteine zur Realisierung Boolescher

Funktionen
Minterme
Gegeben: B3 in dieser Darstellung.

negiert negiert
i
oder nicht
x₂ x₁ x₀
Minterm - eine Anzahl
von Literalen (booleschen
0
1
! 0
0
0
0
0
1
Variablen wie z.B. x2), 2 0 1 0
die alle durch ein 3 0 1 1
UND (∧) verknüpft sind 4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
Beispiele für Minterme:
!" #$ , #& , #' = #$ ⋅ #& ⋅ #'
!* #$ , #& , #' = #$ ⋅ #& ⋅ #'

Darstellungssatz für Boolesche Funktionen
Jede Boolesche Funktion !: #$ → # ist eindeutig darstellbar als

Summe der Minterme ihrer einschlägigen Indizes.
D.h: Ist & ⊆ {0, … , 2$ − 1} die Menge der einschlägigen Indizes

von f, so gilt
! = 1 52
2 ∈4
und keine andere Minterm-Summe stellt f dar.

Darstellungssatz für Boolesche Funktionen
Jede Boolesche Funktion !: #$ → # ist eindeutig darstellbar als

Summe der Minterme ihrer einschlägigen Indizes.
D.h: Ist & ⊆ {0, … , 2$ − 1} die Menge der einschlägigen Indizes

von f, so gilt
! = 1 52
2 ∈4
und keine andere Minterm-Summe stellt f dar.
Die Summe der Minterme der einschlägigen Indizes wird als

Disjunktive Normalform (DNF) bezeichnet.
-
ODER E Disjunktion © G. Lakemeyer, W. Oberschelp, G. Vossen

DNF Beispiel
Sei !: #$ → # gegeben durch: i

0
x₂ x₁ x₀
0 0 0
0
f(x₂, x₁, x₀)
0
1 0 0 1 0
2 0 1 0 0
3 €
0 1 1 1 ↳ =
Xi Xo
4 1 0 0 0
5 1 0 1 1
↳( 0,1 e) ,
=
1 -
6 1 1 0 0
7 1 1 1 1
DNF: -
! &' , &) , &* = ,$ + ,. + ,/

=0000
&' &) &* + &' &) &* + &' &) &* . = DNF
I Fo Fo © G. Lakemeyer, W. Oberschelp, G. Vossen

Folgerung aus dem Darstellungssatz
§ Alle n-stelligen Booleschen Funktionen lassen sich mit den 2-

stelligen Funktionen UND und ODER und der 1-stelligen
Funktion NICHT darstellen.
§ Man sagt:
Das System {Ù, Ú, ¯} ist funktional vollständig.

Maxterme
Gegeben: B3 in dieser Darstellung.

i x₂ x₁ x₀
0 0 0 0
Maxterm - eine Anzahl
1 0 0 1
von Literalen (booleschen
Variablen wie z.B. x2),oder) 2 M-Mzkz.no
0 1 0 ) =
XZTXTTXO
3 0 1 1
die alle durch ein
4 1 0 0
ODER (V) verknüpft sind
5 1 0 1
6 1 1 0
7 1 1 1
Beispiele für Maxterme:
!" #$ , #& , #' = #$ + #& + #'
!* #$ , #& , #' = #$ + #& + #'
•

Konjunktive Normalform (KNF) Konjunktion = UND
§ Analog zu DNF: jede Boolesche Funktion ist eindeutig

darstellbar als das Produkt der Maxterme ihrer NICHT-
einschlägigen Indizes.
§ Es gilt:
§ Sei !" i-ter Minterm von f
§ Dann heißt #" = !" i-ter Maxterm von f
Mg
=
Xzt 5+5
uns =3 =
XztÄ =
Tz .
Xe .
Xo
Mz =
ins

KNF Beispiel
Sei !: #$ → # gegeben durch: i x₂ x₁ x₀ f(x₂, x₁, x₀)

0 0 0 0 0
1 0 0 1 0
2
3
G-
0 1 0
0 1 1
0
1
Mz =
XztÄ
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
KNF: 7 1 1 1 1
Öl
^^ ^
! &' , &) , &* = ,* ⋅ ,) ⋅ ,' ⋅ ,. ⋅ ,/
= &' + &) + &* ⋅ &' + &) + &* ⋅ &' + &) + &* ⋅ &' + &) + &* ⋅ (&' + &) + &* )
KNIN
=
1 =
1 IT =
1
=
1

Abschnitt 2.4
Funktionale Vollständigkeit
► Funktionale Vollständigkeit von NAND
► Funktionale Nicht-Vollständigkeit von {à,1}

Funktionale Vollständigkeit von NAND
Bekannt: {⋀, ⋁, ¬} ist funktional vollständig (1) !⋅#
(2) 1-Min
%
(3) ↑
Frage: Ist {↑} funktional vollständig? (4) NAND
x y f14
0 0 1
Vorgehen: Stelle ein bekanntes
0 1 1
fkt. vollst. System mit {↑} dar.
1 0 1
1 1 0
1. Nicht {¬}: !̅ = !̅ ∨ !̅ = !̅ ∨ !̅ = ! ∧ ! = ! ↑ !

Funktionale Vollständigkeit von NAND
(1) !⋅#
-
(2) 1-Min
Oder {⋁}: !⋁# = !⋁# = !⋀

̅ #)
-
2. (3) ↑
(4) NAND
= !̅ ↑ #) = (! ↑ !) ↑ (# ↑ #) x y f14
Ii F 0 0 1
0 1 1
3. Und {⋀}: !⋀# = !⋀# = ! ↑ # 1 0 1
1 1 0
= (! ↑ #) ↑ (! ↑ #)
→ Funktional Vollständig

×→
y
Funktionale Nicht-Vollständigkeit von {à,1}
Implikation
Bekannt: {⋀, ⋁, ¬} ist funktional vollständig (1) !+#
(2) ≤
(3) →
Frage: Ist {→, 1} nicht funktional vollständig? (4)
x y f13
0 0 1
Vorgehen: Versuche ein bekanntes
0 1 1
fkt. vollst. System mit {→, 1} darzustellen.
1 0 0
1 1 1
Zeige, dass sich eine der Funktionen

mit keiner Kombination darstellen lässt.

Funktionale Nicht-Vollständigkeit von {à,1}
1. Nicht {¬}: !̅ = ? + →
y (1) !+#
(2) ≤
Mögliche Kombinationen von ! mit {→, 1}: (3) →
1→1=1 (4)
1→!=!
!→1=1 → x
0
y
0
f13
1
!→!=1 0 1 1
1 0
I 0
1 1 1
Es lassen sich keine neuen Funktionen
und insbesondere kein Nicht {¬} darstellen.
→ Nicht funktional i
Vollständig
Abschnitt 2.5
Schaltnetze
Gerichteter
Zieht
Hz> chic Azyklischer
► DAG-Darstellung
Graph Graph
► Anwendung: Schaltungsabhängige Fehlerdiagnose
gereifter Craph •
-
• Kasten / Zinns
Zinnen
^
① HX
LIEF •
V •
•
az Gegen
Grundbausteine zur Realisierung
Boolescher Funktionen "
Funktion
: Unser Symbol IEEE-Symbol
Negation
(Komplement-Gatter) x ¬x x ¬x
Addition x x
IE x+y x+y
-
•
-
(Oder-Gatter) y y
Multiplikation x x
FI x·y x·y
-
(Und-Gatter) y • y

Beispiel
Sei !: #$ → # gegeben durch: i x₂ x₁ x₀ f(x₂, x₁, x₀)

0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
DNF:
! &' , &) , &* = ,$ + ,. + ,/
= &' &) &* + &' &) &* + &' &) &* DNF

Beispiel ! #$ , #& , #' = #$ #& #' + #$ #& #' + #$ #& #'
O
x₂ x₁ x₀
WM Fan In 2
§
- =
ÄZX
UND -
Gatter 5.4 xo Fan Out = 1
ÄIXIXO
XZXTXO
ODER Gatter
-
§ ÄXX TXZXIXO >

44×0
!(#$ , #& , #' ) © G. Lakemeyer, W. Oberschelp, G. Vossen

Beispiel ! #$ , #& , #' = #$ #& #' + #$ #& #' + #$ #& #'
x₂ x₁ x₀
Alternative Schaltung:
Farin =3
ÄH

DAG-Darstellung ! #$ , #& , #' = #$ #& #' + #$ #& #' + #$ #& #'
DAG= x₂ x₁ x₀
Directed
Acyclic
Graph
¬ ¬
gerichteter
∧ ∧ ∧
azyklischer
Graph
∧ ∧ ∧
=
∨

Beispiel für zyklischen Graph: Flimmerschaltung
z
z
∨
x
¬

1
z
z
^
∨
x NO o
¬
1
x
1

0
1
TAO
z
z
∨
x QAO
¬
* 0/1
x
0

Anwendung: Schaltungsabhängige Fehlerdiagnose
Beispiel:
! "# , "% , "& = "# "% "& + "# "% "& + "# "% "&
Annahmen:
§ Es tritt im gegebenen Schaltnetz höchstens ein Fehler auf
§ Der Defekt, welcher den Fehler verursacht, ist ein gerissener

Verbindungsdraht
Hier: 0-Verklemmung bzw. Stuck-at-Zero-Fault


DAG mit Drahtnummern
x₂ x₁ x₀
4 5
8 9
1 6
11
⇐ 3
¬ ¬
1 2 7
Xd 10
∧ ∧ ∧
danke -14
12 13 14
Xo
∧ ∧ ∧
urspr
Iz /
.
:
15 16
✓ XEXO
∨ KEIKO
XIAO
17 18
fd = X
, Xo U
XZXTXO U
Kwo ∨ ,
$(&' , &) , &* ) © G. Lakemeyer, W. Oberschelp, G. Vossen

Darstellung von f & !+ , !' , !* = !+ !' !* + !+ !' !* + !+ !' !*
&' = 0 ⋅ !' !* + !+ !' !* + !+ !' !* = !' !* + !+ !*

&+ = 0 ⋅ !' !* + !+ !' !* + !+ !' !* = !+ !' !* + !+ !' !* = !+ !*
&, = !+ !' !* + !+ !' !* = !' !*
&- = !+ !' !* + !+ !' !*
&. = !+ !' !* + !+ !' !* = !+ !* &', = !' !*
&/ = !+ !' !* + !+ !* &'- = !+ !' !* + !+ !' !*
&0 = !' !* &'. = !+ !*
&1 = !+ !' !* + !+ !' !* &'/ = !' !*
&2 = !+ !* &'0 = !+ !' !*
&'* = !' !* &'1 = !+ !' !* + !+ !' !*
&'' = !+ !' !* + !+ !' !*
&'+ = 0 ⋅ !* + !+ !' !* + !+ !' !* = !+ !*
Resolution segeln
Hinweis: !"# + !"# = !# a. b t a5 = a (©Gtb ) = 91 =
G. Lakemeyer, W. Oberschelp, G. Vossen

a
-
Einführung in die Technische Informatik | WS 20/21 1

=
Fehlermöglichkeiten (Ausfalltafel/-matrix)
x₂ x₁ x₀ f₁ f₂ f₃ f₄ f₅ f₆ f₇ f₈ f₉
0 0 0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0
0 1 1 1 0 1 1 0 1 1 1 0
1 0 0 0 0 0 0 0 0 0 0 0
1 0 1 1 1 0 1 1 1 0 1 1
1 1 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 0 1 1 1 0 1
x₂ x₁ x₀ f₁₀ f₁₁ f₁₂ f₁₃ f₁₄ f₁₅ f₁₆ f₁₇ f₁₈
0 0 0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0
0 1 1 1 1 0 1 1 0 1 0 1
1 0 0 0 0 0 0 0 0 0 0 0
1 0 1 0 1 1 0 1 1 0 0 1
1 1 0 0 0 0 0 0 0 0 0 0
1 1 1 1 0 1 1 0 1 1 1 0

Reduzierte Ausfallmatrix
xoz
¥
Es gilt: × ← ⑦
y y
!" = !$
!% = !& = !' = !"% = !"&
!( = !) = !"* = !"( = !"$
!+ = !, = !"" = !"+ = !", 10 1
x₂ x₁ x₀ f f₁ f₂ f₃ f₄ f₁₇ 11 0
0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0
0 1 1 1 1 0 1 1 0
1 0 0 0 0 0 0 0 0
1 0 1 1 1 1 0 1 0
1 1 0 0 0 0 0 0 0
1 1 1 1 1 1 1 0 1

Fehlermatrix
Zeilen-Nr. x₂ x₁ x₀ f ! ⊕ !# ! ⊕ !$ ! ⊕ !% ! ⊕ !& ! ⊕ !#'

0 0 0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 0 0 0
2 0 1 0 0 0 0 0 0 0
^ .
3 0 1 1 1 0 O1 0 0 O 1
4 1 0 0 0 0 0 0 0 0
falls 2 .
5 1 0 1 1 0 0 1 0 1
unter -
6 1 1 0 0 0 0 0 0 0
> eüed 3 7 1 1 1 1 0 0 0 1 0
.

Abschnitt 2.6
Ordered binary decision diagrams
► Kofaktoren
► Grundoperationen zur Vereinfachung von OBDDs
► Variablenordnung
Pause bis 17:35 ¥0
Sie können sich in Wander
treffen u . unterhalten .
Link : siehe Zoom -

Chef
Ordered Binary Decision Diagrams
§ Geordnete Binäre Entscheidungs-Diagramme (OBDD)
§ Vereinfachung von OBDDs

Kofaktoren
fku.ee ,
- - -
Eko )
! #$ ⁄% = !(#()* , … , #$-* , %, #$)* , … , #/ )
Dabei sei a ein fester Wert:

§ Positiver Kofaktor: ! #$ ⁄% = !(#()* , … , #$-* , 1, #$)* , … , #/ )
§
0
Negativer Kofaktor: ! #$ ⁄% = !(#()* , … , #$-* , 0, #$)* , … , #/ )

Baumdarstellung einer Booleschen Funktion
anhand der Kofaktoren
#$
A- =
0 X
; 1
=
weg .
Kofahtor !(#$ ∕ 0) !(#$ ∕ 1) Pos .
Krfaeetor
Beispiel: Funktion als Entscheidungsbaum
x2 x1 x0 f
0 0 0 0 !"
° 1
0 0 1 0
0 1 0 0 !# !#
0 1 1 1 0 1 0 1
1 0 0 1
1 0 1 0 !$ !$ !$ !$
0 1 0 1 0 1 0 1
1 1 0 0
1 1 1 1 0 0 0 1 1 0 0 1
Beispielbaum nach Zusammenlegen der Blätter
!$
!"
!#
!"
:!"
!#
!"
0 1

1. Grundoperation zur Vereinfachung von OBDDs: Verjüngung (4-
3 Regel)
x x
So
x
y z y z

1. Grundoperation zur Vereinfachung von OBDDs: Verjüngung (4-
3 Regel)
x x !"
y z !# !#
!$ !$ !$ !$
x
y z 0 1

Beispielbaum nach Zusammenlegen
identischer Teilbäume
x x !"
y z !# !#
!$ !$ !$
x
y z 0 1

2. Grundoperation zur Vereinfachung von OBDDs: Elimination (2-
1 Regel)
÷
x
…
y
y

2. Grundoperation zur Vereinfachung von OBDDs: Elimination (2-
1 Regel)
…
x !"
y !# !#
0
Ä
! : $ !$ !$
… %
y 0 1

Beispielbaum nach Elimination des linken
x0-Teilbaums
…
x !"
y !# !#
!$ !$
…
y 0 1
Beispiel 2
Alle Pfaden in die Ö .
% =? " !"
AuePfaden in die 1
Xz Xd X
o 1
!#
0 1 1 1
!$
f.
to
= +
1
Duff 0 1
f XZX Xot XZÄXO
ÜZX Xo
=
, +
,

Beispiel 2 Aue Pfade in die D
¥
Xz Xd X
o
% =? !" →
°
1 -
O O
→ 0 1 O O
!#
^
Marterne !
f. =
④ EXIT! ) .
KF
0 !$ (Xzt Xs ) .
⇐t Ko)
f
0 1 KNF =
( Xzt XT TG ) .
( Xctxetxo ) .
(Xzf
•
(Eztxetxo) (ETF txo)
-
STI)
Beispiel: OBDD für die „Schwellenwert-Funktion“
f(x4 , x3 , x2 , x1 , x0) = T25
!"
!# !#
^ itkxilxi.is/zz
!$ !$ f >
{ D eine
!% !%
!&
0 1
Beispiel: OBDD für die „Ungerade-Paritäts-Funktion“
!"
!# !#
^ it Miki -
ßI ungerade
£>
{ 0 ehe
!$ !$
!% !%
0 1
OBDD zur Variablenordnung
V1 = x5 <= x2 <= x4 <= x1 <= x3 <= x0
!"
!#
f- = X
5×2+4^+40
!$
!%
!&
!'
0 1

OBDD zur Variablenordnung f.
V2 = x5 <= x4 <= x3 <= x2 <= x1 <= x0
= X
> Xztxnxrt %
!"
!# !#
!$ !$ !$ !$
!% !% !% !%
!& !&
!'
0 1
Abschnitt 2.7
Gray-Code
Gray-Code
1. 011
§ Generierungsverfahren zur robusten Übertragung ⑦
1103
2.
101.
§ Eigenschaft: 4 01014
Die Darstellung zweier benachbarter Zahlen
unterscheidet sich nur durch 1 Bit
§ Generierung (eine Möglichkeit):

1. Zahl im Binärcode darstellen !" = 11 %
2. Links-Shift um 1 Bit !% = !" ≪ 1 = 110 %
3. XOR-Verknüpfung !( = !" ⊕ !% = 101 %
4. Rechts-Shift um 1 Bit !* = !( ≫ 1 = 10 %

Beispiel: 2-Bit Gray-Code
Dez .
Dualzahl Gray-Code
00 00
: 01 01
10 11
: 11 10

Dualzahl Gray-Code
00 00
00 01
01 01
10 11
11 10
10 11
Normale Reihenfolge

Dualzahl Gray-Code
00 00
00 01
01 01
10 11
11 10
10 11
Normale Reihenfolge
Gray-Code
a
Beispiel: 3-Bit Gray-Code (n
'
'
a
ü
Dual Graz
c2 c1 c0 C2 C1 C0
0 0 0 0 0 0 0
1
0 0 1 0 0 1
2 0 1 0 0 1 1
3 0 1 1 0 1 0
4554
\
5:21
1 0 0 1 1 0
1 0 1 1 1 1
1 1 0 1 0 1
1 1 1 1 0 0

ü:
!" = $ %" , %' , %( = %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %(
: :O
!' = + %" , %' , %( = %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %(
!( = ℎ %" , %' , %( = %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %( + %" ⋅ %' ⋅ %(

Zusammenfassung
§ Mehrere Möglichkeiten Boolesche Funktionen
darzustellen: KNF, DNF, DAGs, OBDDs
§ Gray-Code: Generierungsverfahren zur robusten
Übertragung

Kapitel 3: Vereinfachung Boolescher

Funktionen
Vereinfachung Boolescher Funktionen
Resolutionsregel: *+ + *+, = * + + +, = *1 = *
Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "&

Resolutionsregel: ,- + ,-. = , - + -. = ,1 = ,
Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") "# *+ "& + ") "# *+ "& + ") "# "% "& + ") "# "% "& + ") "# "% "&
= ") "# "& +

Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") *+ "% "& + ") "# "% "& + ") *+ "% "& + ") "# "% "& + ") "# "% "&
= ") "# "& + ") "% "& +

Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") "# "% "& + *+ "# "% "& + ") "# "% "& + *+ "# "% "& + ") "# "% "&
= ") "# "& + ") "% "& + "# "% "& +

Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# *+ "& + ") "# *+ "&
= ") "# "& + ") "% "& + "# "% "& + ") "# "& +

Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = *+ "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "& + *+ "# "% "&
= ") "# "& + ") "% "& + "# "% "& + ") "# "& + "# "% "&

Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "&
= *+ "# "& + ") "% "& + "# "% "& + *+ "# "& + "# "% "&
= "# "& +

Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "&
= ") "# "& + ") "% "& + "# *+ "& + ") "# "& + "# *+ "&
= "# "& +

Resolutionsregel: *+ + *+, = * + + +, = *1 = *
Beispiel 1: ! "# , "% , "& = "# "% "& + "# "% "&
= "# + "# "% "&
= "% "&
Beispiel 2:
! ") , "# , "% , "& = ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "& + ") "# "% "&
= ") "# "& + ") "% "& + "# "% "& + ") "# "& + "# "% "&
= "# "& + ") "% "&

tx.IE?x.OLlH--5DisjmhtivnForm
⇐
Minimalpolynom
2×4 ×
§ Polynom = DF = Sum of products (SoP) =

2. x. × t X
§ Sei M ein Polynom für !: #$ → #&

§ M heißt Minimalpolynom (für f), wenn es kein
Polynom geringerer Länge für f gibt.
§ Die Länge eines Polynoms ist definiert als die Anzahl
der Literale, die es enthält

Abschnitt 3.1
Karnaugh-Diagramme
Veith Dia
► Implikanten Kernaugh
-
-
µ .
Ku
► Don‘t Cares
-
Sieg .
Karnaugh-Diagramme für n = 2
!"
x x₁ x₀ f !# 0 1
0 0 0 0
1 0 1 1
0 0 1
2 1 0 0 1 0 0
3 1 1 0

Karnaugh-Diagramme für n = 3, 4
DNF : l
£ ! !) = 1
f- FEEN + XJX2×1×0
)
-
!" !#
=
EsXzxo !% !$ 00 01 ②
11 10
00 O O O O
!" !#
00
→
① 1 0
→ →
!$ 00 01 11 10 01
→
0
0 11 0 000
1 10 0 0 00

Blockbildung
§ Blöcke müssen maximale Größe haben

§ Die Blockgröße muss eine Zweierpotenz sein
f. = +2*0
!$ !% !$ !%
!" !# 00 01 11 10 !" !# 00 01 11 10
00 00
01 1 1 korrekt 01 1 1 1
falsch
11 1 1 11
10 10

Beispiel
! "# , "% , "& , "' = "# "% "& "' + "# "% "& "' + "# "% "& "' + "# "% "& "' + "# "% "& "'
"& "'
"# "% 00 01 11 10
00 1 1
01 f- Tizxotxsxnxo
11 1
10 1 1

Beispiel
! #' , #$ , #( , #% = #' #$ #( #% + #' #$ #( #% + #' #$ #( #% + #' #$ #( #% + #' #$ #( #%
#( #%
#' #$ 00 01 11 10
00 1 1
01
11 1
10 1 1
Vereinfachte Form: ! = #$ #% + #' #( #% © G. Lakemeyer, W. Oberschelp, G. Vossen

Beispiel
! = #' #$ #( #% + #' #$ #( #% + #' #$ #( #% + #' #$ #( #%

+#' #$ #( #% + #' #$ #( #% + #' #$ #( #% + #' #$ #( #%
#( #%
#' #$ 00 01 11 10
00
-
1 1
①
01 1 1
a.
11 1 1
-
10 I
1 /
1
Vereinfachte Form: ! = AB
#$ #% + #$ #% © G. Lakemeyer, W. Oberschelp, G. Vossen

Definition
Sei !: #$ → # eine Boolesche Funktion. Ein Term & ≠ 0 heißt

Implikant von !, kurz & ≤ !, falls & * ≤ !(*) für alle * ∈ #$
gilt, d.h.
& * = 1 ⇒ ! * = 1 ∀* ∈ #$
Ein Implikant & von ! heißt Primimplikant (von !), falls keine
echte Verkürzung von & noch Implikant von ! ist.
Ein Primimplikant & heißt Kernimplikant (von !), falls & in jedem
Minimalpolynom von ! vorkommt.

Beispiel 2
! = #$ #% #& #' + #$ #% #& #' + #$ #% #& #' + #$ #% #& #'
Xp
+3×2
00 01 11 10
00 0 0 0 0
01 0 1 1 0
11 0 01 1
10 00 0 0

Beispiel 2
& = !" !# !$ !% + !" !# !$ !% + !" !# !$ !% + !" !# !$ !%
!$ !%
!" !# 00 01 11 10
00
01 1 1
11 1 1
10

Beispiel 2
{ =
XJXZXO IXo= X3 ←2×1
! = #$ #% #& #' + #$ #% #& #' + #$ #% #& #' + #$ #% #& #'

572×0
#& #' #& #'
f-
#$ #% 00 01 11 10 #$ #% 00 01 11 10
00 00
01 1 1 01 1 1
|
11
-
1 1 - +3×2×1 11 1 1
10 10
GE XJXZXO +
43×2×1
Primimplikanten Kernimplikanten
Ausnutzung von Don‘t Cares
x x₃ x₂ x₁ x₀ f
0 0 0 0 0 0
^ " sohu.rs} 1
2
0
0
0
0
0
1
1
0
1
0
{
3 0 0 1 1 0
£ = 4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 1
9 1 0 0 1 1
A 1 0 1 0 D
B 1 0 1 1 D D= dreiteure
C 1 1 0 0 D U U
D 1 1 0 1 D -
E 1 1 1 0 D
F 1 1 1 1 D © G. Lakemeyer, W. Oberschelp, G. Vossen

Ausnutzung von Don‘t Cares
"& "'
"# "% 00 01 11 10
00 1
01 1
11 D D D D
10 1 1 D D
Ergebnis: ! "# , "% , "& , "' = "# + "& "'


Abschnitt 3.2
Quine-McCluskey-Verfahren
& = !" !# !$ !% + !" !# !$ !% + !" !# !$ !% + !" !# !$ !%

+!" !# !$ !% + !" !# !$ !% + !" !# !$ !%
Minterme gemäß Anzahl der Negationen:

Gruppe Implikant Index (dezimal)
÷
1 !" !# !$ !% 11
!" !# !$ !% 13
!" !# !$ !% 14 .
2 !" !# !$ !% 6
!" !# !$ !% 12
3 !" !# !$ !% 4
4 !" !# !$ !% 0

Nach erster Anwendung der Resolutionsregel:

1 !" !# !$ !% 11
#
!# !$ !% 6,14
!" !# !$ 12,13
!" !# !% 12,14
2 !" !# !% 4,6
!# !$ !% 4,12
3 !" !$ !% 0,4
Alle Primimplikanten:
1 !" !# !$ !% 11
!" !# !$ 12,13
!# !% 4,6,12,14
3 !" !$ !% 0,4

Implikationsmatrix: l l
l d
Minterm 0 4 6 11 12 13 14
Primimplikant
°
8
!" !# !$ !%
{
0 0 0 1 0 0 0
AE: !" !# !$ 0 0 0 0 1 °
1 0
⑦
!# !%
o
FEE
0 1 1 0 1 0 1
!" !$ !%
o
1 1 0 0 0 0 0
Kostengünstigste Darstellung:
& = !" !# !$ !% + !" !# !$ + !# !% + !" !$ !%

= Minimal man © G. Lakemeyer, W. Oberschelp, G. Vossen

Beispiel zum Quine-McCluskey-Verfahren
Anderes Beispiel:
! = #$ #% #& #' + #$ #% #& #' + #$ #% #& #' + #$ #% #& #'
+ #$ #% #& #' + #$ #% #& #' + #$ #% #& #' + #$ #% #& #' + #$ #% #& #'
Minterme gemäß Anzahl der Negationen:
1 #$ #% #& #' 7
#$ #% #& #' 11
2 #$ #% #& #' 3
#$ #% #& #' 5
#$ #% #& #' 6
#$ #% #& #' 10
3 #$ #% #& #' 4
#$ #% #& #' 8
4 #$ #% #& #' 0
Nach erster Anwendung Nach zweiter Anwendung

der Resolutionsregel: der Resolutionsregel:
Gruppe Implikant Index (dezimal) Gruppe Implikant Index (dezimal)
1 !" !# !$ 3,7 1 !" !# !$ 3,7

!" !% !$ 5,7 !" !% 4,5,6,7
!" !% !# 6,7 !% !# !$ 3,11
!% !# !$ 3,11 !" !% !# 10,11
!" !% !# 10,11 2 !" !% !$ 8,10
2 !" !% !# 4,5 3 !" !# !$ 0,4
!" !% !$ 4,6 !% !# !$ 0,8
!" !% !$ 8,10
Keine weitere Anwendung mehr möglich
3 !" !# !$ 0,4
!% !# !$ 0,8
f. = XJXIXO t XJXZT 435×1
Implikationsmatrix:
v u u K I r k l l t 555
Primimplikant \ Minterm 0 3 4 5 6 7 8 10 11
0
- - -. 0 1 0 0
1 0 0 0 1 0 0 0
0
-. -/ 0 0 0000
1 1 1 1 0 0 0
-/ -0 -1 0 1 0 0 0 0 0 0 1
•
-. -/ -0 0 0 0 0 0 0 0 0000
1 1
-. -/ -1 0 0 0 0 0 0 1 1 0
-. -0 -1 1 0 1 0 0 0 0 0 0
00
- - - / 0 1 0
1 0 0 0 0 0 0
1 0 0
Kostengünstigste Darstellung: !"#$ %"&ℎ( #"%)#*("+!

Kernimplikant: -. -/
Primimplikant \ Minterm 0 3 4 5 6 7 8 10 11
!" !# !$ 0 1 0 0 0 1 0 0 0
!" !% 0 0 1 1 1 1 0 0 0
!% !# !$ 0 1 0 0 0 0 0 0 1
!" !% !# 0 0 0 0 0 0 0 1 1
!" !% !$ 0 0 0 0 0 0 1 1 0
!" !# !$ 1 0 1 0 0 0 0 0 0
!% !# !$ 1 0 0 0 0 0 1 0 0
&# = !" !% + !% !# !$ + !" !% !# + !% !# !$
&% = !" !% + !% !# !$ + !" !% !$ + !% !# !$
&" = !" !% + !" !# !$ + !" !% !# + !% !# !$
&) = !" !% + !% !# !$ + !" !% !$ + !" !# !$

Minterm 0 3 8 10 11
Primimplikant
$% $" $( 0 1 0 0 0
$& $" $( 0 1 0 0 1
$% $& $" 0 0 0 1 1
$% $& $( 0 0 1 1 0
$% $" $( 1 0 0 0 0
$& $" $( 1 0 1 0 0
!" = $% $& + $& $" $( + $% $& $" + $& $" $(
Wähle beliebigen Implikant mit neuer Information!

Minterm 0 8 10
Primimplikant
$% $" $( 0 0 0
$% $& $" 0 0 1
$% $& $( 0 1 1
$% $" $( 1 0 0
$& $" $( 1 1 0
!" = $% $& + $& $" $( + $& $" $( + $% $& $"

Minterm 10
Primimplikant
$% $& $" 1
$% $& $( 1
$% $" $( 0
!" = $% $& + $& $" $( + $& $" $( + $% $& $"

Mehrdeutigkeit am KV-Diagramm

Prof. Dr.-Ing. Stefan Kowalewski | Maximilian Kloock, M.Sc. | Robin Mroß, M.Sc.
Karnaugh-Diagramme für f
&$ = !" !# + !# !$ !% + !" !# !$ + !# !$ !%
!$ !% !$ !%
!" !# 00 01 11 10 !" !# 00 01 11 10
00 1 1 00 1 1
01 1 1 1 1 01 1 1 1 1
11 11
10 1 1 1 10 1 1 1
&# = !" !# + !# !$ !% + !" !# !% + !# !$ !%

Karnaugh-Diagramme für f
&" = !" !# + !" !$ !% + !" !# !$ + !# !$ !%
!$ !% !$ !%
!" !# 00 01 11 10 !" !# 00 01 11 10
00 1 1 00 1 1
01 1 1 1 1 01 1 1 1 1
11 11
10 1 1 1 10 1 1 1
&) = !" !# + !# !$ !% + !" !# !% + !" !$ !%

Abschnitt 3.3
OBDDs und Vereinfachung
► Beispiele zu OBDDs
► Relevanz der Variablenordnung
► Vergleich zu Quine-McCluskey
Beispiel für OBDD
(Variablenordnung x₃ < x₂ < x₁ < x₀)
! "# , "% , "& , "' = "# "% "& "'
x3 +"# "% "& "' + "# "% "& "' + "# "% "& "'
x2 x2
x1 x1 x1 x1
x0 x0 x0 x0 x0 x0 x0 x0
1 0

Beispiel für OBDD
Schritt 1
x3
x2 x2
x1 x1 x1 x1
x0 x0 x0 x0 x0 x0 x0 x0
1 0
Beispiel für OBDD
Schritt 1
x3
x2 x2
x1 x1 x1 x1
x0 x0 x0 x0 x0 x0 x0 x0
Elimination
1 0
Beispiel für OBDD
Schritt 2
x3
x2 x2
x1 x1 x1 x1
x0 x0
1 0
Beispiel für OBDD
Schritt 2
x3
x2 x2
x1 x1 x1 x1
Elimination
x0 x0
1 0
Beispiel für OBDD
Schritt 2
x3
x2 x2
x1 x1 x1 x1
Elimination
x0 x0
Verjüngung
1 0
Beispiel für OBDD
Schritt 3
x3
x2
x2
x1 x1
x0
1 0
Beispiel für OBDD
Schritt 3
x3
x2
x2
Elimination
x1 x1
x0
1 0
Reduziertes OBDD
x3
x2 x2
x1
x0
1 0
Reduziertes OBDD
x3
x2 x2
x1
x0
Nicht weiter reduzierbar!
! = #$ #% #& + #$ #% #(
1 0
Beispiel für OBDD
(Variablenordnung x₁ < x₀ < x₃ < x₂)
! "# , "% , "& , "' = "# "% "& "'
x1 +"# "% "& "' + "# "% "& "' + "# "% "& "'
x0 x0
x3 x3 x3 x3
x2 x2 x2 x2 x2 x2 x2 x2
1 0
Beispiel für OBDD
Schritt 1
x1
x0 x0
x3 x3 x3 x3
x2 x2 x2 x2 x2 x2 x2 x2
1 0
Beispiel für OBDD
Schritt 1
x1
x0 x0
x3 x3 x3 x3
x2 x2 x2 x2 x2 x2 x2 x2
Verjüngung
1 0
Beispiel für OBDD
Schritt 2
x1
x0 x0
x3 x3 x3 x3
x2 x2 x2 x2 x2 x2 x2
1 0
Beispiel für OBDD
Schritt 2
x1
x0 x0
x3 x3 x3 x3
x2 x2 x2 x2 x2 x2 x2
Verjüngung
1 0
Beispiel für OBDD
Schritt 2
x1
x0 x0
x3 x3 x3 x3
x2 x2 x2 x2 x2 x2 x2
Verjüngung Elimination
1 0
Beispiel für OBDD
Schritt 3
x3
x0 x0
x3 x3 x3 x3
x2 x2
1 0
Beispiel für OBDD
Schritt 3
x3
x0 x0
x3 x3 x3 x3
Elimination
x2 x2
1 0
Beispiel für OBDD
Schritt 4
x1
x0 x0
x3 x3
x2 x2
1 0
Beispiel für OBDD
Schritt 4
x1
x0 x0
x3 x3
x2 x2
Verjüngung
1 0
Reduziertes OBDD
x1
x0 x0
x3 x3
x2
1 0
Reduziertes OBDD
x1
x0 x0
x3 x3
Nicht weiter reduzierbar!

x2
! = #$ #% #& + #( #$ #% #& + #( #$ #% #&
1 0
Vergleich zu Quine-McCluskey
Verfahren Resultat
Quine-McCluskey ! = #$ #% #& + #$ #% #(
OBDD
! = #$ #% #& + #$ #% #(
OBDD
! = #% #& #( + #$ #% #& #( + #$ #% #& #(
Variablenordnung bei OBDDs relevant!

Zusammenfassung
§ Warum minimieren?
§ Reduzierung von Eingangsvariablen und Schaltkreiselementen
§ Suche nach der optimalen Realisierung
§ In diesem Kapitel vorgestellt:
Definitionen Verfahren
• Karnaugh-Veitch
• Minimalpolynom
• Quine-McCluskey
• (Prim- / Kern-) Implikant
• (Reduzierte) OBDDs

Kapitel 4: Elektrotechnische Grundlagen

Motivation
+VCC
§ Rechner bestehen (noch) aus
§ elektronischen Schaltkreisen
§ Beispiel:
Vout
V2
§ Was macht dieser Schaltkreis?

Motivation
+VCC
§ Beispiel:
Vout
V2

§ Muss man das als Informatiker/-in herausfinden können?

Motivation
+VCC
§ Beispiel:
Vout
V2

§ Muss man das als Informatiker/-in herausfinden können?
§ Antwort: Ja! Z.B. dann, wenn Sie beim Entwurf einer
Mikrocontroller-Steuerung mit einem Elektrotechniker-Kollegen
aus Ihrem Entwicklerteam notwendige Vorschaltkreise besprechen
müssen.
Einführendes Beispiel: Eine Möglichkeit zur
Realisierung von NAND und NOR auf Transistorebene
+VCC
+VCC
+VCC
Vout
V1 Vout
Vout V1 V2
Vin
V2
NICHT NAND NOR

Abschnitt 4.1
Physikalische Grundlagen
► Elektrische Ladung
► Elektrische Spannung
► Elektrischer Strom
► Elektrischer Widerstand
► Ohmsches Gesetz
Physikalische Grundlagen
▪ Wichtige physikalische Größen für die Elektrotechnik:

Ladung, Spannung, Strom, Widerstand, Kapazität, Induktivität, etc.
▪ Physikalische Größe:
▪ kennzeichnet messbare Eigenschaften physikalischer Objekte
▪ hat ein Symbol (z.B. U für elektrische Spannung)
▪ hat einen Wert, der aus Zahlenwert und Einheit besteht (z.B. 3.5 V)
▪ Man schreibt: [U] = V
▪ Es gibt Einheitensysteme
▪ Festlegung von Basisgrößen, aus denen sich alle anderen Größen (und ihre
Einheiten) ableiten lassen
▪ Beispiel: SI-System mit 7 Basisgrößen. Für uns hier interessant:
▪ Länge (m)
▪ Zeit (s)
▪ Masse (kg)
▪ elektrische Stromstärke (A)

Elektrische Ladung
▪ Grundlegende Eigenschaft von Materie
▪ Symbol: Q
▪ Einheit: [Q] = C
für „Coulomb“ (Charles Augustin de Coulomb, 1736-1806)
▪ Ladung ist beobachtbar als (nicht mit der Gravitation erklärbare)
Kraftwirkung zwischen Materie
▪ Beispiel:
Papierstreifen werden von einer
zuvor an einem Synthetikpullover
geriebenen CD angezogen
Quelle: wikimedia.org September 2010

Elektrische Ladung
▪ Das Phänomen geladener Materie lässt sich mit dem Atommodell
erläutern:
-
t
t t
Schwarz: Elektron
-
Rot: Proton
Blau: Neutron
Quelle: wikimedia.org Juli 2010

Elektrische Ladung
▪ Elektronen und Protonen sind sogenannte Ladungsträger.
▪ Es gibt positive und negative Ladung
▪ Elektronen sind negativ geladen, Protonen positiv
▪ Kleinste frei existierende Ladung:
▪
Elementarladung e 1,602 10-19 C
Ladung eines Elektrons: -e ←
▪ Ladung eines Protons: e

Elektrische Ladung
▪ Elektronen und Protonen können weder erzeugt noch vernichtet
werden
→ Ladung von Körpern entsteht durch
Ortswechsel von Elementarladungen

Elektrische Ladung
▪ Elektronen und Protonen können weder erzeugt noch vernichtet
werden
→ Ladung von Körpern entsteht durch
Ortswechsel von Elementarladungen
▪ Es genügt hier, die Verschiebung von Elektronen zu betrachten,
z.B. in metallischen Leitern, wo die Atome ein Kristallgitter bilden,
in dem sich Elektronen frei bewegen können.
+ + + +
- - - - -
- - Elektronen
+ + + +
- - -
+ + + +
Kristallgitter - -
-
- - -
+ + + +

Elektrische Ladung
▪ Ladung von Materie entsteht durch Verschiebung von
Elementarladungen
+- + + +
- - - - -
-
+ + + + nicht geladen
- - -
+ + - + + (neutral)
- -
- - -
+ + + +

Elektrische Ladung
Elementarladungen
+- + + +
- - - - -
-
- - -
+ + - + + (neutral)
- -
- - -
+ + + +
+ + + +
+ + + +
-
+ + + +
-
+ + + +
Elektronenmangel
= positive Ladung

Elektrische Ladung
Elementarladungen
+- + + +
- - - - -
-
- - -
+ + - + + (neutral)
- -
- - -
+ + + +
- - -
+ + + + +- + + +
-- - - - - - - - -
- - - -
+ + + + + + - + +
- - - - - -
+ + + + + - + - + - +
- - - - -
- - -
- - - - - - -
+ + + + + + - + +
Elektronenmangel Elektronenüberschuss
= positive Ladung = negative Ladung

Elektrische Ladung
▪ Die elektrische Ladung Q eines Körpers ist quantisiert. Sie ist
immer ein Vielfaches der Elementarladung e:
Q = n e, n N
- - -
+ + + + +- + + +
-- - - - - - - - -
- - - -
+ + + + + + - + +
- - - - - -
+ + + + + - + - + - +
- - - - -
- - -
- - - - - - -
+ + + + + + - + +

Elektrische Ladung
▪ Die elektrische Ladung Q eines Körpers ist quantisiert. Sie ist
immer ein Vielfaches der Elementarladung e:
Q = n e, n N 1L = n -
e
¥
1=1%25
▪ Wie groß ist n für 1 C? u = ( =
↳
"
1019
- - -
+ + + + +- + + +
-- - - - - - - - -
- - - -
+ + + + + + - + +
- - - - - -
+ + + + + - + - + - +
- - - - -
- - -
- - - - - - -
+ + + + + + - + +

Elektrische Ladung
▪ Kraftwirkung durch Ladung:
▪ Körper mit gleicher Ladung stoßen sich ab
▪ Ungleich geladene Körper ziehen sich an
(vgl. CD-Experiment)
Charles Augustin de Coulomb,

1736-1806
Elektrische Ladung
▪ Gedankenexperiment:
𝑟0
-
fest gehaltene Ladung

1736-1806
Elektrische Ladung
𝑟0 𝐹Ԧ
- -

1736-1806
Elektrische Ladung
𝑟0 𝐹Ԧ 𝐹Ԧ
- - -

1736-1806
Elektrische Ladung
𝐹Ԧ 𝑟0 𝐹Ԧ 𝐹Ԧ
--- - - -

1736-1806
Elektrische Ladung
--- - - -
▪ F heißt Coulomb-Kraft

1736-1806
Elektrische Ladung
--- - - -
▪ F heißt Coulomb-Kraft
▪ Gesetz von Coulomb:
𝑄1 ⋅ 𝑄2
𝐹Ԧ = 𝐾 ⋅
2
⋅ 𝑟0 1736-1806
𝑟 Quelle: wikimedia.org September 2010
Elektrische Ladung
▪ Aus dem Coulomb-Gesetz folgt:
Ungleichmäßig verteilte Ladungsträger suchen Ausgleich!

Elektrische Ladung
▪ Aus dem Coulomb-Gesetz folgt:
Ungleichmäßig verteilte Ladungsträger suchen Ausgleich!
▪ Das Phänomen der elektrischen Spannung beruht auf dem

Ausgleichbestreben der Ladungsträger.

Elektrische Spannung
▪ Gedankenexperiment: +- + + +
▪ Verschieben von Elektronen in - - - - -
-
▪ Ungleichgewichtszustand + + + +
- - -
▪ Unterbrechen des Leiters + + - + +
- -
- - -
+ + + +
+ - + + +
▪ Zum Verschieben von Ladungsträgern - -
- - -
aus einer ausgeglichenen Verteilung + + + +
- - -
muss Arbeit W aufgebracht werden. + - + + +
- - -
- -
▪ W steht dann als potenzielle Energie -
+ + + +
(zum Ladungsträgerausgleich)
zwischen zwei Punkten zur Verfügung + - + + +
- -
- - -
▪ [W] = J für „Joule“ + + + +
- -
(nach James Prescott Joule, 1818-1889) -
+ - + + +
- - -
- -
-
+ + + +

Elektrische Spannung
▪ W ist proportional zur Größe der bewegten Ladung Q (W ~ Q).

▪ Energie, die als Ergebnis einer Ladungsträgerverschiebung bezogen
auf die Ladungseinheit zur Verfügung steht:
𝑊
𝑈=
𝑄 Z
▪ U steht für elektrische Spannung.
▪ [U] = J/C = V für „Volt“
(nach Alessandro Volta, 1745-1827)

Elektrische Spannung im Schaltkreis
▪ Spannung wirkt zwischen zwei Punkten eines Schaltkreises
U
▪ Spannungsquellen im Schaltkreis: UV +
- oder U oder
:
U
▪ In der Regel gibt man die Spannung eines Punktes p in einem

Schaltkreis immer in Bezug auf einen festen Nullpunkt an
▪ Man spricht dann auch vom Potenzial des Punktes p
▪ Dieser Nullpunkt heißt in Schaltkreisen Masse. Symbol:

Elektrischer Strom
▪ Elektrischer Strom ist die gerichtete Bewegung von Ladungsträgern
(d.h. in metallischen Leitern: Elektronen)
▪ Die Stromstärke I ist die Menge der bewegten Ladung
pro Zeiteinheit:
Δ𝑄
𝐼= +- + + +
Δ𝑡 -
- - - - -
+ + + +
- - -
+ + - + +
- -
- - -
+ + + +
Physikalische Stromrichtung
Technische Stromrichtung
Elektrischer Strom
▪ [I] = A für „Ampere“, nach André Maria Ampère, 1775-1836
1C
1A = +- + + +
1s +
-
-
+
- -
+
-
+
-
- - -
+ + - + +
- -
- - -
+ + + +
▪ Stromquellen im Schaltkreis:
Iq oder Iq
Elektrischer Widerstand
▪ Der elektrische Widerstand entsteht durch den Widerstand, der
sich der Ausgleichsbewegung freier Ladungsträger entgegenstellt.
▪ Eine Ursache sind Zusammenstöße der Elektronen mit dem
Kristallgitter:
+- + + +
- - - - -
-
+ + + +
- - -
+ + - + +
- -
- - -
+ + + +
▪ Einfluss auf den elektrischen Widerstand eines Leiters haben u.a.:

▪ Dichte des Gitters
▪ Temperatur
Elektrischer Widerstand
▪ Symbol für Widerstand: R
▪ [R] = für „Ohm“, nach Georg Simon Ohm, 1789-1854
① ¥
1V
▪ 1Ω = E-
1A
▪ Wenn bei 1 V Spannung ein Strom mit 1 A

Stromstärke fließt, dann hat der Leiter einen
Widerstand von 1 .
R R
▪ Widerstand als Bauelement in Schaltkreisen: -
un -
▪ Im Englischen wird zwischen dem physikalischen Phänomen

Widerstand („resistance“) und dem Bauteil („resistor“) unterschieden.

Ohmsches Gesetz
▪ Der durch einen Widerstand R fließende Strom I wächst mit dem Wert
der an dem Widerstand abfallenden Spannung U: 𝐼~𝑈
▪ Ohmsches Gesetz: U = R I
C) E-
⑦ u
I
R U

Abschnitt 4.1.5
Exkurs: Verschiedene Notationen
► … von Knoten
► … von Brücken
► Beispiel
Verschiedene Notationen von Knoten
IEC 60617 (bevorzugt) Vereinfacht

Verschiedene Notationen von Brücken
IEC 60617 (bevorzugt) Veraltet

Beispiel: Mögliche Kombinationen
Bevorzugt:
+ - + -
Uv Uv
+ -
Uv

Abschnitt 4.2
Kirchhoffsche Regeln
► Knotenregel
► Maschenregel
► Anwendungen
▪ Spannungsteiler
Kirchhoffsche Regeln
▪ Benannt nach Gustav Robert Kirchhoff,
deutscher Physiker, 1824-1887
▪ Zwei einfache Erhaltungssätze für
Strom und Spannung in Schaltkreisen:
▪ (Strom-)Knotenregel
▪ (Spannungs-)Maschenregel
▪ Hilfreich zur Bestimmung von
Teilspannungen und -strömen in
nicht-trivialen Schaltkreisen

1. Kirchhoffsches Gesetz: Die Knotenregel
▪ Die Summe aller einem Punkt p in einem Schaltkreis zufließenden
Ströme ist gleich der Summe der von p abfließenden Ströme.
▪ Beispiel: I2
I1 I3
𝑰𝟏 + 𝑰𝟐 − 𝑰𝟑 − 𝑰𝟒 − 𝑰𝟓 = 𝟎
p
I5
I4
▪ Versieht man die zu p hin fließenden Ströme mit positivem
Vorzeichen und die von p weg fließenden Ströme mit negativem
Vorzeichen, so gilt für n in p zusammenkommende Leitungen:
෍ 𝐼𝑖 = 0
𝑖 ∈{1,…,𝑛}
▪ Die Knotenregel drückt die Erhaltung von Ladung aus.

2. Kirchhoffsches Gesetz: Die Maschenregel
▪ Die Summe aller in einer Masche m eines Schaltkreises
abfallenden Spannungen ist gleich Null.
U2 U3
▪ Beispiel:
U1 U4
−𝑼𝑸 + 𝑼𝟏 + 𝑼𝟐 + 𝑼𝟑 + 𝑼𝟒 + 𝑼𝟓 = 𝟎
Masche
m
UQ U5
▪ Bei Berücksichtigung der Vorzeichen gilt für n in der Masche m

abfallende Spannungen:
෍ 𝑈𝑖 = 0
𝑖∈{1,…,𝑛}
▪ Die Maschenregel drückt die Erhaltung von Energie aus.
Anwendungen von Ohmschem Gesetz und
Kirchhoff-Regeln
▪ Beispiel 1:
Gegeben: Gesucht:
U1 U2
A I1 B I2 C Ua = 5 V Ub, I2, Uc
R1 R2 I1 = 0.2 A
Ua Ub Uc R1 = 20
M1 M2
R2 = 5

Kirchhoff-Regeln
▪ Beispiel 1:
Gegeben: Gesucht:
U1 U2
R1 R2 I1 = 0.2 A
Ua Ub Uc R1 = 20
M1 M2
R2 = 5
▪ Berechne Ub :
▪ Masche M1: −𝑈𝑎 + 𝑈1 + 𝑈𝑏 = 0 ⇒ 𝑈𝑏 = 𝑈𝑎 − 𝑈1
▪ Ohmsches Gesetz: 𝑈1 = 𝑅1 ⋅ 𝐼1 ⇒ 𝑈1 = 20Ω ⋅ 0.2A = 4V
⇒ 𝑈𝑏 = 𝑈𝑎 − 𝑈1 = 5V − 4V = 1V

Kirchhoff-Regeln
▪ Beispiel 1:
Gegeben: Gesucht:
U1 U2
R1 R2 I1 = 0.2 A
Ua Ub Uc R1 = 20
M1 M2
R2 = 5
▪ Berechne Ub :
⇒ 𝑈𝑏 = 𝑈𝑎 − 𝑈1 = 5V − 4V = 1V
▪ Berechne I2:
▪ Nach Knotenregel ist 𝐼2 = 𝐼1 = 0.2A

Kirchhoff-Regeln
▪ Beispiel 1:
Gegeben: Gesucht:
U1 U2
I
R1 R2 I1 = 0.2 A
Ua Ub Uc R1 = 20
M1 M2
R2 = 5
▪ Berechne Ub :
⇒ 𝑈𝑏 = 𝑈𝑎 − 𝑈1 = 5V − 4V = 1V
▪ Berechne I2:
▪ Nach Knotenregel ist 𝐼2 = 𝐼1 = 0.2A
▪ Berechne Uc:
▪ Masche M2: −𝑈𝑏 + 𝑈2 + 𝑈𝑐 = 0 ⇒ 𝑈𝑐 = 𝑈𝑏 − 𝑈2 = 𝑈𝑏 − 𝑅2 𝐼2 = 1V − 5Ω ⋅ 0.2A = 0𝑉
Kirchhoff-Regeln
▪ Beispiel 2: Serienschaltung von Widerständen
U1 U2 Un
I1 I2 In
R1 R2 Rn
e-
Uges
▪ Gesucht: Rges
▪ Lösung:
▪ Maschenregel: 𝑈𝑔𝑒𝑠 = 𝑈1 + 𝑈2 + ⋯ + 𝑈𝑛
▪ Knotenregel: 𝐼𝑔𝑒𝑠 = 𝐼1 = 𝐼2 = ⋯ = 𝐼𝑛
𝑈𝑔𝑒𝑠 𝑈1 +𝑈2 +⋯+𝑈𝑛
▪ Ohmsches Gesetz: 𝑅𝑔𝑒𝑠 = 𝐼𝑔𝑒𝑠
=
𝐼𝑔𝑒𝑠
𝑛
𝑅1 𝐼1 + 𝑅2 𝐼2 + ⋯ + 𝑅𝑛 𝐼𝑛 𝐼𝑔𝑒𝑠 (𝑅1 + 𝑅2 + ⋯ + 𝑅𝑛 )
⇒ 𝑅𝑔𝑒𝑠 = = = ෍ 𝑅𝑖
𝐼𝑔𝑒𝑠 𝐼𝑔𝑒𝑠
𝑖=1
Kirchhoff-Regeln - Spannungsteiler
▪ Beispiel 3: Serienschaltung von Widerständen
U1 U2 Un
I1 I2 In
R1 R2 Rn
Uges
▪ Gesucht: Ui
▪ Lösung:
▪ Maschenregel: 𝑈𝑔𝑒𝑠 = 𝑈1 + 𝑈2 + ⋯ + 𝑈𝑛
▪ Knotenregel: 𝐼𝑔𝑒𝑠 = 𝐼1 = 𝐼2 = ⋯ = 𝐼𝑛
𝑈𝑔𝑒𝑠
▪ Ohmsches Gesetz: 𝑈𝑔𝑒𝑠 = 𝑅𝑔𝑒𝑠 𝐼𝑔𝑒𝑠 𝐼𝑔𝑒𝑠 =
𝑅𝑔𝑒𝑠
𝑈𝑔𝑒𝑠 𝑅𝑖
⇒ 𝑈𝑖 = 𝑅𝑖 𝐼𝑖 = 𝑅𝑖 𝐼𝑔𝑒𝑠 = 𝑅𝑖 = 𝑈
𝑅𝑔𝑒𝑠 𝑅𝑔𝑒𝑠 𝑔𝑒𝑠

Kirchhoff-Regeln
▪ Beispiel 4: Parallelschaltung von Widerständen
-7
▪ Gesucht: Rges
¥
R1
R2
▪ Lösung: → Übungsaufgabe
is sir .
1
𝑛
1
…
▪ Ergebnis: 𝑅𝑔𝑒𝑠
=෍
𝑅𝑖
𝑖=1
→
> Rn

Abschnitt 4.3 3×+27=4
Netzwerkanalyse
6×+1 > =3 (Z
-95=-2 In -1
► Vorbereitung
Ja =
2
► Zweigstromanalyse (ZSA)
► Maschenstromanalyse (MSA)
× =
}
► Knotenstromanalyse (KSA)
⇐ HIHI
Netzwerkanalyse - Vorbereitung
Ziel: Bestimmung der Zweigströme in einem Netzwerk
Gpk
•
^
1. Bestimmung der Anzahl der Variablen


▪ k = 2 Knoten => k-1=1 unabhängige Knotengleichung


▪ z = 3 Zweige


▪ z = 3 Zweige
▪ m = z – (k – 1) = 2 Maschen zu
3-(2-1)=2 =

Un
→
E r
> • 7
Iz
✓
uf µ Ins
✓ Ez
§ Es
2. Einzeichnen der Zweigströme und Spannungen



3. Aufstellen der Knotengleichungen:
▪ K1: I1 – I2 – I3 = 0
▪ [K2: -I1 + I2 + I3 = 0 (= (-1)*K1, also linear abhängig)]

4. Bestimmen der Maschen → Methode des vollständigen Baumes:


1. Erstelle zyklusfreien Pfad zwischen Knoten → Baumzweige
(durchgezogen)


(durchgezogen)
2. Ergänze Verbindungszweige (gestrichelt)

M1 M2

(durchgezogen)
2. Ergänze Verbindungszweige (gestrichelt)
3. Festlegen der Maschen, sodass jede Masche einen Verbindungszweig
enthält, der in keiner anderen Masche enthalten ist

M1 M2
5. Aufstellen der Maschengleichungen:

M1 M2
rechte
5. Aufstellen der Maschengleichungen: Seite :
▪ M1: -Uq1 + U1 + U2 = 0 U1 + U2 = Uq1 Quell -
Sperrungen

M1 M2
Rift
5. Aufstellen der Maschengleichungen: =
▪ M1: -Uq1 + U1 + U2 = 0 U1 + U2 = Uq1

▪ M2: Uq2 – U2 + U3 + U4 = 0 U2 – U3 – U4 = Uq2

M1 M2
6. Anwenden des Ohmschen Gesetzes auf Teilspannungen Ui:

M1 M2

▪ M1: R1 I1 + R2 I2 = Uq1

M1 M2

▪ M1: R1 I1 + R2 I2 = Uq1
▪ M2: R2 I2 – (R3 + R4) I3 = Uq2

M1 M2

▪ M1: R1 I1 + R2 I2 = Uq1
▪ M2: R2 I2 – (R3 + R4) I3 = Uq2
K
I Iz Is =D
"
: - -
7. Anwendung verschiedener Verfahren zur Bestimmung von

Zweigströmen und –spannungen (ZSA, MSA, KSA)
PAUSE bis 17:25
7
Es -
wie immer : VONDER -

Linz im Chat
Zweigstromanalyse (ZSA)
▪ Lineares Gleichungssystem (LGS) folgt aus

unabhängigen Knoten- und Maschengleichungen direkt:
1 −1 −1 𝐼1 0
𝑅1 𝑅2 0 𝐼2 = 𝑈𝑞1
0 𝑅2 − 𝑅3 + 𝑅4 𝐼3 𝑈𝑞2


▪ Knotengleichung:
▪ K1: I1 – I2 – I3 = 0 1 −1 −1 𝐼1 0
𝑅1 𝑅2 0 𝐼2 = 𝑈𝑞1
0 𝑅2 − 𝑅3 + 𝑅4 𝐼3 𝑈𝑞2


▪ K1: I1 – I2 – I3 = 0 1 −1 −1 𝐼1 0
𝑅1 𝑅2 0 𝐼2 = 𝑈𝑞1
▪ Maschengleichungen 0 𝑅2 − 𝑅3 + 𝑅4 𝐼3 𝑈𝑞2
▪ M1: R1 I1 + R2 I2 = Uq1


▪ K1: I1 – I2 – I3 = 0 1 −1 −1 𝐼1 0
𝑅1 𝑅2 0 𝐼2 = 𝑈𝑞1
▪ Maschengleichungen 0 𝑅2 − 𝑅3 + 𝑅4 𝐼3 𝑈𝑞2
▪ M1: R1 I1 + R2 I2 = Uq1
▪ M2: R2 I2 – (R3 + R4) I3 = Uq2

▪ Lösen des LGS (z.B. durch Gauß-Algorithmus, siehe
Vorlesung Diskrete Strukturen)
▪ Für Ri = 1Ω, Uq1 = 4V, Uq2 = 2V ergeben sich folgende
Werte für die Zweigströme: I1 = I2 = 2A, I3 = 0A
1 −1 −1 𝐼1 0
1 1 0 𝐼2 = 4
0 1 −2 𝐼3 2
➔ z Gleichungen im LGS

Maschenstromanalyse (MSA)
Im1 Im2
▪ Beschreiben der Zweigströme durch Maschenströme:

▪ I1 = Im1
▪ I3 = Im2
▪ I2 = I1 – I3 (wg. KG 1) = Im1 – Im2

Im1 Im2
▪ Einsetzen in Maschengleichungen und Umsortieren:

Im1 Im2

▪ M1: R1 Im1 + R2 (Im1 – Im2) = Uq1
(R1 + R2) Im1 – R2 Im2 = Uq1

Im1 Im2

▪ M1: R1 Im1 + R2 (Im1 – Im2) = Uq1
(R1 + R2) Im1 – R2 Im2 = Uq1
▪ M2: R2 (Im1 – Im2) – R3 Im2 – R4 Im2 = Uq2
R2 Im1 – (R2 + R3 + R4) Im2 = Uq2
▪ Aus den Maschengleichungen folgt nun ein LGS zur direkten Bestimmung der
Maschenströme:
𝑅1 + 𝑅2
𝑅2
−𝑅2
−(𝑅2 + 𝑅3 + 𝑅4 ) °𝐼𝑚1
𝐼𝑚2
=
𝑈𝑞1
𝑈𝑞2
Maschenimpedanzmatrix -
Vektor der Vektor der
Maschenströme Spannungsquellen
▪ Lösen des LGS (z.B. http://de.wikipedia.org/wiki/Gauß-Algorithmus) zur
Ermittlung der Maschenströme Im1 und Im2
▪ Berechnen der Zweigströme aus den berechneten Maschenströmen (s.o.)
➔ z – (k – 1) Gleichungen im LGS

Knotenspannungsanalyse (KSA)
Exkurs: Ersetzen von Spannungs- durch Stromquellen
Vorher:
𝑈𝑔 = 𝑅′ ⋅ 𝐼′
= 𝑅′ ⋅ 𝐼𝑞 − 𝐼
= 𝑅′ ⋅ 𝐼𝑞 − 𝑅′ ⋅ 𝐼
= 𝑈𝑞 − 𝑈 = 𝑈𝑞 − 𝑅 ⋅ 𝐼
= 𝑈𝑞 − 𝑅 ⋅ 𝐼 für 𝑅′ = 𝑅
und 𝑈𝑞 = 𝑅 ⋅ 𝐼𝑞

Vorher:
•
I
𝑈𝑔 = 𝑅′ ⋅ 𝐼′
= 𝑅′ ⋅ 𝐼𝑞 − 𝐼
÷
= 𝑅′ ⋅ 𝐼𝑞 − 𝑅′ ⋅ 𝐼
Ug = 𝑈𝑞 − 𝑈 = 𝑈𝑞 − 𝑅 ⋅ 𝐼
= 𝑈𝑞 − 𝑅 ⋅ 𝐼 für 𝑅′ = 𝑅
I
Vorher: Nachher:
I
𝑈𝑔 = 𝑅′ ⋅ 𝐼′
= 𝑅′ ⋅ 𝐼𝑞 − 𝐼
= 𝑅′ ⋅ 𝐼𝑞 − 𝑅′ ⋅ 𝐼
Ug = 𝑈𝑞 − 𝑈 = 𝑈𝑞 − 𝑅 ⋅ 𝐼
= 𝑈𝑞 − 𝑅 ⋅ 𝐼 für 𝑅′ = 𝑅
I
Vorher: Nachher:
I
𝑈𝑔 = 𝑅′ ⋅ 𝐼′
I´ = 𝑅′ ⋅ 𝐼𝑞 − 𝐼
= 𝑅′ ⋅ 𝐼𝑞 − 𝑅′ ⋅ 𝐼
Ug = 𝑈𝑞 − 𝑈 R´ = 𝑈𝑞 − 𝑅 ⋅ 𝐼
= 𝑈𝑞 − 𝑅 ⋅ 𝐼 für 𝑅′ = 𝑅
I
Vorher: Nachher:
Gleiches Verhalten IE Ig I -
G-I. E-
0
I an der Schnittstelle! I
Do
𝑈𝑔 = 𝑅′ ⋅ 𝐼′
da I´ = 𝑅′ ⋅ 𝐼𝑞 − 𝐼
<
k = 𝑅′ ⋅ 𝐼𝑞 − 𝑅′ ⋅ 𝐼
Ug = 𝑈𝑞 − 𝑈 R´ Ug =
!
𝑈𝑞 − 𝑅 ⋅ 𝐼
= 𝑈𝑞 − 𝑅 ⋅ 𝐼 ie für 𝑅′ = 𝑅
I In
I Iq =

▪ Ersetzen von Spannungs- durch Stromquellen: Es gilt:

Iq1 = Uq1 / R1, Iq2 = Uq2 / (R3+R4)


Iq1 = Uq1 / R1, Iq2 = Uq2 / (R3+R4)
▪ Bestimmen eines Bezugsknotens Kb: Kb:=2

U12

Iq1 = Uq1 / R1, Iq2 = Uq2 / (R3+R4)
▪ Bestimmen eines Bezugsknotens Kb: Kb:=2
▪ Einzeichnen der Knotenspannungen
E. ⑤ ⑤ i. E "
U12
▪ Ersetzen von I1=Iq1 – I1' und I3=I3' – Iq2 in Knotengleichung

(I1 – I2 – I3= 0):
▪ KG1: Iq1 – I1' – I2 –(I3' – Iq2)=0 – I1' – I2 – I3' = – Iq2 – Iq1

U12
¥
▪ Darstellen der Zweigströme I1', I2, I3' durch Leitwerte Gi
und Knotenspannungen:
▪ I1' = G1U12, I2 = G2U12, I3' = G34U12 , wobei
G- ¥
1 1 1
4=2 I E
▪ G1 = , G2 = , G34 = . =
G
𝑅1 𝑅2 𝑅3 +𝑅4
I = G. µ
▪ Aus den Knotengleichungen folgt nun ein LGS zur direkten
Bestimmung der Knotenspannungen:
−𝐺1 −𝐺2 −𝐺34 𝑈12 = – Iq2 – Iq1
Knotenadmitanz Vektor der Vektor der

matrix Zweigspannungen Stromquellen
▪ Berechnen der Zweigströme aus den berechneten

Zweigspannungen mithilfe der Leitwerte (s.o.)
➔ (k – 1) Gleichungen im LGS

Knotenspannungsanalyse (Bsp. 2)
▪ Ersetzen von Spannungs- durch Stromquellen

▪ Bezugsknoten festlegen: Kb := 4
▪ Knotenspannungen einzeichnen

'
T T
q
-
b
- -
>
t①
"
"
n ✓ -41+424-44=0
•
uz , =
42544
<
▪ Aufstellen der Knotengleichungen:

▪ K1: I1 + I3 + I5 = 0
▪ K2: Iq – I6' – I1 + I2 = 0 I1 – I2 + I6' = Iq
▪ K3: -I3 + I4 + I6' – Iq = 0 I3 – I4 – I6' = -Iq
▪ (K4: -I2 – I4 – I5 = 0 linear abhängig, -(K1+K2+K3) = K4)

▪ Darstellen der Zweigströme I1, I2, I3, I4, I5 und I6' durch Leitwerte
und Knotenspannungen:
▪ O
I1 = G1 U21 = G1 (U24 – U14) ▪ I5 = G5 U41 = -G5 U14
▪ I2 = G2 U42 = -G2 U24 ▪ I6' = G6 U23 = G6 (U24 – U34)
▪ I3 = G3 U31 = G3 (U34 – U14) ▪ I6 = Iq – G6 (U24 – U34)
▪ I4 = G4 U43 = -G4 U34
▪ Einsetzen in die Knotengleichungen:

▪ K1: G1 (U24 – U14) + G3 (U34 – U14) – G5 U14 = 0
▪ K2: G1 (U24 – U14) + G2 U24 + G6 (U24 – U34) = Iq
▪ K3: G3 (U34 – U14) + G4 U34 – G6 (U24 – U34) = -Iq

▪ Sortieren nach Uij ergibt das zu lösende LGS:
−𝐺1 − 𝐺3 − 𝐺5 𝐺1 𝐺3 𝑈14 0
−𝐺1 𝐺1 + 𝐺2 + 𝐺6 −𝐺6 𝑈24 = 𝐼𝑞
−𝐺3 −𝐺6 𝐺3 + 𝐺4 + 𝐺6 𝑈34 −𝐼𝑞
Knotenadmittanzmatrix Vektor der Vektor der

Zweigspannungen Stromquellen
▪ Einsetzen der Zweigspannungen in Zweigstromgleichungen ergibt die

Zweigströme

Netzwerkanalyse: Zusammenfassung
▪ Verschiedene Verfahren:
▪ Zweigstromanalyse (ZSA) z Gleichungen
▪ Maschenstromanalyse (MSA) z – (k – 1) Gleichungen
▪ Knotenspannungsanalyse (KSA) (k – 1) Gleichungen
(auch: Knotenpotentialanalyse)
▪ Auswahlkriterien für MSA und KSA:
MSA KSA
# Gleichungen im LGS z – (k – 1) < k – 1 k – 1 < z – (k – 1)
Gesuchte Größen Ströme Spannungen
Vorhandene Quellen Mehr Mehr Stromquellen
Spannungsquellen
z = # Zweige, k = # Knoten

Kapitel 5: Kondensator und Spule

Abschnitt 5.1
Kondensatoren
► Aufbau eines Kondensators
► Kapazität eines Kondensators
► Kondensatorschaltungen
► Strom und Spannung am Kondensator

Kondensator
▪ Kondensator:
Bauteil, das Energie in einem elektrischen Feld speichern kann
(durch Ladungsungleichverteilung).
▪ Symbol im Schaltkreis:

Kondensator
▪ Kondensator:
Bauteil, das Energie in einem elektrischen Feld speichern kann
(durch Ladungsungleichverteilung).
▪ Beispiel mit es n
einfacher Geometrie: -0
Plattenkondensator ^
Idee
to
.
Eat 0¥
Ol
-
D- Q
o o

Kondensator
▪ Welche Spannung herrscht bei welcher
Ladungsungleichverteilung?
▪ Spannung am Kondensator hängt von Geometrie und Material
TEE
ab.
▪ Ladung beim Plattenkondensator (ohne Herleitung):
▪ ist materialabhängige Konstante •𝜀⋅𝐴
𝑄= ⋅𝑈
▪ 𝜀 = 𝜀0 ⋅ 𝜀𝑟 𝑑
As
T
▪ 𝜀0 ≈ 8.854 ⋅ 10−12
Vm
(elektrische Feldkonstante) Abstand
▪ 𝜀𝑟 (Vakuum) = 1.0
𝜀𝑟 (Glas) = 6 − 8 (dimensionslose Größe)
𝜀𝑟 (BaTiO3 ) = 103 − 104

Kapazität eines Kondensators
▪ Kapazität C ist geometrie- und materialabhängige

Bauteileigenschaft eines Kondensators
▪ [C] = F , für „Farad“, nach Michael Faraday.
1C
1F =
1V
▪ Bei einer Ladung von 1C bzw. -1C auf den beiden Platten fällt an
einem Kondensator mit 1F genau 1 V Spannung ab.

▪ Wie viel Energie lässt sich in einem Kondensator mit der

Kapazität C speichern?


𝑊 𝑄 𝑄
𝑈= ⇒ 𝑊 = 𝑈 ∙ 𝑄 ⇒ 𝑑𝑤 = 𝑈 ∙ 𝑑𝑞 𝐶= ⇒𝑈= ⇒𝑄 =𝐶∙𝑈
𝑄 𝑈 𝐶


𝑊 𝑄 𝑄
𝑈= ⇒ 𝑊 = 𝑈 ∙ 𝑄 ⇒ 𝑑𝑤 = 𝑈 ∙ 𝑑𝑞 𝐶= ⇒𝑈= ⇒𝑄 =𝐶∙𝑈
𝑄 𝑈 𝐶
𝑊 𝑄 𝑄 𝑄
𝑞 1
𝑊 = න 𝑑𝑤 = න 𝑈 ∙ 𝑑𝑞 = න ∙ 𝑑𝑞 = ∙ න 𝑞 ∙ 𝑑𝑞
𝐶 𝐶
0 0 0 0


𝑊 𝑄 𝑄
𝑈= ⇒ 𝑊 = 𝑈 ∙ 𝑄 ⇒ 𝑑𝑤 = 𝑈 ∙ 𝑑𝑞 𝐶= ⇒𝑈= ⇒𝑄 =𝐶∙𝑈
𝑄 𝑈 𝐶
𝑊 𝑄 𝑄 𝑄
𝑞 1
𝐶 𝐶
0 0 0 0
1 1 2 1 2 1 1
= ∙ ∙ 𝑄 − ∙ 0 = ∙ ∙ 𝑄2
𝐶 2 2 2 𝐶


𝑊 𝑄 𝑄
𝑈= ⇒ 𝑊 = 𝑈 ∙ 𝑄 ⇒ 𝑑𝑤 = 𝑈 ∙ 𝑑𝑞 𝐶= ⇒𝑈= ⇒𝑄 =𝐶∙𝑈
𝑄 𝑈 𝐶
𝑊 𝑄 𝑄 𝑄
𝑞 1
𝐶 𝐶
0 0 0 0
1 1 2 1 2 1 1
= ∙ ∙ 𝑄 − ∙ 0 = ∙ ∙ 𝑄2
𝐶 2 2 2 𝐶
1 1 2
1
= ∙ ∙ 𝐶∙𝑈 = ∙ 𝐶 ∙ 𝑈²
2 𝐶 2


𝑊 𝑄 𝑄
𝑈= ⇒ 𝑊 = 𝑈 ∙ 𝑄 ⇒ 𝑑𝑤 = 𝑈 ∙ 𝑑𝑞 𝐶= ⇒𝑈= ⇒𝑄 =𝐶∙𝑈
𝑄 𝑈 𝐶
𝑊 𝑄 𝑄 𝑄
𝑞 1
𝐶 𝐶
0 0 0 0
1 1 2 1 2 1 1
= ∙ ∙ 𝑄 − ∙ 0 = ∙ ∙ 𝑄2
𝐶 2 2 2 𝐶
1 1 2
1
= ∙ ∙ 𝐶∙𝑈 = ∙ 𝐶 ∙ 𝑈²
2 𝐶 2
Ein .
Energie Im v2

Kondensatorschaltungen
▪ Kapazität mehrerer (Platten-) Kondensatoren:

+
+ +
𝑈1
I
-
𝑈 - 𝑈 +
-
𝑈2
-
Parallelschaltung: Reihenschaltung:
𝑛
𝑛
𝐶𝑔𝑒𝑠 = ෍ 𝐶𝑖 1 1
𝑖=1 = ෍
𝑛 𝐶𝑔𝑒𝑠 𝐶𝑖
𝑖=1
𝑄𝑔𝑒𝑠 = ෍ 𝑄𝑖 𝑄𝑔𝑒𝑠 = 𝑄1 = ⋯ = 𝑄𝑛
𝑖=1
Widerstand
Strom und Spannung am Kondensator
U= R I
.
▪ Zusammenhang zwischen Strom und Spannung am Kondensator


Exkurs: Differentialquotient


Sex ) h
⑨'
:
÷


¥4 DX
Hand - tv)
𝑓 𝑥+Δ𝑥 −𝑓(𝑥)
Differenzen -
Steigung:
Δ𝑥 quotient


Steigung:
Δ𝑥
𝑑𝑓 𝑓 𝑥+Δ𝑥 −𝑓(𝑥)
Differentialquotient: = lim
𝑑𝑥 Δ𝑥→0 Δ𝑥


𝑄 =𝐶∙𝑈 Exkurs: Differentialquotient
Steigung:
Δ𝑥


𝑑𝑞 = 𝐶 ∙ 𝑑𝑢 1- Er
Steigung:
Δ𝑥


𝑑𝑞 = 𝐶 ∙ 𝑑𝑢
𝑑𝑞(𝑡) 𝑑𝑢 𝑡
𝑖 𝑡 = =𝐶∙
𝑑𝑡 𝑑𝑡
Steigung:
Δ𝑥


𝑖 𝑡 = =𝐶∙
𝑑𝑡 𝑑𝑡
=/]
𝑑𝑢(𝑡) 1 Dutt .
-
Ücss = ∙𝑖 𝑡
𝑑𝑡 𝐶 gheüh]
- ( DGL)
Steigung:
Δ𝑥


𝑖 𝑡 = =𝐶∙
𝑑𝑡 𝑑𝑡
𝑑𝑢(𝑡) 1
= ∙𝑖 𝑡
𝑑𝑡 𝐶
R
Lineare Differentialgleichung:I
Steigung:
Δ𝑥


𝑖 𝑡 = =𝐶∙
𝑑𝑡 𝑑𝑡
𝑑𝑢(𝑡) 1
= ∙𝑖 𝑡
𝑑𝑡 𝐶
Lineare Differentialgleichung:
𝑇 𝑇
1
න 𝑑𝑢(𝑡) = න ∙ 𝑖 𝑡 𝑑𝑡
0 0 𝐶
Steigung:
Δ𝑥


𝑖 𝑡 = =𝐶∙
𝑑𝑡 𝑑𝑡
𝑑𝑢(𝑡) 1
= ∙𝑖 𝑡
𝑑𝑡 𝐶
Lineare Differentialgleichung:
𝑇 𝑇
1
න 𝑑𝑢(𝑡) = න ∙ 𝑖 𝑡 𝑑𝑡
0 0 𝐶
t
𝑇 Steigung:
1
at
Δ𝑥
𝑈 𝑇 = ∙ න 𝑖 EE
𝑡 𝑑𝑡 𝑑𝑓 𝑓 𝑥+Δ𝑥 −𝑓(𝑥)
𝐶 0 Differentialquotient: = lim

PAUSE bis 13:27
wie immer : WCRNDER -

Linz im Chat
1)
dein
=
E -
in / -
at
g-
day) =
E -
ich -
DE
u
t
f. du =
E Sitz ) de
O O f
UH) =
E. Gif) dz
0
Abschnitt 5.2
Spulen
► Aufbau einer Spule
► Induktivität einer Spule
► Spulenschaltungen
► Strom und Spannung an einer Spule

Spule
▪ Spule:
Bauteil, das Energie in Form eines magnetischen Feldes
speichern kann.
▪ Symbol im Schaltkreis: oder den -
* wen
-
Widerst .

Spule
▪ Spule:
Bauteil, das Energie in Form eines magnetischen Feldes
speichern kann.
▪ Beispiel mit einfacher Geometrie: Zylinderspule

i(t)

Magnetische Flussdichte und Feldstärke
▪ Magnetische Feldstärke H und magnetische

Induktion/Flussdichte B
¥
N


S
F
N


N
W s
O
S


I
S ←
÷
r
N
Leiter
N
W O
S


I
S
r
N
Leiter
𝐻 ist die Ursache des magnetischen Feldes

N 𝐵 ist die Wirkung des magnetischen Feldes
W O
S


I
S
r
N
Leiter
𝐻 ist die Ursache des magnetischen Feldes

N 𝐵 ist die Wirkung des magnetischen Feldes
W O
1
S 𝐵 = ∙𝐻 𝜇 ist materialabhängig
μ

Elektromagnetische Induktion
▪ Magnetischer Fluss
(für diese Anordnung):

▪ Magnetischer Fluss 𝐴: Fläche der Leiterschleife
=𝐵∙𝐴 𝐵

=𝐵∙𝐴 𝐵
▪ Faradaysches Gesetz:
𝑑𝜙
𝑈~ −
𝑑𝑡

=𝐵∙𝐴 𝐵 Er
▪ Faradaysches Gesetz:
% ,
𝑑𝜙 <
𝑈~ −
𝑑𝑡
𝑈
▪ Lenzsche Regel:
Die induzierte Spannung erzeugt einen Induktionsstrom,
der so gerichtet ist, dass sein magnetisches Feld der
Flussänderung*, die ihn verursacht hat, entgegen wirkt.
*In diesem Beispiel Vergrößerung von 𝐵
Spule
▪ Welche magnetische Flussdichte herrscht bei welchem

Stromdurchfluss?
▪ Magnetische Flussdichte an der Spule hängt von Geometrie und
Material des Kerns ab.
▪ Magnetischer Fluss (ohne Herleitung):
Induktivität Strom
8
𝐿⋅𝐼
Φ=
𝑁
𝐼
Anzahl der Windungen
𝑈
Quelle: http://www.amateurfunkpruefung.de/lehrg/a03/a03.html
Induktivität einer Spule
▪ Induktivität L ist geometrie- und materialabhängige
Bauteileigenschaft einer Spule
𝜇0 ⋅ 𝜇𝑟 ⋅ 𝐴 2
𝐿=𝑁
𝑙 ▪ 𝜇0 heißt magnetische Feldkonstante
−7
H
𝜇0 ≈ 4𝜋 ⋅ 10
m
▪ [L] = H , für „Henry“ ▪ 𝜇𝑟 ist materialabhängige Konstante
𝜇𝑟 (Vakuum) = 1.0
1Vs
1H = 𝜇𝑟 (Eisenkern) = 300 − 104
1A
▪ Bei einer Stromänderung von 1 Ampere in einer Sekunde fällt an

einer Spule mit 1H genau 1V Selbstinduktionsspannung ab.

Strom und Spannung an der Spule Selbständigeren
uÄÄ 𝑑𝐼 𝑑𝐵 𝑑𝜙
𝑑𝑡
i→ i→ TO
𝑑𝑡 𝑑𝑡
→ 𝑢𝑖
𝐼 F-
-
𝑢𝑖
lndiztiouspennj ↳
𝑈 Ä
𝑑𝑖 𝑡 1
𝑈 𝑡 =O
𝐿⋅ 𝐸 = 𝐿 ⋅ 𝐼2 Spree
𝑑𝑡 2
?
f- =
Ich Kindern .

Spulenschaltungen
▪ Induktivität mehrerer Spulen:
𝑈1
𝑈 𝑈
𝑈2
Parallelschaltung: Reihenschaltung:
𝑛 𝑛
1 1
=෍ 𝐿𝑔𝑒𝑠 = ෍ 𝐿𝑖
𝐿𝑔𝑒𝑠 𝐿𝑖
𝑖=1 𝑖=1
Abschnitt 5.3
Schaltverhalten
► Schaltverhalten eines Widerstands
► Schaltverhalten eines Kondensators
► Schaltverhalten einer Spule
► Frequenzfilter
► Schwingkreis
Zusammenfassung: Übertragungsverhalten der Bauteile
▪ Widerstand: 𝑢 𝑡 = 𝑅 ⋅ 𝑖(𝑡) ° 01
𝑖 𝑡 = ∙ 𝑢(𝑡)
𝑅
ix :
𝑑 1 𝑇
▪ Spule: 𝑢 𝑡 =𝐿 ⋅ 𝑖(𝑡) 𝑖 𝑇 = ∙ ‫׬‬0 𝑢 𝑡 𝑑𝑡
𝑑𝑡 𝐿
1 𝑇 𝑑
▪ Kondensator: 𝑢 𝑇 = ⋅ ‫׬‬0 𝑖 𝑡 𝑑𝑡 𝑖 𝑡 =𝐶∙ 𝑢(𝑡)
𝐶 𝑑𝑡

Schaltverhalten eines Widerstands
𝑢𝑅 / 𝑖𝑅
𝑈0
U
𝑈00 𝑅

Schaltverhalten eines Widerstands
𝑢𝑅 / 𝑖𝑅
𝑈0
-
U
𝑈00 ! Cu . 𝑅
O 𝑈0
𝑅
M A 𝑡
Shelter Shelter
zu auf

Schaltverhalten eines Kondensators
𝑢𝑅𝐶 / 𝑖𝐶
𝑅
𝑈0 𝑈0

wie
hat
| 4¥44
𝑅
𝑈0 𝑈0
𝑖0
4cL 𝐶
^ 𝑡
zu

𝑈0 hehe 𝑅 𝑈0
𝑖0
%𝐶
𝑈0 = 𝑈𝑅 𝑡 + 𝑈𝐶 𝑡 𝑡

𝑅
𝑈0 𝑈0
𝑖0
𝐶
𝑇
1
𝑈0 = 𝑅 ∙ 𝑖 𝑡 + ∙ න 𝑖 𝑡 𝑑𝑡
𝐶 0

𝑅
𝑈0 𝑈0
𝑖0
𝐶
Vor
𝑇
1
𝑈0 = 𝑅 ∙ 𝑖 𝑡 + ∙ න 𝑖 𝑡 𝑑𝑡
𝐶 0
𝑑𝑖 𝑡 1 𝑑𝑖 𝑡 1 1
0=𝑅∙ + ∙𝑖 𝑡 ⇒ =− ∙ 𝑖 𝑡 = − ∙ 𝑖(𝑡)
𝑑𝑡 𝐶 𝑑𝑡 𝑅𝐶 𝜏

𝑅
𝑈0 𝑈0
×
𝑖0
𝐶
𝑈0 = 𝑈𝑅 𝑡 + 𝑈𝐶 𝑡 𝜏
± 𝑡
𝑇
1
𝑈0 = 𝑅 ∙ 𝑖 𝑡 + ∙ න 𝑖 𝑡 𝑑𝑡 2 = Zeitkonstante
𝐶 0
𝑑𝑖 𝑡 1 𝑑𝑖 𝑡 1 1
0=𝑅∙ + ∙𝑖 𝑡 ⇒ =− ∙ 𝑖 𝑡 = − ∙ 𝑖(𝑡)
𝑑𝑡 𝐶 𝑑𝑡 𝑅𝐶 𝜏

𝑑𝑖(𝑡) 1
DGL: = − ∙𝑖 𝑡 Ansatz:
𝑑𝑡 𝜏

𝑑𝑖(𝑡) 1
DGL: = − ∙𝑖 𝑡 Ansatz: 𝑖 𝑡 = 𝑘2 ∙ 𝑒 𝑘1∙𝑡
𝑑𝑡 𝜏
𝑑𝑖(𝑡)
= 𝑘2 ∙ 𝑘1 ∙ 𝑒 𝑘1 ∙𝑡
𝑑𝑡
ilt)
=
ke .

𝑑𝑖(𝑡) 1
𝑑𝑡 𝜏
𝑑𝑖(𝑡)
= 𝑘2 ∙ 𝑘1 ∙ 𝑒 𝑘1 ∙𝑡
𝑑𝑡
1 1
𝑘2 ∙ 𝑘1 ∙ 𝑒 𝑘1 ∙𝑡 = − ∙ 𝑘2 ∙ 𝑒 𝑘1∙𝑡 ⇒ 𝑘1 = −
𝜏 𝜏

𝑑𝑖(𝑡) 1
𝑑𝑡 𝜏
𝑑𝑖(𝑡)
= 𝑘2 ∙ 𝑘1 ∙ 𝑒 𝑘1 ∙𝑡
𝑑𝑡
1 1
𝑘2 ∙ 𝑘1 ∙ 𝑒 𝑘1 ∙𝑡 = − ∙ 𝑘2 ∙ 𝑒 𝑘1∙𝑡 ⇒ 𝑘1 = −
𝜏 𝜏
𝑖0 = 𝑖 𝑡 = 0 = 𝑘2 ∙ 𝑒1=1
𝑘1 ∙0 ⇒ 𝑘 2 = 𝑖0

𝑑𝑖(𝑡) 1
𝑑𝑡 𝜏
𝑑𝑖(𝑡)
= 𝑘2 ∙ 𝑘1 ∙ 𝑒 𝑘1 ∙𝑡
𝑑𝑡
1 1
𝑘2 ∙ 𝑘1 ∙ 𝑒 𝑘1 ∙𝑡 = − ∙ 𝑘2 ∙ 𝑒 𝑘1∙𝑡 ⇒ 𝑘1 = −
𝜏 𝜏
𝑖0 = 𝑖 𝑡 = 0 = 𝑘2 ∙ 𝑒 𝑘1 ∙0 ⇒ 𝑘 2 = 𝑖0
am
¥
𝑡
𝑖 𝑡 = 𝑖0 ∙ −𝜏
𝑒° "

Zeitkonstante (Tau)
▪ Die Zeitkonstante gibt an, wie schnell ein Kondensator

ÄEs
°
geladen oder entladen wird ÷

HH no ( e e- ) -
-
𝜏 = RC UdK =
no -
(e -
e- E)
▪ Nach einer Zeit von Sekunden ist ein Kondensator zu 63%

ge- oder entladen noch =
-
E)
▪ Nach einer Zeit von 5 Sekunden ist ein Kondensator zu 99%
ge- oder entladen ⇐ 0,63 Uo -
V C As
𝜏 =Ω⋅F= ⋅ = =s
A V A
Schaltverhalten einer Spule
𝑢𝑅𝐿
𝑢𝑅 𝑅 𝑈0
𝑈0
𝑢𝐿 𝐿
𝑡
Frage: Wie verändern sich Strom und Spannung
über die Zeit?

𝑈0 = 𝑢𝑅 + 𝑢𝐿 = 𝑖 ⋅ 𝑅 + 𝑢𝐿 (Maschenregel)
l
𝑑 1 𝑢𝑅 𝑅
𝑢𝐿 = 𝐿 ⋅ 𝑖 ⇒ 𝑖 = න 𝑢𝐿 ∙ 𝑑𝑡
𝑑𝑡 𝐿 𝑈0
𝑢𝐿 𝐿
𝑢𝑅𝐿 / 𝑢𝐿
𝑈0
𝑡
𝑢𝐿 = 𝐿 ⋅ 𝑖 ⇒ 𝑖 = න 𝑢𝐿 ∙ 𝑑𝑡
𝑑𝑡 𝐿 𝑈0
Einsetzen: 𝑢𝐿 𝐿
I. Er
𝑅
𝑢𝐿 = 𝑈0 − න 𝑢𝐿 ⋅ 𝑑𝑡
𝐿
𝑢𝑅𝐿 / 𝑢𝐿
𝑈0
𝑡
𝑢𝐿 = 𝐿 ⋅ 𝑖 ⇒ 𝑖 = න 𝑢𝐿 ∙ 𝑑𝑡
𝑑𝑡 𝐿 𝑈0
𝑅
𝐿 O
Differenzieren: 𝑢𝑅𝐿 / 𝑢𝐿
𝑑𝑢𝐿 𝑅
= − ⋅ 𝑢𝐿
𝑑𝑡 𝐿
𝑈0
𝑡
𝑈0 = 𝑢𝑅 + 𝑢𝐿 = 𝑖 ⋅ 𝑅 + 𝑢𝐿 (Maschenregel) -
𝑑 1 𝑢𝑅=D 𝑅
𝑢𝐿 = 𝐿 ⋅ 𝑖 ⇒ 𝑖 = න 𝑢𝐿 ∙ 𝑑𝑡
𝑑𝑡 𝐿 𝑈0
𝑅
𝐿
𝑑𝑢𝐿 𝑅
= − ⋅ 𝑢𝐿
𝑑𝑡 𝐿
𝑈0 9
oh
Mit Ansatz zur Lösung von
Differentialgleichungen folgt:
𝑅
− 𝐿 ⋅𝑡 𝐿
𝑢𝐿 = 𝑈0 ⋅ 𝑒 dabei gilt: 𝜏 =
𝑅 .
𝑡
𝑢𝐿 = 𝐿 ⋅ 𝑖 ⇒ 𝑖 = න 𝑢𝐿 ∙ 𝑑𝑡
𝑑𝑡 𝐿 𝑈0
𝑅
𝐿
𝑑𝑢𝐿 𝑅 -
±
"
= − ⋅ 𝑢𝐿 e
𝑑𝑡 𝐿
𝑈0
Mit Ansatz zur Lösung von
Differentialgleichungen folgt:
𝑅
− 𝐿 ⋅𝑡 𝐿
𝑢𝐿 = 𝑈0 ⋅ 𝑒 dabei gilt: 𝜏 =
𝑅
Kondensator E- RC 𝜏 𝑡
▪ Die gleiche Rechnung für den Stromverlauf ergibt:
𝑢𝑅𝐿 / 𝑖
𝑈0
𝑡 𝑖0
−
𝑖 = 𝑖0 ⋅ 1 − 𝑒 𝜏
𝑡
▪ Übung: Führen Sie die Berechnung für den Stromverlauf selber
durch.
Zusammenspiel von Spule und Kondensator
- Frequenzfilter -
▪ Schaltverhalten einer Spule bei Wechselspannung
𝑈𝐸 𝑖
-
𝑡 𝑡
~ Nur
𝑡 𝑡
rum um
𝑡 𝑡
- Frequenzfilter -
▪ Extremfälle: Spule Kondensator

▪ Gleichspannung: Kurzschluss offene Klemmen
▪ Hochfrequenz: offene Klemmen Kurzschluss
▪ Konstruktion eines Frequenzfilters:

UEO
𝑈𝐸
tue 𝑈𝐴 = 𝑈𝐸
= 0𝑉
𝑈𝐸 𝑈𝐴 = 0𝑉
= 𝑈𝐸
-0
Tiefpass
-0
Hochpass
- Frequenzfilter -
▪ Frequenzfilter lassen sich analog aus Kondensatoren konstruieren:
𝑈𝐸 𝑈𝐴 𝑈𝐸 𝑈𝐴
Tiefpass Hochpass
▪ In realen Anwendungen werden meist kapazitätsbasierte

Schaltungen verwendet, da diese baulich kleiner sind

- Frequenzgang -
verstört Tiefpass Hochpass

𝑈𝐴 10 0 𝑈𝐴 100
𝑈𝐸 10−1 𝑈𝐸 10−1
\
10−2 10−2
10−3 10−3
10−4 10−4
10−1 100 101 102 𝑓 [Hz] 10−1 100 101 102 𝑓 [Hz]

- Frequenzgang -
Tiefpass Hochpass
I
𝑈𝐴 10 0 𝑈𝐴 100
𝑈𝐸 10−1 𝑈𝐸 10−1
10−2 10−2
10−3 10−3
10−4 10−4
10−1 100 101 102 𝑓 [Hz] 10−1 100 101 102 𝑓 [Hz]

- Frequenzgang -
Tiefpass Hochpass
𝑈𝐴 10 0 𝑈𝐴 100
𝑈𝐸 10−1 𝑈𝐸 10−1
10−2 10−2
10−3 10−3
10−4 10−4
10−1 100 101 102 𝑓 [Hz] 10−1 100 101𝑓𝑐 102 𝑓 [Hz]
▪ Grenzfrequenz:
1
Die Amplitude des Ausgangssignals 𝑈𝐴 ist auf den fachen Wert
2
der Eingangsamplitude 𝑈𝐸 abgesunken
1 𝐿
𝑓𝑐 = mit 𝜏 = 𝑅𝐶 bzw. 𝜏 =
2𝜋𝜏 𝑅
- Frequenzfilter -
▪ Mit mehreren Energie speichernden Bauteilen kann ein Filter
2. Ordnung konstruiert werden.
EH
▪
.
𝑈𝐸
Es sind auch Filter realisierbar, die bei hohen und tiefen Frequenzen
𝑈𝐴
abdämpfen: Bandpass
HI
1
𝑈𝐸 𝑈𝐴 𝑓𝑚 =
2𝜋 𝐿𝐶

- Schwingkreis -
tun!
▪ Zum Zeitpunkt 𝑡0 sei der Kondensator voll geladen und der Schalter
wird umgelegt
▪ Verhalten von Strom und Spannung an der Spule?

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶
▪ In der Realität klingt dieses Verhalten durch parasitäre Effekte ab

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
𝐼
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
𝐼
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
→ 𝑢
/
→
i.
𝑖
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
𝐼
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

- Schwingkreis -
𝑡0 𝑡
𝐼
1
𝑓0 = 𝑡0 𝑡
2𝜋 𝐿𝐶

Kapitel 6: Halbleiter
Halbleiter-Bauteile
Quelle: TSMC
Experiment
▪ Neues Bauelement: die Halbleiterdiode D

Anode Kathode
Schaltzeichen
▪ Experiment:
+
Lampe leuchtet
-

Experiment
▪ Neues Bauelement: die Halbleiterdiode
Anode Kathode
Schaltzeichen
▪ Experiment:
+
get Lampe leuchtet nicht
-

Halbleiterdiode: Beobachtung
▪ Der Strom kann nur in eine Richtung (Durchlassrichtung)

fließen, in die andere Richtung O
(Sperrichtung) fließt (fast) keiner.

Abschnitt 6.1
Aufbau der Materie
► Energieniveaus des Wasserstoffs
► Energiebändermodell
Erinnerung: Der Aufbau eines elektrischen
Leiters
▪ In metallischen Leitern bilden die Atome ein Kristallgitter, in

dem sich Elektronen frei bewegen können.
+- + + +
- - - - -
- Elektronen
+ +
.
.
+ +
- - -
+ + - + +
Kristallgitter - -
- - -
+ + + +
▪ Bei Nichtleitern sind die Elektronen dagegen fest an die Atome

gebunden.

Aufbau der Materie
▪ Das Bohrsche Atommodell wurde

bereits vorgestellt. Ä -
* -
▪ Die Elektronen können sich innerhalb Ära -

,
der Atomhülle in verschiedenen
↳
Schalen (Energieniveaus) bewegen. +
▪ Nur diskrete Energieniveaus sind

möglich.
/
-
.
-
_
▪ Die Energieniveaus werden in

-
0=9.4 w eV
Elektronenvolt eV angegeben.
=
*
↳ =3
Aufbau der Materie
▪ Befindet sich ein Elektron in

einem Atom (z.B.
Wasserstoffatom) auf der 1.
Schale, dann befindet sich -
das Elektron im
Grundzustand. +
▪ Die Energiedifferenz Δ𝑊
zwischen zwei
Energieniveaus ist stets
diskret.

Energieniveaus des Wasserstoffs
n=∞ (13.60 eV) frei

-
W
-
n=5 (12.99 eV)
÷
n=4 (12.68 eV)
9
10
eV
n=3 (12.03 eV)
5 n=2 (10.15 eV)
0 n=1 (Grundzustand)

Energiebändermodell < =
Leitungsband
✓ = Valenzband
𝑊
L
01
t
-0
V
i .
L
V
.
L
V
Isolator Halbleiter Leiter
© W. Schiffman, R. Schmitz
Abschnitt 6.2
Silicium und Dotierung
► Atommodell von Silicium
► Kristallstruktur von Silicium

► Löcher und Rekombination
► Eigenleitfähigkeit
► Dotierte Halbleiter
Atommodell von Silicium
-
-
- -
- - - Si - - -
- -
-
-
Das Silicium-Atom hat vier Valenzelektronen

Kristallaufbau von Silicium
- -
- -
Si - Si -
- - - -
- -
Si - Si -
→
-
01
-
▪ Die Valenzelektronen bilden mit den Valenzelektronen der vier benachbarten

Silicium-Atome gemeinsame Elektronenpaare
Löcher und Rekombination
Rekombination -
- -
- - -
Si Si Si -
- -
-
- - -
Loch
-
Si
-

Eigenleitfähigkeit
-
Ä +
- - -
- +
- - -
Si Si - Si -
- +
- - -→
- - - -
- +
- - -
Si Si - Si - Elektronen-
-
Bewegung
-
Loch-
- - - Bewegung

Dotierte Halbleiter
▪ Das Einfügen von Fremdatomen wird Dotieren genannt
▪ Das Dotieren führt zu einer Veränderung der Anzahl an freien

Elektronen
▪ Beispiel: Silicium-Atome (4 Valenzelektronen) werden mit

Antimon-Atomen (5 Valenzelektronen) dotiert

Beispiel für dotierte Halbleiter mit 3 Valenzelektronen: Silicium +
Bor
- - -
positiv-leitendes
Material
- - -
B Si Si
- - -
←
← o
- so Elektronen-
- - - - mangel
- Si - Si - B
- - -
- - -

Bor
▪ VI-3 Silizium / Dotierung
in
⑦ ⑦
Phosphor
- - -
negativ-leitendes
Material
- - -
P Si Si
- - -
-
Elektronen-
- - - - - - -
überschuss
- Si - Si - P
- - -
- - -

Phosphor
▪ VI-3 Silizium / Dotierung
→①
F
⑥
Abschnitt 6.3
PN-Übergänge
► Sperrschicht
► Kennlinie
pn-Übergang
spersbilt
m
p-leitend n-leitend
÷":"
Löcher = + + + + + + - - - - - - Elektronen =
Majoritäts- + + + + + + - - - - - - Majoritäts-
ladungsträger + + + + + + - - - - - - ladungsträger
+ + + + + + - - - - - -
Elektronen = Löcher =
+ + + + + + - - - - - -
Minoritäts- Minoritäts-
ladungsträger + + + + + + - - - - - -
ladungsträger
Rekombination

pn-Übergang
a) Schematische Darstellung eines Zone p n Zone

pn-Übergangs
Grenzschicht mit n-dotierter

und p-dotierter Zone
nA n(x) nD
b) Bei gleichem Grad der n- und p-

Dotierung, ergibt sich eine
sprunghafte Dotierungsdichte X
Konzentration der Donatoren nD
und Akzeptoren nA ohne Ausgleich
24
o © W. Schiffman, R. Schmitz
pn-Übergang
nA n(x) nD
c) Zunächst sprunghafte Änderung
der Ladungsträgerdichte, dann
Ausgleich an der Grenzschicht
durch Diffusion X
Konzentrationsdichte nach der
Diffusion
p -- +
-- --- n
d) Durch Diffusion verbleiben in der + +
n-Zone ortsfeste positive Ionen
-- +
+
+ +
+ +
und durch Rekombination der
- -- +
+
+
Elektronen in der p-Zone ortsfeste

Grenzschicht mit n-dotierter
negative Ionen
und p-dotierter Zone
pn-Übergang
e) Zwischen den positiven Ionen in -

der n-Zone und negativen Ionen in +
der p-Zone entsteht ein elektr. + -
Feld
Kraftwirkung
φ(x) φn
f) Wenn Diffusions- und elektr.
Feldwirkung auf die freien
Ladungsträger gleich ist, führt dies X
zu einem dynamischen
φp UD
Gleichgewicht
Sperrschicht
p n
+ + + + + - - - - - - -
+ + + + + - - - - - - -
+ + + + + - - - - - - -
+ + + +→ + - - - - - - -
+ + + + + - - - - -
+ + + + + - - - - -
Grenzschicht,
arm an freien Ladungsträgern

pn-Übergang mit äußerer Spannung
Wird der Minuspol der Spannungsquelle - U +

an die p – Zone und der Pluspol an die UD
n – Zone angeschlossen, so ist die Diode p n

in Sperrrichtung gepolt.
𝑈𝑅 = 𝑈𝐷 + 𝑈 - p - +
- -- - + ++ + n +
- +
Nur Minoritätsträger können als
Driftstrom (Größenordnung: µA) die
Sperrschicht durchqueren. UD+U
UD
x
Bei extrem hoher Spannung:
0
Zener-Effekt

pn-Übergang mit äußerer Spannung
Wird der Pluspol an die p – Zone und + -

U -
der Minuspol an die UD
n – Zone angeschlossen, dann wird die p n

Spannung über die Raumladungen (pos.
und neg. Ionen) auf 𝑈𝐷 − 𝑈 verringert.
+ p n -
𝑈𝑅 = 𝑈𝐷 − 𝑈
Dadurch Verringerung der Sperrschicht. 𝜑(𝑥)
Falls 𝑈 > 𝑈𝐷 gilt: alle Majoritätsträger

UD
x
tragen zum Strom bei. Die Diode ist in
Durchlassrichtung gepolt.
PAUSE bis 13:29
WEN DER -
Link im Chat
¥
Kennlinie des pn-Übergangs Widerstand
¥ "
▪ Schaltung zur Aufnahme der Dioden-Kennlinien in Durchlass-

bzw. Sperrrichtung.
I is
+
A
I
> .
+ ⑦ >
ebnen
> A
viiueinuissoß
→
viugroß
U
V
¥! U
V tf
und
-
groß
Durchlassrichtung Sperrrichtung
Spannungsmessgerät richtig Strommessgerät richtig
Aufzeichnen der Dioden-Kennlinie
-1
𝐼
Durchlassbereich
ca. 70 V
𝑈
-1 +2 +4
Zener- 𝐼
Durchbruch
Sperrbereich U
Ideale Strom- und Spannungskennlinie des pn-Übergangs
Abschnitt 6.4
Anwendungen der Diode
► Gleichrichter
► UND/ODER-Schaltungen
Anwendung: Gleichrichter
▪ Gleichrichter werden zur

Umwandlung von
Wechselspannung in
Gleichspannung verwendet
FH Uin U´
aus
R
▪ Beispiele:
▪ Einweg-Gleichrichter
▪ Brücken-Gleichrichter

Einweg-Gleichrichter
𝑈𝑖𝑛
+
}
U U‘
R

𝑈𝑖𝑛 𝑈𝑜𝑢𝑡
U U‘
R

𝑈𝑖𝑛 A 𝑈𝑜𝑢𝑡
ne
-
U U‘
R

U U‘
t t

Brücken-Gleichrichter
• 0
U
in
U‘out

𝑈𝑖𝑛
+
/
+
+
✓
U
wer ‒ ‒
U‘
? ?
+
+
+
‒
U +
‒ ‒
U‘
‒ +
𝑈𝑖𝑛
‒
‒
‒
Yen
U
+ + zur
+
U‘
? ?
‒
‒
‒
+
U ‒
+ +
U‘
- +
U U‘
-
t t

Anwendungen: UND Schaltungen
A B AᴧB
▪ Schaltung zur Darstellung des 0 0 0
logischen UND 0 1 0
1 0 0
5N
+UB =
1 1 1
R
D1
A + Q
STE 1
B ‒ .
D2
+
Juans
0V
Q ou o
Quelle: http://www.elektronik-kompendium.de/sites/dig/0710091.htm, November 2006

A B AᴧB
logischen UND 0 1 0
1 0 0
+UB EU 1 1 1
A +
D1
‒
R
f UR =0
Q=0
5V
Ov
B ‒ 0V
D2
0V

A B AᴧB
logischen UND 0 1 0
1 0 0
+UB 1 1 1
R UR = 0V
D1
A + Q=1
B + 5V
D2
0V

Anwendungen: ODER Schaltungen
A B AvB
logischen ODER 0 1 1
1 0 1
+UB 1 1 1
D1
A + ‒
B
‒ Q
D2
R
0V

A B AvB
1 0 1
+UB 1 1 1
D1
A +
0V
B
‒ + Q= 1
D2
R UR = 5V
0V

A B AvB
1 0 1
+UB 1 1 1
D1
A ‒
5V
B
‒ Q= 0
D2
R UR = 0V
0V

Abschnitt 6.5
Transistoren
► Bipolare Transistoren
► Funktionsprinzip
► Verstärkerschaltung
► Emitterschaltung
► Kennlinien
► Feldeffekttransistoren
► Bipolar vs. Unipolar
Der Transistor
▪ Bereits (kurz) in den

Grundlagen vorgestellt
▪ 1947 von Shockley, Bardeen

und Brattain erfunden
▪ 1956 wurden sie hierfür mit

dem Physik-Nobelpreis
geehrt © G. Lakemeyer, W. Oberschelp, G. Vossen
„moderne“ Transistoren
Technische Daten
Typ: BU 208
IC: Max. 8 A
UCEO: 700 V
Ausführung: NPN
Gehäuse: TO 3
Quelle: www.reichelt.de, September 2020
© Wikimedia Commons

Aufbau eines Bipolaren Transistors
▪ Zunächst betrachten wir

sogenannte Bipolare Transistoren. C
C
▪ Diese bestehen aus drei Schichten
mit unterschiedlicher Dotierung: n Kollektor
▪ npn (im Bild zu sehen)
▪ pnp
B p
n
Basis B
0
Emitter
E
▪ Die Halbleiterschichten verfügen
über metallische Anschlüsse
▪ Kollektor E
▪ Basis
▪ Emitter
Die Emitterschaltung - NPN
𝑈𝐶𝐵 = Kollektor – Basis – Spannung

𝑈𝐵𝐸 = Basis – Emitter – Spannung
𝑈𝐶𝐸 = Kollektor – Emitter – Spannung
NPN
+
𝐼𝐶 = Kollektorstrom
𝐼𝐵 = Basisstrom 𝐼𝐶
𝐼𝐸 = Emitterstrom 𝑈𝐶𝐵
𝐼𝐵
𝐵𝑁 =
𝐼𝐶
Stromverstärkung
+ 𝑈𝐶𝐸
𝐼𝐵
𝑈𝐵𝐸 𝐼𝐸
0V
Die Emitterschaltung - PNP
𝑈𝐶𝐵 = Kollektor – Basis – Spannung

𝑈𝐵𝐸 = Basis – Emitter – Spannung
𝑈𝐶𝐸 = Kollektor – Emitter – Spannung
PNP
-
𝐼𝐶 = Kollektorstrom
𝐼𝐵 = Basisstrom 𝐼𝐶
𝐼𝐸 = Emitterstrom 𝑈𝐶𝐵
𝐼𝐵
𝐵𝑁 =
𝐼𝐶
Stromverstärkung
- 𝑈𝐶𝐸
𝐼𝐵
𝑈𝐵𝐸 𝐼𝐸
0V
Funktionsprinzip eines Transistors
Freie Ladungsträger:
C
-
Bewegliche Elektronen - - - - -
n
- - - - -
- - - - -
- - - - -
- - - - -
- - - - -
+
+
+
+
+
+
+
B
+
+
+
+
+
+
n
- - - - -
- - - - -
- - - - -
Bewegliche Löcher - - - - -
+
- - - - -
- - - - -

Funktionsprinzip eines Transistors
T
= *
C ^ -0
|
Positive Ladung
+
n
- - - - -
- - - - -
ULE
µ
- - - - -
- - - - -
-
Bew. Elektronen - - - - -
¥
'
+
+
+
+
#p
- - - - -
EEB Sperrschicht
- - - -
+
+
+
+
+
+
+
+
+
+
µ
- - - -
+
+
+
+
"n
+
+
Bew. Löcher
¥
- - - - -
+
+
+
+
+
- - - - -
- - - - -
Negative ;
- - - - - -
- - - - -
Ladung \
- - - - -
E .
← * -

Analogie Wasserkanal
T
→

Analogie Wasserkanal

Verstärkungsprinzip eines npn-Transistors in Emitterschaltung
𝐼𝐶
𝐼𝐵
Last-
+ 𝑈𝐶𝐸 stromkreis
Eingangs-
stromkreis
𝑈𝐵𝐸

Schaltung zur Aufnahme der Kennlinien
𝐼𝐶 A
𝐼𝐵
+ A V 𝑈𝐶𝐸
𝑈𝐵𝐸 V

Kennlinienfelder
IC
Ausgangskennlinienfeld
Transfer- IB4
Kennlinie
𝐼
I IB3
(𝐵𝑁 = 𝐼𝐶 )
⑧
1
0
𝐵
' -
•
•
I B2
a
IB1
IB Is
do I I I 7
UCE
I
Eingangskennlinie
:
£ . -
E.
- - -
↳:Ä
UBE u
.
Kennlinienfelder
IC
Ausgangskennlinienfeld
Transfer- IB4
Kennlinie IB3
𝐼
(𝐵𝑁 = 𝐼𝐶 ) IB2
𝐵
IB1
IB
UCE
Für verschiedene 𝐼𝐵
Eingangskennlinie
UBE
Verstärkerschaltung
𝑈𝑉𝐶𝐶
𝐼𝑅
Laster derst . 𝑅𝐿 𝑈𝑅
𝐼𝐶
𝑅𝐵 𝐼𝐵
𝑈𝐶𝐸
𝑈𝐵𝐵 𝑈𝐵𝐸

Bestimmung der Lastwiderstandsgeraden
𝑈𝑉𝐶𝐶
𝐼𝑅
Mit der Maschen- und Knotenregel
gilt für den Kollektorstrom:
𝑅 f-
𝑈 𝑅
na
°O°
|
𝑈𝑅
𝐼𝐶 = 𝐼𝑅 =
𝑅
mit 𝑈𝐶𝐸 + 𝑈𝑅 = 𝑈𝑉𝐶𝐶 𝐼𝐶
𝑈𝑉𝐶𝐶 − 𝑈𝐶𝐸
𝐼𝐶 =
𝑅
𝑈𝐶𝐸
1 𝑈𝑉𝐶𝐶 b
𝐼𝐶 = − ⋅ 𝑈𝐶𝐸 + ylx) = Un -
Xx
𝑅 𝑅 v

Lastwiderstandsgeraden-Gleichung
IC preist
𝑈𝑉𝐶𝐶
!
•
𝑅
1 𝑈𝑉𝐶𝐶
𝐼𝐶 = − ⋅ 𝑈𝐶𝐸 + oo FB
𝑅 𝑅
4- =D Ic = UI
R
E- 0
4¥ = % Ot
°
•
UVcc UCE
Rn
Bestimmung des Arbeitspunktes
▪ Der Arbeitspunkt ist
der Schnittpunkt der Ausgangskennlinienfeld
IC
Lastgeraden mit einer
Lastgerade
Ausgangskennlinie. Transfer- IB4
Kennlinie Arbeitspunkt
𝐼
IB3
(𝐵𝑁 = 𝐼𝐶 )
𝐵 IB2
IB1
▪ Er gibt an, wie groß IB
𝐼𝐶 und 𝑈𝐶𝐸 in einer UCE
konkreten Schaltung
für ein gegebenes IB
sind.
Eingangskennlinie
UBE
Realisierung Boolescher Funktionen
auf Transistorebene
Transistor-Inverter (NOT)
+VCC
\
A ഥ
𝐀 +VCC
0 1
1 0 UR = VCC
UR = 0V
HA) = Ä
A ' UCE = Vout = VCC UCE = Vout = 0V
vi.o 1 0
UBE = Vin = 0V oo
UBE = Vin = VCC
5%
VCC 0V

auf Transistorebene
NAND A B 𝐀ᴧ𝐁
0 0 1
+VCC 0 1 1
+VCC
1 0 1
UR = 0V 1 1 0 UR = VCC
1 0
AEI
Vout = VCC 1
Vout = 0V
V1= VCC V1 = VCC
B:O VCC d 0V
V2= 0V V2 = VCC

auf Transistorebene
NOR A B 𝐀v𝐁
0 0 1
0 1 0 +VCC
+VCC 1 0 0
1 1 0
UR = 0V UR = VCC
0
1 Vout = VCC Vout = 0V
"
^
0V VCC
µ
0V 0V .
.

PAUSE bis 17:25
VON DER -
Link im Chat
¥
Feldeffekttransistoren
▪ Wechsel der Bauelementtechnologien
100% 2
1 3 4
V 50%
0%
1950 1960 1970 1980 1990
1 Röhrenschaltungen
2 Schaltungen mit diskreten Transistoren
3 Integrierte bipolare Schaltungen
4 Integrierte MOS-Schaltungen
V Anteil der Funktionseinheiten an den
gesamten Gerätefunktionen
▪ MOS = Metal-Oxide-Semiconductor
▪ (≈Metall-Oxid-Halbleiterbauteil)
▪ Vorteile gegenüber bipolaren Schaltungen:
▪ Höhere Integrationsfähigkeit
▪ Geringere Verlustleistung
▪ Einfachere Herstellung
▪ Geringere Abmessungen, geringes Gewicht
▪ Niedriger Energieverbrauch
▪ Höhere Zuverlässigkeit
▪ Verringerte Gesamtkosten

* t
-
▪ Beispiel: n-Kanal Transistor
D-
¥-0
9
*
l l
▪ selbstsperrender Feldeffekttransistor
▪ selbstleitender Feldeffekttransistor
Schaltzeichen MOSFET
n-Kanal p-Kanal
D D
selbstsperrend B B
G G
S S
D
D
selbstleitend B
B
G
S G
S

Vergleich Bi- und Unipolar
▪ Bipolarer Transistor ▪ Isolierschicht-Feldeffekt-

Transistor (unipolarer Transistor)

Transistor: Vergleich Bipolar vs. MOSFET (Unipolar)
Bipolartransistor Unipolartransistor
▪ Strom steuert Strom ▪ Spannung steuert Strom
▪ Schaltvorgang nahezu
▪ Schaltzeit klein leistungslos
▪ Hohe Verlustleistung ▪ Langsamer als
▪ Geringe Bipolartransistor
Herstellungskosten ▪ Hoch Integrierbar

Der Transistor als Schalter
Funktionsprinzip
Thr = Threshold Schwelle =
𝐼𝐵 = 0 ⇒ Kollektor-Emitter- 𝑈𝐺𝑆 < 𝑈𝑇ℎ𝑟 ⇒ Drain-Source-
0
Strecke ist gesperrt Strecke ist gesperrt
𝑈𝐶𝐸 = 𝑈
0 𝑈𝐷𝑆 = 𝑈
𝐼𝐵 > 0 ⇒ Kollektor-Emitter-
Strecke ist geöffnet
① 𝑈𝐺𝑆 > 𝑈𝑇ℎ𝑟 ⇒ Drain-Source-
Strecke ist geöffnet
.
𝑈𝐶𝐸 = 0 𝑈𝐷𝑆 = 0
𝑈𝑇ℎ𝑟 : Schwellenspannung, typischer Kennwert eines FET

Vergleich verschiedener Logikfamilien
Schaltgeschwindigkeit -Leistungsaufnahme
3,3J CMOS TTL
-
Spannung O
3 - 15V 4.75 - 5.25V
Schaltzeit 35ns 10ns
Leistungs-
10nW 10mW
aufnahme
▪ CMOS: Complementary Metal Oxide Semiconductor

▪ TTL: Transistor–Transistor Logic

Kapitel 7: Digitale Speicherbausteine

Abschnitt 7.1
1-Bit Register
► 1-Bit Register für die Taktung von Schaltnetzen
► 4-Bit Ringzähler mit 1-Bit Registern
► n-stelliges Register
Einführung: 1-Bit Register für die Taktung von
Schaltnetzen
"
x3 x2 x1 x0
▪ Beispiel: Gesucht ist ein
Ringzähler für vierstellige R
Dualzahlen, also eine
y3
Schaltung für die Funktion
𝑓: 𝐵 4 → 𝐵 4 , definiert durch
𝑓 𝑑 𝑖 ≔ 𝑑(𝑖 + 1 mod 16)
y2
▪ Aber: Es fehlt eine

Rückkopplung, um die
gewünschte Funktion zu y1
realisieren
y0

Schaltnetzen
1 0 1 1
x3 x2 x1 x0
▪ Beispiel: Gesucht ist ein
Ringzähler für vierstellige R
Dualzahlen, also eine
y3
Schaltung für die Funktion
𝑓: 𝐵 4 → 𝐵 4 , definiert durch
𝑓 𝑑 𝑖 ≔ 𝑑(𝑖 + 1 mod 16)
y2
▪ Aber: Es fehlt eine

Rückkopplung, um die
gewünschte Funktion zu y1
realisieren
y0

Schaltnetzen
z
z at
*
∨
x 01
¬
°
101

Schaltnetzen
1
z
z
∨
x
¬
x
1

Schaltnetzen
Arm
1 0
z z z
∨
x
¬ x x
0 0

1-Bit Register für die Taktung von Schaltnetzen
▪ Idee: Einführung einer Kontrollinstanz, welche die Rückkopplung

durch einen Taktimpuls synchronisiert
▪ Neues Bauteil: 1-Bit Register (oder Delay)

1-Bit Register
"
V = Vorspeicher
„
S = Speicher
i
1 xi
JI V S yi ^
0
Takt
1. Arbeitsphase: Der Inhalt von S wird „nach rechts“ abgegeben;
er steht als Signal yi zur Verfügung. Ein Signal xi wird in V
„abgelegt“. V und S sind durch eine Sperre getrennt.
2. Setzphase: Eine zentrale Synchronisation durch eine Uhr (engl.
Clock), welche Taktimpulse erzeugt, hebt die Sperre kurzzeitig
auf und bewirkt dadurch die Abgabe des Inhalts von V an S.

1-Bit Register
V = Vorspeicher
S = Speicher
1 xi V S yi 1
0
Takt
1. Arbeitsphase: Der Inhalt von S wird „nach rechts“ abgegeben;
er steht als Signal yi zur Verfügung. Ein Signal xi wird in V
„abgelegt“. V und S sind durch eine Sperre getrennt.
2. Setzphase: Eine zentrale Synchronisation durch eine Uhr (engl.
Clock), welche Taktimpulse erzeugt, hebt die Sperre kurzzeitig
auf und bewirkt dadurch die Abgabe des Inhalts von V an S.

4-bit Ringzähler mit 1-Bit Registern
x3 y3
1 1
x2 y2
1 1
R
x1 y1
1 0
1
x0 y0
0
1 1
Clock

x3 y3
1 1
x2 y2
1 1
R
x1 y1
1 1
x0 y0
0
1 0
1
Clock

x3 y3
1 1
x2 y2
1 1
R
x1 y1
1 1
x0 y0
1 0
1
Clock

x3 y3
1 1
x2 y2
1 1
R
x1 y1
1 1
x0 y0
1 1
Clock

x3 y3
0
1 1
x2 y2
0
1 1
R
x1 y1
0
1 1
x0 y0
0
1 1
Clock

x3 y3
0
1 0
1
x2 y2
0
1 0
1
R
x1 y1
0
1 0
1
x0 y0
0
1 0
1
Clock

x3 y3
0
1 0
1
x2 y2
0
1 0
1
R
x1 y1
0
1 0
1
x0 y0
1 0
1
Clock

Flimmerschaltung
(realisierbar mit 1-Bit Register)
0
x
0
1
01
z
1
0

Flimmerschaltung
0
x
01
f
°
-01 O
O
z
1
0

Flimmerschaltung
0
x
01 :
0
z
0

Flimmerschaltung
0
x
0
0
z
0

Flimmerschaltung
0
x
0
Contra
01
z
1
0

n-stelliges Register
. . .
Dn-1 Dn-2 D1 D0
. . .
Dn-1 Dn-2 D1 D0

Abschnitt 7.2
Latches und Flipflops
► SR-Latch
► Getaktetes SR-Latch
► D-Latch und D-Flipflop
► JK-Flipflop
► Pulsgenerator
► Speicherlogik aus Flipflop

SR-Latch (realisiert mit NOR-Gattern)
Wahrheitstafel für NOR
A B NOR
Set
µ
0 0
0 0 1
S 1 S 0 0 1 0
Q Q
0 1 1 0 0
1 1 0
1 0 Zustandsgraph eines
R 0
Q R 1
Q SR-Latch
0 0
Reset (S)et=1
SR-Latch in Zustand 0 SR-Latch in Zustand 1 Q=0 Q=1
(R)eset=1

Getaktetes SR-Latch
SR-Latch
S
Q
Clock
Q
R

D-Latch / 1-bit-Register
Getaktetes SR-Latch
D
Q
Clock

Prinzip eines Pulsgenerators
out
Δ
a AND b
a
in out
b
b
a
Pulsgenerator
in
Zeit
Zeitdiagramm

D-Flipflop (flankengesteuertes D-Latch)
D-Latch
D
Q
Pulsgenerator
Clock

D-Latches und D-Flipflops
Bistable (bistabile Kippstufe)
Latches Flipflops
D Q D Q D Q D Q
CK CK CK CK
(a) (b) (c) (d)

D-Latch (a)
CK
D Q
D
CK

Negativ gesteuertes D-Latch (b)
CK
D Q
D
CK

D-Flipflop (c)
CK
D Q
D
CK

Negativ gesteuertes D-Flipflop (d)
CK
D Q
D
CK

JK-Flipflop
Jump Kill 𝑄𝑛 = (𝐽 ∧ 𝑄𝑛−1 ) ∨ (𝐾ത ∧ 𝑄𝑛−1 )
J K Qn
0 0 Qn-1 Identity
0 1 0 R
1 0 1 S
1 1 Qn−1 Toggle
𝐶𝐾

Clear und Preset
PR
D Q
CK
CLR
▪ Clear und Preset sind zusätzliche Eingänge an getakteten

Latches und Flipflops, die ein asynchrones Setzen und Löschen
des gespeicherten Bits ermöglichen.

Zwei D-Flipflops und ein 8-bit Register
VCC VCC
14 13 12 11 10 9 8 20 19 18 17 16 15 14 13 12 11
Q D D Q Q D D Q
CLR CLR CK CK CK CK
D Q D Q CLR CLR CLR CLR
CK Q CK Q CLR CLR CLR CLR

PR PR CK CK CK CK
Q D Q D Q D Q D
1 2 3 4 5 6 7 1 2 3 4 5 6 7 8 9 10
GND GND

Chip Select und Output Enable
▪ Speicherbausteine enthalten häufig die Eingänge CS (Chip Select)

und OE (Output Enable)
▪ Mit CS lassen sich Ein- und Ausgabe ganzer Chips deaktivieren
▪ Mit OE werden die Ausgänge eines Chips aktiviert bzw. deaktiviert
Damit kann gewährleistet werden, dass z.B. momentan nicht

benötigte Chips die Bussignale der momentan aktiven Chips
nicht stören.

4 x 3 Speicher
I2
I1 © G. Lakemeyer, W. Oberschelp, G. Vossen
I0 D Q D Q D Q
Word 0
Word 0 select line CK CK CK
D Q D Q D Q
Word 1
select Word 1
CK CK CK
line
D Q D Q D Q
A1 Word 2
A0 select Word 2
CK CK CK
line
D Q D Q D Q
Word 3
select Word 3
CK CK CK O2
line O1
O0
CS ∙ RD
CS
RD
OE
Output Enable = CS ∙ RD ∙ OE

Schalter (Tri-State Buffer)
Data In Data Out
Control
Schalter Control = 1
Invertierender Control = 0
Schalter
Control kann als Schalter aufgefasst werden oder äquivalent
mit dem Input zusammen in ein UND geführt werden

Organisation eines 4-Mbit Speicherchips
01 234 56 7
A0 . A0 . .
A1 . A1 .
A2 219 A2 211
. . .
A3 A3
A4 A4
A5
D0
A5 211
A6 D1 A6
A7 512K ∙ 8 D2 A7 4096K ∙ 1
A8 Memory D3 A8 Memory
A9 Chip A9 Chip D
A10 D4 A10
A11 D5
A12 (4Mbit) (4Mbit)
D6 (Row Access Select)
A13
A14 D7 RAS
A15
A16 CAS
A17 (Column Access Select)
A18
CS WE OE CS WE OE

Kapitel 8: Speichertechnologien
Speichertechnologien
Quelle: commons.wikimedia.org/wiki/File:Nec_02716_EPROM.jpg
Speicher
▪ Der Begriff Speicher (v. lat.: spicarium) bezeichnet in seiner

ursprünglichen Bedeutung eine Einrichtung zur Lagerung von
Gütern jeglicher Art
▪ Beispiel: Speicher in einem Gebäude
▪ In der Informatik wird dieser Begriff synonym zu Datenspeicher

genutzt
▪ Der Begriff „Speicher“ hat in der Informatik abhängig vom

aktuellen Kontext unterschiedliche Bedeutungen
▪ Wir betrachten in dieser Veranstaltung nur Halbleiterspeicher

▪ Beispiel: RAM, ROM, DRAM etc.
▪ Gegenbeispiel: Festplatten, CDs, DVD etc.

„logische“ <-> „technische“ Sicht
▪ „logische Sicht“
▪ Einfache Speicherkonzepte
▪ Abstraktionsniveau:  D-Flipflop
▪ Fragestellung: Wie werden Daten im Speicher verwaltet?
▪ „technische Sicht“
▪ Schwerpunkt auf der Realisierung moderner Speicher
▪ Fragestellung: Wie ist ein bestimmter Speichertyp technisch
aufgebaut?

Logische Sicht
A2 A3
Spalten-Decoder
0 1 2 3
3
A1 3 7 11 15
Zeilen-Decoder
2
2 6 10 14
1
1 5 9 13
A0 0
0 4 8 12
R/W
Schreib/Lesesteuerung Bidirektionaler Datenbus
CS
Quelle: Technische Informatik 2, W. Schiffmann und R. Schmitz
Technologien
Halbleiterspeicher

Technologien
Halbleiterspeicher
serieller, zyklischer
Zugriff

Technologien
Halbleiterspeicher
Zugriff
FIFO
(First in,
first out)
Warte-
schlange

Technologien
Halbleiterspeicher
Zugriff
FIFO LIFO
(First in, (Last in,
first out) first out)
Warte- Keller-
schlange speicher

Technologien
Halbleiterspeicher
Zugriff
FIFO LIFO CCD

(First in, (Last in, (Charged
first out) first out) Coupled
Devices)
Warte- Keller- Eimerketten-

schlange speicher speicher

Technologien
Halbleiterspeicher
Zugriff wahlfreier Zugriff
FIFO LIFO CCD

Devices)


Technologien
Halbleiterspeicher
FIFO LIFO CCD

nicht flüchtig
Devices) (not volatile)


Technologien
Halbleiterspeicher
FIFO LIFO CCD

nicht flüchtig
löschbar

speicher speicher
schlange EPROM
(Electrically erasable EEPROM
programmable Flash
read-only memory) Quelle: Technische Informatik 2, W. Schiffmann und R. Schmitz
Technologien
Halbleiterspeicher
FIFO LIFO CCD

nicht flüchtig
löschbar nicht löschbar

speicher speicher
schlange EPROM ROM
(Electrically erasable EEPROM PROM
programmable Flash
Technologien
Halbleiterspeicher
FIFO LIFO CCD

nicht flüchtig flüchtig
(not volatile) (volatile)
Devices)
löschbar nicht löschbar RAM (Random-Access

Memory)
speicher speicher
schlange EPROM ROM
(Electrically erasable EEPROM PROM
programmable Flash
Technologien
Halbleiterspeicher
FIFO LIFO CCD

Devices)

Memory)
Warte- Keller- Eimerketten- statisch
speicher speicher
schlange EPROM ROM
(Electrically erasable EEPROM PROM SRAM
programmable Flash
Technologien
Halbleiterspeicher
FIFO LIFO CCD

Devices)

Memory)
Warte- Keller- Eimerketten- statisch dynamisch
speicher speicher
schlange EPROM ROM
(Electrically erasable EEPROM PROM SRAM DRAM
programmable Flash
Technologien
Halbleiterspeicher
Zugriff wahlfreier Zugriff inhaltsbezogener Zugriff
FIFO LIFO CCD

(First in, (Last in, (Charged CAM (Context-Aware
first out) first out) Coupled Memory)
Devices)

Memory)
Warte- Keller- Eimerketten- statisch dynamisch
speicher speicher
schlange EPROM ROM
(Electrically erasable EEPROM PROM SRAM DRAM
programmable Flash
Technologien
wahlfreier Zugriff
Fokus dieser Vorlesung:
löschbar nicht löschbar RAM
statisch dynamisch
EPROM ROM
EEPROM PROM SRAM DRAM
Flash
Abschnitt 8.1
Random access memory
► Statische RAM
► Dynamische RAM
RAM-Speicher
RAM = Random Access Memory
▪ SRAM (Static RAM)
▪ Verwendung von Flipflops/Latches (wie in Kap. 6.2: „4 x 3 Speicher“)
▪ sehr schnell (<10ns Zugriffszeit)
▪ Verwendung als Level 2 Cache (L2-Cache)
▪ DRAM (Dynamic RAM)

▪ Pro Speicherzelle 1 Transistor und 1 Kondensator
▪ dadurch hohe Speicherdichte und geringe Kosten
▪ Speicherinhalte müssen „aufgefrischt“ werden
▪ langsamer als SRAM (ca. 50ns Zugriffszeit)
▪ Verwendung als Hauptspeicher

Statische RAMs (SRAM)
▪ SRAM gehört zu den flüchtigen Speichern,

d.h. die enthaltenen Informationen gehen bei
Verlust der Versorgungsspannung verloren
▪ SRAMs werden in Bipolarer- oder in MOS-Technik hergestellt

▪ Bipolare SRAMs werden wegen ihrer hohen Geschwindigkeit oft als
Cache-Speicher eingesetzt

Rückgekoppelte Transistorschalter
UCC
RL RL
A1 A2
RB RB
E1 E2
T1 T2
RV RV
Est1 Est2

UCC
RL RL
A1 A2
RB RB
E1 E2
T1 T2
RV RV
Est1 Est2

UCC
RL RL
A1 A2
RB RB
E1 E2
T1 T2
RV RV
Est1 Est2

UCC
RL RL
A1 A2
RB RB
E1 E2
T1 T2
RV RV
Est1 Est2

UCC
RL RL
A1 A2
RB RB
E1 E2
T1 T2
RV RV
Est1 Est2

UCC
RL RL
A1 A2
RB RB
E1 E2
T1 T2
RV RV
Est1 Est2

Bipolares SRAM
UCC
Datenleitung Datenleitung
RL RL
Der Multiemitter-
Transistor sperrt, wenn
alle Emitter-Ausgänge = 1
T1 T2
... Spalten- Zeilen-

...
auswahl auswahl
RL RL

Dynamische RAMs (DRAM)
▪ DRAMs sind nur in MOS-Technik realisierbar
▪ Durch dynamische Speicherung kann die Anzahl der Transis-

toren reduziert werden
▪ Es werden nur ein Transistor und ein Kondensator zur Abbildung

der Speicherzelle benötigt
▪ Aber der Kondensator muss alle 2-5 ms nachgeladen werden,

sonst werden die Informationen beim Lesen zerstört

Ein-Transistor-Speicherzelle
Datenleitung
CS
Wortleitung

Datenleitung
Schreiben
CS
Wortleitung

Datenleitung
CS
Wortleitung

Datenleitung
CS
Wortleitung

Datenleitung
Lesen
CS
Wortleitung

Datenleitung
CS
Wortleitung

Prinzip eines 4Mbit DRAM Speichers
Row
2048 x 2048
Decoder
Array
11-to-2048
Address [0-10] Column Latches
Mux
DOut
Abschnitt 8.2
Read-Only Memory
► Festwertspeicher
► Programmable ROM
► Erasable Programmable ROM
► Electrically Erasable Programmable ROM
► Flash-Speicher
Festwertspeicher
▪ Festwertspeicher (auch Read-Only Memory kurz ROM genannt)

ist ein nichtflüchtiger Speicher, d.h. die Informationen bleiben
auch nach Abschalten der Versorgungsspannung erhalten
▪ Das Eintragen von Informationen in den ROM wird

Programmierung (vs. Speichern beim RAM) genannt
▪ Je nach Anwendungsbereich werden unterschiedliche

Programmierverfahren genutzt:
▪ Maskenprogrammierung (ROM)
▪ Elektrische Programmierung (PROM)
▪ Löschbare, elektrische Programmierung (EPROM, EEPROM, Flash)

Maskenprogrammierung (ROM)
▪ Die Programmierung ist

irreversibel
Metallisierung fehlende
Metallisierung
Wortleitung
▪ Beim Herstellungsprozess
wird die Information durch
eine Metallisierungsmaske
VDD VDD
auf den Chip übertragen.
D0=1 D1=0
▪ Als Speicherelemente dienen

MOS-Transistoren Quelle: Technische Informatik 2, W. Schiffmann und R. Schmitz
Maskenprogrammierung (ROM)
- Speicherorganisation -
Adressdecoder 128 x 128 Speichermatrix
A10 0
∙∙
∙A
4 127
16 16 16 16 16 16 16 16
A3
A0
CS
1 aus 16
D0 D1 D2 D3 D4 D5 D6 D7

PROM-Speicher
(Programmable ROM)
▪ PROMs können vom Anwender

programmiert werden
▪ Sogenannte Programmiergeräte zerstören gezielt in dem PROM

eingebaute NiCr-Sicherungen durch Anlegen einer hohen
Spannung
Quelle: howstuffworks.com
EPROM-Speicher
(Erasable Programmable ROM)
▪ EPROMs nutzen als

Speicherelemente
Quarz-Fenster
selbstsperrende
Feldeffekttransistoren (mit
zusätzlichem Floating Gate)
▪ EPROMs können durch

energiereiche, ultraviolette
Strahlung gelöscht werden
Quelle: Embedded System Design, Frank Vahid und Tony Givargis

EPROM-Speicher
- Funktionsprinzip -

EPROM-Speicher
Spalte
Zeile
(Adresse)
Speicherzellenaufbau
(Eintransistor-Zelle)
EPROM-Speicher
gate
▪ Anlegen einer großen +15V
positiven Spannung am Gate - - - -
source drain
▪ Negative Ladungsträger
bewegen sich aus dem Kanal - -
zum Floating-Gate
▪ Logische 0 wird gespeichert

EPROM-Speicher
▪ Beleuchten des Gates mit UV-

Strahlung - -
source - drain
▪ Negative Ladungsträger - - -
bewegen sich zum Kanal
▪ Logische 1 wird
wiederhergestellt

EEPROM-Speicher
(Electrically Erasable Programmable ROM)
▪ Electrically Erasable Programmable ROM (EEPROM oder

E2PROM) kann elektrisch gelöscht werden
▪ Einzelne Speicherzellen können gelöscht werden (im Gegensatz

zum EPROM, wo zur Löschung alle Informationen zerstört
werden müssen)

EEPROM-Speicher
Steuergate Gate 2
SiO2
S D
n+ n+
Floating-Gate
p-Substrat

Flash-Speicher
▪ Die genaue Bezeichnung ist Flash-EEPROM Speicher
▪ Teilt sich das Funktionsprinzip mit dem EEPROM Speicher
▪ Arbeitet blockorientiert: nur Speicherzellen-Blöcke (meist Bytes)

können gelöscht werden (im Gegensatz zum EEPROM, wo
einzelne Bits gelöscht werden können)

Abschnitt 8.3
Bauelemente
Beispiel für ein RAM-Bauelement
HM6264
11-13, 15-19 data<1…8>
2,23,21,24, addr<12…0>
25,3-10
Schreiboperation
22 OE
data
27 WE
addr
WE 20 CS1
CS1
CS2 26 CS2 HM6264

Beispiel für ein RAM-Bauelement
HM6264
11-13, 15-19 data<1…8>
2,23,21,24, addr<12…0>
25,3-10
Leseoperation
22 OE
data
27 WE
addr
OE 20 CS1
CS1
CS2 26 CS2 HM6264

Beispiel für einen ROM-Baustein
27C256
11-13, 15-19 data<0…7>
27,26,2,23,21, addr<14…0>
24,25,3-10
22 OE
20 CS
27C256
Beispiel für einen RAM-Baustein
TC55V2325FF
data<31…0>
Eine einzelne Leseoperation
addr<15…0>
CLK
ADSP CS1
ADSC CS2
TC55V2325FF-100
ADV CS3
addr <15…0> WE
WE OE
OE MODE
CS1 und CS2 ADSP
ADSC
CS3
ADV
data<31…0>
CLK

Kapitel 9: Rechenstrukturen
Abschnitt 9.1
Addiernetze
► Halbaddierer
► Volladdierer
► Ripple-Carry-Adder
► Carry-Bypass-Addiernetz
► Carry-Save-Addiernetz
► Wallace-Tree
Recap: Schriftliche Addition
Dezimal Binär
183 x 0111 x
+ 997 y + 1101 y
1110 U 11110 U
1180 R 10100 R

Recap: Schriftliche Addition
Dezimal Binär
183 x 0111 x
+ 997 y + 1101 y
1110 U 11110 U
1180 R 10100 R
2 Bits addiert
3 Bits addiert

Halbaddierer
x y Σ10 U R
x HA
y 0 0 0 0 0
0 1 1 0 1
1 0 1 0 1
1 1 2 1 0
U R

Volladdierer
x y u’ Σ10 U R
x VA
0 0 0 0 0 0
y 0 0 1 1 0 1
u‘ 0 1 0 1 0 1
0 1 1 2 1 0
HA1 1 0 0 1 0 1
U1 R1 1 0 1 2 1 0
1 1 0 2 1 0
HA2
1 1 1 3 1 1
U2 R2
U R
Volladdierer
x y u’ Σ10 U R
x VA
0 0 0 0 0 0
y 0 0 1 1 0 1
u‘ 0 1 0 1 0 1
0 1 1 2 1 0
HA1 1 0 0 1 0 1
U1 R1 1 0 1 2 1 0
1 1 0 2 1 0
HA2
1 1 1 3 1 1
U2 R2
𝑈1 = 𝑥 ⋅ 𝑦 𝑅1 = 𝑥 ⊕ 𝑦
U R
Volladdierer
x y u’ Σ10 U R
x VA
0 0 0 0 0 0
y 0 0 1 1 0 1
u‘ 0 1 0 1 0 1
0 1 1 2 1 0
HA1 1 0 0 1 0 1
U1 R1 1 0 1 2 1 0
1 1 0 2 1 0
HA2
1 1 1 3 1 1
U2 R2
𝑈1 = 𝑥 ⋅ 𝑦 𝑅1 = 𝑥 ⊕ 𝑦
𝑈2 = 𝑥 ⊕ 𝑦 ⋅ 𝑢′ 𝑅2 = 𝑥 ⊕ 𝑦 ⊕ 𝑢′
U R
Volladdierer
x y u’ Σ10 U R
x VA
0 0 0 0 0 0
y 0 0 1 1 0 1
u‘ 0 1 0 1 0 1
0 1 1 2 1 0
HA1 1 0 0 1 0 1
U1 R1 1 0 1 2 1 0
1 1 0 2 1 0
HA2
1 1 1 3 1 1
U2 R2
𝑈1 = 𝑥 ⋅ 𝑦 𝑅1 = 𝑥 ⊕ 𝑦
𝑈2 = 𝑥 ⊕ 𝑦 ⋅ 𝑢′ 𝑅2 = 𝑥 ⊕ 𝑦 ⊕ 𝑢′
U R 𝑈 = 𝑥 ⋅ 𝑦 + 𝑥 ⊕ 𝑦 ⋅ 𝑢′ 𝑅 = 𝑥 ⊕ 𝑦 ⊕ 𝑢′
Addiernetz für zwei 4-stellige Dualzahlen
asynchrones (Parallel-) Addiernetz, Ripple-Carry-Addierer:

x3 y3 x2 y2 x1 y1 x0 y0
u3 u2 u1
VA VA VA HA
U3 U2 U1 U0
R4 R3 R2 R1 R0
n-stelliges Addiernetz
U U U U U
Ã4 Ã4 ... Ã4 A4

VA VA VA HA
U U U U U
Ã4 Ã4 ... Ã4 A4

VA VA VA VA VA VA VA HA
U U U U U
Ã4 Ã4 ... Ã4 A4

Carry-Bypass-Addiernetz
x3 y3 x2 y2 x1 y1 x0 y0
U′
Ã4
R4
U R3 R2 R1 R0
Carry-Bypass-Addiernetz

Carry-Save-Addiernetz
x3 y3 z3 x2 y2 z2 x1 y1 z1 x0 y0 z0
VA VA VA VA CSA
w3 w2 w1 w0
VA VA VA VA 0 CSA
Addiernetz
R5 R4 R3 R2 R1 R0
Prinzip der Carry-Save-Addition
X Y Z
CSA
CSA
Addiernetz
X+Y+Z+W © G. Lakemeyer, W. Oberschelp, G. Vossen

Wallace-Tree
X1 X2 X3 X4 X5 X6 X7 X8
CSA CSA
CSA CSA
CSA
CSA
Addiernetz
Σ © G. Lakemeyer, W. Oberschelp, G. Vossen

Abschnitt 9.2
Multiplikation
► Carry-Save-Multiplikation
► Schaltung zur Multiplikation

Carry-Save-Multiplikation
x3 x2 x1 x0 x
× y3 y2 y1 y0 y
0 0 0 𝑦3 ∙ 𝑥0 𝑦2 ∙ 𝑥0 𝑦1 ∙ 𝑥0 𝑦0 ∙ 𝑥0 M0
0 0 𝑦3 ∙ 𝑥1 𝑦2 ∙ 𝑥1 𝑦1 ∙ 𝑥1 𝑦0 ∙ 𝑥1 0 M1
0 𝑦3 ∙ 𝑥2 𝑦2 ∙ 𝑥2 𝑦1 ∙ 𝑥2 𝑦0 ∙ 𝑥2 0 0 M2
𝑦3 ∙ 𝑥3 𝑦2 ∙ 𝑥3 𝑦1 ∙ 𝑥3 𝑦0 ∙ 𝑥3 0 0 0 M3

Carry-Save-Multiplikation
M0 M1 M2
CSA
M3
CSA
Addiernetz
X×Y © G. Lakemeyer, W. Oberschelp, G. Vossen

Multiplikation (Wdh.)
Schulmethode:
Sei x der Multiplikand, 𝑦 = (𝑦𝑛−1 , … , 𝑦0 ) der Multiplikator, dann ist

𝑥 ⋅ 𝑦 = 𝑥 ⋅ 𝑦0 + 𝑥 ⋅ 𝑦1 ⋅ 2 + 𝑥 ⋅ 𝑦2 ⋅ 22 + ⋯ + 𝑥 ⋅ 𝑦𝑛−1 ⋅ 2𝑛−1
𝑛−1
= ෍ 𝑥 ⋅ 𝑦𝑖 ⋅ 2𝑖
𝑖=0
In der Praxis ist es sinnvoll, jeden Term der Form x yi 2i
zu addieren, sobald er generiert wurde:
𝑥⋅𝑦 = … 𝑥 ⋅ 𝑦0 + 𝑥 ⋅ 𝑦1 ⋅ 2 + 𝑥 ⋅ 𝑦2 ⋅ 22 + ⋯ + 𝑥 ⋅ 𝑦𝑛−1 ⋅ 2𝑛−1

Schaltung zur Multiplikation
Akkumulator
Rechts-
Addierer Y
shift
Multiplikator
X Linksshift
Multiplikand
t=0 00000000
Akkumulator
t=0 1001
Rechts-
Addierer Y
shift
Multiplikator
t=0 00001101
X Linksshift
Multiplikand
t=0 00000000
t=1 00001101
Akkumulator
t=0 1001
t=1 0100
Rechts-
Addierer Y
shift
Multiplikator
t=0 00001101
t=1 00011010
X Linksshift
Multiplikand
t=0 00000000
t=1 00001101
t=2 00001101 Akkumulator
t=0 1001
t=1 0100
Rechts- t=2 0010
Addierer Y
shift
Multiplikator
t=0 00001101
t=1 00011010
t=2 00110100 X Linksshift
Multiplikand
t=0 00000000
t=1 00001101
t=3 00001101
t=0 1001
t=1 0100
Rechts- t=2 0010
Addierer Y t=3 0001
shift
Multiplikator
t=0 00001101
t=1 00011010
t=3 01101000
Multiplikand
t=0 00000000
t=1 00001101
t=3 00001101
t=4 01110101
t=0 1001
t=1 0100
Rechts- t=2 0010
Addierer Y t=3 0001
shift t=4 0000
Multiplikator
t=0 00001101
t=1 00011010
t=3 01101000
t=4 11010000 Multiplikand
Abschnitt 9.3
Addierwerke
► Parallel-Addierwerk
► Serien-Addierwerk
► von Neumann-Addierwerk
Addierwerk (Organisationsplan)
..... Akkumulator
Addiernetz
..... Puffer

4-Bit-Parallel-Addierwerk
(Ripple-Carry-Addierer mit D-Flipflops)
Akkumulator
x3 x2 x1 x0
R3 R2 R1 R0
U3 U2 U1 U0
VA VA VA HA
y3 y2 y1 y0
Puffer

0101 0 1 0 1
+ 0011
0 1 0 1
Akkumulator
VA VA VA HA
Puffer
0 0 1 1
0 0 1 1
0101
+ 0011
0 1 0 1
Akkumulator
0 1 0 1
VA VA VA HA
0 0 1 1 Puffer
0 0 1 1

0101
0
+ 0011
0 1 0 0
Akkumulator
0 1 0 1
1
VA VA VA HA
0 0 1 1 Puffer
0 0 1 1

0101
0 0
+ 0011
0 1 0 0
Akkumulator
0 1 0 1
1 1
VA VA VA HA
0 0 1 1 Puffer
0 0 1 1

0101
0 0 0
+ 0011
0 0 0 0
Akkumulator
0 1 0 1
1 1 1
VA VA VA HA
0 0 1 1 Puffer
0 0 1 1

0101
1 0 0 0
+ 0011
1 0 0 0
Akkumulator
0 0 1 0 1
1 1 1
VA VA VA HA
0 0 1 1 Puffer
0 0 1 1

0101
+ 0011
1000
0 1 0 0 0
Akkumulator
0 1 0 0 0
1 1 1
VA VA VA HA
0 0 1 1 Puffer
0 0 0 0

4-Bit-Serien-Addierwerk
A3 A2 A1 A0
VA
U
P3 P2 P1 P0

4-Bit-Serien-Addierwerk: Beispiel
0101
+ 0011
A3 A2 A1 A0
0 1 0 1
R
0 VA
U
0 0 1 1
P3 P2 P1 P0

0101
+ 0011
A3 A2 A1 A0
0 0 1 1 0 0 1 1
R
0 0 VA
U
0 0 0 0 1 1 1 1
P3 P2 P1 P0

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 0 0 0 1 1 0 0 1
+ 0001 R
1 0 VA
U
0 0 0 0 0 1 1 1
P3 P2 P1 P0

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 0 0 0 0 1 1 0 0
+ 0001 R
1 1 VA
U
0 0 0 0 0 0 1 1
P3 P2 P1 P0

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 0 0 0 0 0 1 1 0
+ 0001 R
0001
+ 0000 1 1 VA
U
+ 0001
0 0 0 0 0 0 0 1
P3 P2 P1 P0

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 0 0 0 0 0 0 1 1
+ 0001 R
0001
+ 0000 1 1 VA
U
+ 0001
0 0 0 0 0 0 0 0
P3 P2 P1 P0

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 0 0 0 0 0 0 0 1
+ 0001 R
0001
+ 0000 1 1 VA
U
+ 0001
0000
0 0 0 0 0 0 0 0
+ 0000
P3 P2 P1 P0
+ 0001

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 0 0 0 0 0 0 0 0
+ 0001 R
0001
+ 0000 1 1 VA
U
+ 0001
0000
0 0 0 0 0 0 0 0
+ 0000
P3 P2 P1 P0
+ 0001

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 1 0 0 0 0 0 0 0
+ 0001 R
0001
+ 0000 0 1 VA
U
+ 0001
0000
0 0 0 0 0 0 0 0
+ 0000
P3 P2 P1 P0
+ 0001
1000

0101
+ 0011
0010 A3 A2 A1 A0
+ 0001 1 1 0 0 0 0 0 0
+ 0001 R
0001
+ 0000 0 0 VA
U
+ 0001
0000
0 0 0 0 0 0 0 0
+ 0000
P3 P2 P1 P0
+ 0001
1000

4-Bit-von Neumann-Addierwerk
U A3 A2 A1 A0
HA HA HA HA
P3 P2 P1 P0
x
R
U y
HA
S
4-Bit-von Neumann-Addierwerk: Beispiel
1011 U A3 A2 A1 A0
+ 1101 1 0 1 1
HA HA HA HA
P3 P2 P1 P0
1 1 0 1
1
S

1011 U A3 A2 A1 A0
+ 1101 1 1 0 0 1 1 1 1
HA HA HA HA
P3 P2 P1 P0
1 1 1 1 0 0 1 1
1
1 S

1011 U A3 A2 A1 A0
+ 1101 1 0 1 1 0 1 1 0 1
1 0110
+ 0010
HA HA HA HA
P3 P2 P1 P0
0 1 0 1 1 0 0 1
1
1 S

1011 U A3 A2 A1 A0
+ 1101 1 1 0 0 1 1 1 1 0 0
1 0110
+ 0010
HA HA HA HA
P3 P2 P1 P0
0 0 0 0 1 1 0 0
1
1 S

1011 U A3 A2 A1 A0
+ 1101 1 1 0 0 1 1 0 1 0 0
1 0110
+ 0010
HA HA HA HA
1 0100
+ 0100 P3 P2 P1 P0
0 0 1 0 0 1 0 0
1
1 S

1011 U A3 A2 A1 A0
+ 1101 1 1 0 0 1 1 0 0 0 0
1 0110
+ 0010
HA HA HA HA
1 0100
+ 0100 P3 P2 P1 P0
0 0 1 1 0 0 0 0
1
1 S

1011 U A3 A2 A1 A0
+ 1101 1 1 0 0 0 1 0 0 0 0
1 0110
+ 0010
HA HA HA HA
1 0100
+ 0100 P3 P2 P1 P0
1 0 0 1 0 0 0 0
1 0000
+ 1000
1
1 S

1011 U A3 A2 A1 A0
+ 1101 1 1 0 0 0 0 0 0 0 0
1 0110
+ 0010
HA HA HA HA
1 0100
+ 0100 P3 P2 P1 P0
1 1 0 0 0 0 0 0
1 0000
+ 1000
1
1 S

1011 U A3 A2 A1 A0
+ 1101 1 1 1 0 0 0 0 0 0 0
1 0110
+ 0010
HA HA HA HA
1 0100
+ 0100 P3 P2 P1 P0
0 1 0 0 0 0 0 0
1 0000
+ 1000
1 1000
+ 0000
0
1 S

1011 U A3 A2 A1 A0
+ 1101 1 1 1 1 0 0 0 0 0 0
1 0110
+ 0010
HA HA HA HA
1 0100
+ 0100 P3 P2 P1 P0
0 0 0 0 0 0 0 0
1 0000
+ 1000
1 1000
+ 0000
0
1 1000 0 S

Arbeitsweise (Beispiel)
Aufgaben: 13+11, 10+12, 15+15, 9+10, 0+0

Akku- Akku- Puffer-
Puffer-
Inhalt Inhalt Inhalt
Inhalt
dual dezimal dual
dezimal
Zeile U (U)A3A2A1A0 P 3P 2P 1P 0 S
1 0 (0)0000 0 0000 0 0
2 0 (0)1011 11 1101 13 1
3 1 (1)0110 22 0010 2 1
4 1 (1)0100 20 0100 4 1
5 1 (1)0000 16 1000 8 1
6 1 (1)1000 24 0000 0 0
7 0 (0)1100 12 1010 10 1
8 1 (1)0110 22 0000 0 0
9 0 (0)1111 15 1111 15 1
10 1 (1)0000 16 1110 14 1
11 1 (1)1110 30 0000 0 0
12 0 (0)1010 10 1001 9 1
13 1 (1)0011 19 0000 0 0

Kapitel 10: Rechnerarchitekturen

Abschnitt 10.1
Von Neumann-Rechner
► Charakteristika des von Neumann-Rechners

► Struktur eines von Neumann-Rechners
► Struktur einer CPU
► Speicherhierarchie
► I/O
► Interrupts
► Klassifikation der von Neumann-Rechner
Sequentieller Rechner
Input
„Zustand“
Next-State Speicher- Output- Output
Logik Elemente Logik

Charakteristika des von Neumann-Rechners
1. Zu jedem Zeitpunkt führt die CPU genau einen Befehl aus, und
dieser kann (höchstens) einen Datenwert bearbeiten.
(SISD-Prinzip) SISD = Single Instruction, Single Data
2. Alle Speicherworte (d.h. Inhalte der Speicherzellen) sind als

Daten, Befehle oder Adressen brauchbar. Die jeweilige
Verwendung richtet sich nach dem momentanen Kontext.
3. Da Daten und Programme nicht in getrennten Speichern

untergebracht werden, besteht grundsätzlich keine Möglichkeit,
die Daten vor ungerechtfertigtem Zugriff zu schützen.

Struktur eines von Neumann-Rechners
Datenbus
CPU ROM RAM I/O
Speicher
Adressbus

Struktur einer CPU
CPU
Datenprozessor Befehlsprozessor
A = Akkumulator A Decodierer IR = Instruction
Steuerwerk Register
ALU = Arithmetic ALU IR MAR = Memory

Logic Unit Allocation
Register
MBR = Memory MBR MAR PC
Buffer Register PC = Program
Counter
Adressbus
Datenbus
Fetch/Execute-Zyklus
2-Phasen-Konzept der Befehlsverarbeitung:
1. In der Fetch-Phase wird der Inhalt von PC nach MAR gebracht

und der Inhalt dieser Adresse aus dem Speicher über MBR nach
IR geholt. Der Rechner geht jetzt davon aus, dass es sich um
einen Befehl handelt.
Der Decodierer erkennt, um welchen Befehl und um welchen
Befehlstyp es sich handelt und veranlasst ggf. die Bereitstellung
von Operanden.
Schließlich muss der Inhalt von PC aktualisiert werden.
2. In der darauf folgenden Execution-Phase erfolgt die

Befehlsausführung sowie eine Initiierung der Fetch-Phase für den
nächsten Befehl.
847 847 847 8kt
Fetch-Phase D) AIDDIRZ ( R1 ( R2 | R2 - Rex R2
<x> = Wert an Adresse x

MAR <- PC; Decodierer
A
MBR <- <MAR>; Steuerwerk
IR <- MBR;
Decodiere IR; ALU IR
Falls unbedingter Sprungbefehl
dann { MBR MAR PC
stelle Zieladresse bereit;
PC <- Sprungzieladresse;
} Adressbus
sonst {
stelle Operanden bereit;
PC <- PC + 1; eine Instruktion~ Datenbus
weiter
-
} + 32 bit © G. Lakemeyer, W. Oberschelp, G. Vossen
Beispiel 0×12 : ADD R2 R1 R2 R2 :> Rita
A Decodierer
Steuerwerk
¥25 ALU
MBR
3252
32kt
IR
MAR
Oxid
PC
Oxid 00011010
④ 3A
0010000000111010
C-
Adressbus →
sina.mn
Datenbus
Datenbus
CPU ROM RAM I/O
Speicher
Adressbus

Speicherhierarchie
CPU
Register <1 ns
größere Zugriffszeit
Cache 2-5 ns
größeres Volumen
günstiger pro Bit

Hauptspeicher (RAM) 60-70 ns
Hintergrund- SSD: ~ 250 µs

Speicher HDD: ~ 9 ms

Beispiel einer Cache-Hierarchie
System mit 3 Cache-Ebenen
CPU
Graphics
package CPU core 1 CPU core 2 controller
L1-I L1-D L1-I L1-D
Unified Unified Main
Memory Disk
L2 cache L2 cache
(DRAM) controller
Processor
board Unified
L3 cache Keyboard
controller

Datenbus
CPU ROM RAM I/O
Speicher
Adressbus

Organisation einer I/O-Einheit
I/O-Controller
bloß
z.B Tastatur
. Steuersignale
Endgerät Puffer Ein/Ausgabe-
Daten Gruß
3 Arten der Datenübertragung:

▪ programmierter I/O
▪ interrupt-gesteuerter I/O
▪ Direct Memory Access DMA

Beispiel: Interrupt-Gesteuerter
g I/O
1. Die Tastatur ist bereit zur Übertragung, der I/O Controller

sendet ein Interrupt-Signal an die CPU
2. CPU unterbricht, liest I/O Controller Status, sendet Startsignal

an I/O Controller und setzt Programmbearbeitung fort.
3. I/O Controller puffert Daten. Wenn Eingabe beendet oder

Puffer voll ist, weiteres Interrupt-Signal an die CPU.
4. CPU unterbricht, überträgt Daten von I/O Controller in den

Speicher, setzt Programmbearbeitung fort.

Interrupts
▪ Externer Interrupt: Wird außerhalb der CPU erzeugt (z.B. von

I/O Controller)
▪ Interner Interrupt: Wird von der CPU erzeugt (z.B. Division
durch 0) und startet damit Fehlerbehandlung
▪ Maskierter Interrupt: Wird nicht sofort behandelt, sondern erst

nach Beendigung des aktuellen Programms
▪ Unmaskierter Interrupt: Unterbricht die Programmbearbeitung
sofort
▪ Priorität von Interrupts: Legt die Reihenfolge der

Interruptbehandlung fest.

Beispiel: Direct Memory Access (DMA)
Terminal
Address
CPU DMA Memory
100
Count
32 … 100
RS232C
4 Controller
1 …
Device Direction
Bus

Datenbus
CPU ROM RAM I/O
Speicher
Adressbus

Bus-Kommunikation
▪ Bus: gemeinsames Übertragungsmedium

▪ omnibus (lateinisch: “für alle, von allen”)
▪ Vorteile gegenüber anderen Netzwerk-Topologien:

▪ Geringe Kosten / geringe Leitergesamtlänge
▪ Flexible Anbindung zusätzlicher Komponenten
▪ Dafür u.U. komplizierte Protokolle
▪ Anwendungsgebiet (neben Rechnern) z.B. Automobil (CAN-Bus)

Bus-Charakteristika
▪ Verbindet mehrere Komponenten eines Systems
▪ Kann aus mehreren Kanälen bestehen
▪ Besitzt ein Protokoll (von der physikalischen bis zur
Anwenderschicht)
▪ Ist entweder
▪ Synchron (taktgesteuert, z.B. CPU-Speicher-Busse) oder
▪ Asynchron (kein Takt, sondern Handshake o.ä.)
▪ Muss evtl. Konflikte (gleichzeitige Anfragen) lösen. Z.B. nach

Priorität oder Zufallsprinzip
▪ Kann entweder seriell oder parallel Daten übertragen

Serielle/Parallele Datenübertragung
▪ Serielle Übertragung
▪ Bietet sich für Verbindungen über große Entfernungen an.
▪ Falls Blöcke/Wörter übertragen werden, ist beim Sender eine
parallel/seriell und empfangsseitig eine seriell/parallel Umwandlung
notwendig.
▪ Parallele Übertragung
▪ Zur Verbindung sehr nahe beieinanderliegender Komponenten (z.B.
rechnerintern).
▪ Auf Platinen ergibt sich das Problem, eine möglichst effiziente
Leiterführung zu finden.

Aufbau eines parallelen Busses
▪ Adressbus
▪ Busbreite bestimmt wie viel Speicher adressiert werden kann
▪ logische Busbreite kann durch Chips größer als die physikalische sein
▪ Wird vom Busmaster (CPU, evtl. DMA-Chips) angesteuert
▪ Adressdekoder bestimmt und informiert adressierte Komponente (z.B.
über Chip-Select Eingänge)
▪ Datenbus für den (bidirektionalen) Datenaustausch
▪ Steuerbus
▪ Lese- / Schreibsteuerung
▪ Interrupt-Steuerung
▪ Taktung

Mehrbussysteme
▪ Werden eingesetzt wenn Prozessor Cache Hauptspeicher
▪ Geräte mit verschiedenen
Geschwindigkeiten arbeiten
▪ Synchrone und asynchrone
Geräte vorhanden Systembus (z.B. 66 MHz, 64 Bit)
PCI Platten- Grafik-

North Bridge Controller Controller
▪ Schnittstellen zwischen
den Bussen heißen Bridges
PCI-Bus (z.B. 33 MHz, 32 Bit)
ISA
E/A-Geräte
South Bridge
ISA-Bus (z.B. 8 MHz, 16 Bit)

Beispiel: Busse eines Pentium 4-Systems
Cache bus Local bus Memory bus
Level 2 PCI Main

CPU
cache bridge memory
PCI bus
Graphics
SCSI USB ISA IDE adaptor Available
bridge disk PCI slot
Mon-
Key- itor
Mouse
board ISA bus
Sound Available
Modem Printer
card
ISA slot
Beispiel: Busse eines Pentium 4-Systems
PCI-Steckplätze
North Bridge CPU-Steckplatz
South Bridge
IDE-Steckplätze RAM-Speicherplätze

Exkurs: Moderne I/O Systeme (z.B. eines Zen 3- Systems)
► CPU enthält:
▪ RAM Controller
▪ PCIe Controller
▪ SATA Controller
▪ USB Controller
CPU-Steckplatz

► CPU enthält:
▪ RAM Controller
▪ PCIe Controller
▪ SATA Controller
▪ USB Controller
► PCIe:
▪ Punkt zu Punkt CPU-Steckplatz
▪ Höhere Datenraten PCIe-M.2-
▪ Geringere Latenz Steckplatz
PCIe-Steckplatz
RAM-Speicherplätze

► CPU enthält:
▪ RAM Controller
▪ PCIe Controller
▪ SATA Controller PCIe-Steckplätze
▪ USB Controller
► PCIe:
▪ Punkt zu Punkt CPU-Steckplatz
▪ Höhere Datenraten PCIe-M.2-
▪ Geringere Latenz Steckplatz
► Chipsatz:
▪ Über PCIe mit
CPU verbunden PCIe-Steckplatz
▪ Fungiert als
PCIe Switch Chipsatz
▪ Enthält ebenfalls
SATA/USB Controller RAM-Speicherplätze
SATA-Anschlüse
Klassifikation der von Neumann-Rechner
ADD 9×01
▪ Speicherprogrammierbare Steuerung (SPS)
▪ Lokale Sicht: Prozessor-Klassifikationen ⑦ Akku Akku +1 :=
▪ Akkumulator-Architektur
Prozessor
Speicher
Akku
Pc → ADD 9×01
ALU
.....
SPS :
Sprache Instruction
ADD # 17
u
"
ist

3oz ③ Das ③ Dt
▪ Umgekehrte polnische Notation (UPN)
▪
▪
Lokale Sicht: Prozessor-Klassifikationen
Stack-Architektur
LEO
/ } c-
SP
Speicher
.....
ALU
.....
Prozessor

▪ Complete Instruction Set Computer (CISC) ADD R} R1 < Ads > .
▪ Lokale Sicht: Prozessor-Klassifikationen

▪ Register-Speicher-Architektur
RB 0×03
Prozessor
Speicher
R2
Rl 0×02
Adr . 0×01
ALU
.....

▪ Reduced Instruction Set Computer (RISC) IADD IRZI

▪ Lokale Sicht: Prozessor-Klassifikationen LOAD Rz <
Speiche
7¥
▪ Register-Register-Architektur "
Prozessor
Speicher
ALU
.....
Load Store Archivar

-
-

Probleme der CISC-Prozessoren
1. Der von Neumannsche Flaschenhals verhindert, dass die

Geschwindigkeit, mit welcher auf einen Speicher zugegriffen
werden kann, mit der einer CPU vergleichbar ist.
2. Eine Reihe von Instruktionen bzw. Kombinationen von

Instruktion und Adressierungsart wird nur in speziellen
Anwendungen verwendet; dennoch muss der entsprechende
Mikrocode vorgesehen werden.
3. Die Mikroprogrammierung des Steuerwerks ist langsamer als eine

fest verdrahtete Steuerung.

Merkmale von RISC-Prozessoren
▪ Der Befehlssatz umfasst i.A. nur wenige Instruktionen sowie
Adressierungsarten
▪ Durch Beschränkung auf elementare Grundfunktionen können die
meisten Befehle innerhalb von einem Maschinen-Zyklus
ausgeführt werden
▪ Auf den Hauptspeicher wird nur mit speziellen Load- und
Store-Befehlen zugegriffen („Load/Store-Architektur“)
▪ Die Befehlsausführung wird unterstützt durch zusätzliche
Hardware wie etwa eine große Anzahl von Registern
▪ Der Befehlscodierer bzw. das Steuerwerk ist fest verdrahtet
▪ Zur Unterstützung einer schnellen Befehls- und Operanden-
Decodierung haben alle Instruktionen ein festes Format

Abschnitt 10.2
Alternativen und Optimierung
► Befehlsphasen-Pipelining
► Superskalar-Architektur
► Harvard-Architektur
Optimierung
§ Ziel: Erhöhung des Durchsatzes der CPU
§ Parallelität auf Instruktionsebene (ILP):
instruction data result

execute
fetch fetch write

Einfaches Befehlsphasen-Pipelining
j
execute
fetch fetch write
execute
fetch fetch write
execute
fetch fetch write

Superskalar-Architektur
a⑦
execute
integer
execute
instruction instruction memory write
fetch decode access back
execute
execute
Mögliche Alternativen zum von Neumann-Rechner
§ Grundsätzlich sind folgende Kombinationen denkbar:

(nach M. Flynn)
§ Single Instruction - Single Data SISD
(von Neumann Rechner)
§ Single Instruction - Multiple Data SIMD
(manchmal bei Parallelrechnern)
§ Multiple Instruction - Single Data MISD
(keine Anwendung bekannt)
§ Multiple Instruction - Multiple Data MIMD
(manchmal bei Parallelrechnern)

Harvard-Architektur
§ Unterschied zur von Neumann-Architektur liegt in der
Organisation von Befehls- und Datenspeicher
§ von Neumann-Architektur
§ Instruktionen und Daten teilen sich denselben Speicherbereich
§ Unterscheidung nur aus dem Kontext möglich
§ Harvard-Architektur
§ Instruktionen und Daten sind physisch getrennt
§ Werden über getrennte Busse angesteuert
§ Haben unabhängige Adressräume

Harvard-Architektur
Adresse
CPU
Datenspeicher Daten
Register
Adresse
-
Befehlsspeicher Program Ctr
Befehle

Vor- und Nachteile der Harvard-Architektur
§ Vorteile gegenüber von Neumann-Architektur
§ Schneller: Gleichzeitiges Laden von Befehlen und Daten
§ Sicherer: Programmcode weder versehentlich noch vorsätzlich
überschreibbar
§ Optimiert: Datenwortbreite und Befehlswortbreite unabhängig
voneinander
§ Nachteile gegenüber von Neumann-Architektur

§ Nichtbenötigter Datenspeicher nicht als Programmspeicher nutzbar und
umgekehrt

Anwendung der Harvard-Architektur
§ Die meisten heutigen DSPs (Digitale Signalprozessoren) besitzen
Harvard-Architektur
§ Zahlreiche Microcontroller: z.B. AVR von Atmel und ARM
Variante der Harvard-Architektur

§ Ein gemeinsamer Hauptspeicher
§ Getrennte Befehls- und Daten-Caches mit separaten Busses,
MMUs Unit
Memory Management
=

Kapitel 11: MMIX

RISC Maschine MMIX
▪ Ausgesprochen wie „emmix“

▪ RISC Maschine von Donald E. Knuth, Stanford
University
▪ Wieso diese? Modern, durchdacht – und vor allem –
komplett mit Assembler und Simulator für Windows,
Mac und Linux
Quelle: http://mmix.cs.hm.edu
Software/Dokumentation
▪ Assembler, Simulator und Handbuch:
http://mmix.cs.hm.edu/

Register- und Speicherstruktur von MMIX
Suits
8 Bytes 6h Seite
=
$0 Byte
256 general purpose
$1 Register
$2
…
$254
$255
rA
lfrithmetüc
32 special purpose
…
rB
Register
rZZ
264 Speicherzellen adressierbar, 1 Byte pro Zelle

M[0] M[1] M[2] M[3] M[4] M[5] M[6] M[7] …
… M[264-3] M[264-2] M[264-1]
Allzweck-Register
▪ 256 Register mit jeweils 64 Bit (8 Byte),
benannt mit $0, $1, …, $254, $255
▪ Hier zum besseren Verständnis: $X, $Y, $Z
▪ Je nach Kontext aufgefasst als

▪ Bitmaske
▪ vorzeichenlose Ganzzahl
▪ vorzeichenbehaftete Ganzzahl ( Signe d)
(▪ Gleitkommazahl)

Spezial-Register (Auswahl)
▪ rA (Arithmetik-Ausnahmen)
▪ rH (Erweitertes Resultat für Multiplikation)
▪ rR (Rest bei Division)
▪ rJ (Rücksprungadresse für Unterprogramm-Aufrufe)
▪ rM (Multiplex-Mask)
▪ rG, rL (Global/Local threshold register)

Speicherorganisation
M[0] M[1] M[2] M[3] M[4] M[5] M[6] M[7]

M-i
…
16 bits Word
1 Wyde = 2 Bytes M2[4]. = M2[5]
szbits Drideward 1 Tetra = 2 Wydes M4[4]. = M4[7] ! G) =
6h bits
1 Octa = 2 Tetras M8[4]
. = M8[0] My =
▪ Die 264 Bytes Speicher werden zu 263 Wydes gruppiert

und mit M2[n] bezeichnet.
M[0]M[1] = M2[0] = M2[1], ..., M[2k]M[2k+1] = M2[2k] =
M2[2k+1]
▪ Die 263 Wydes werden zu 262 Tetras gruppiert (M4[n]).
M[0]M[1]M[2]M[3] = M4[0] = M4[1] = M4[2] = M4[3]
▪ Analog für M8[n]
Beispiel
MEI
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 B
0416 0516 0616
hexadezimal
0×1 =
046
111 \
00002 01002

Beispiel
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
▪ M1[81] = 0x00

Beispiel
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
▪ M1[81] = 0x00
▪ M2[81] = 0xff00

Beispiel
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
▪ M1[81] = 0x00
▪ M2[81] = 0xff00
▪ M4[81] = 0xff008001

Beispiel
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
▪ M1[81] = 0x00
▪ M2[81] = 0xff00
▪ M4[81] = 0xff008001
▪ M8[81] = 0xff00800102030405

Klassen von Befehlen
▪ Arithmetisch-Logische Befehle (Ganzzahl)
(▪ Floating-Point-Befehle)
▪ Load- / Store-Befehle
▪ Sprungbefehle
▪ Kontrollbefehle (für das Betriebssystem)
Allgemein:
▪ Alle Instruktionen sind 4 Bytes lang und im Speicher
auf durch 4 teilbare Adressen ausgerichtet (siehe M4).
Einheitliches Befehlsformat
Operation Code Ziel für das Operanden
Ergebnis
0 7 15 23 31
OPCODE X Y Z
▪ Beispiel:
▪ ADD $1,$3,$6 $1 := $3 + $6
0 7 15 23 31
32 10
1 3 6
001000002 00000001 00000011 00000110
← Konstante
▪ ADD $1,$3,6 $1 := $3 + 6
0 7 15 23 31
33 1 3 6
00100001
Arithmetik
▪ ADD, SUB, MUL, DIV, NEG a- unsigued
▪ ADDU, SUBU, MULU, … (vorzeichenlose Variante)
▪ rA für Ausnahmen, rH für MUL, DIV
ADD 414182 ADDU $18142
$1 : 1001 -
7 9
42 : e- 0011 ¥ ⇐
-
4 12
$1 :
1001 = -
Kz (001 ) = -
¥001) e-
e) = -
(110+1)=-1112
= -
710
▪ Da bspw. “+” im 2er-Komplement wie “normale” Addition funktioniert,
unterscheiden sich viele **U-Befehle nur im Setzen von Überlauf-Bits.

Logische (Bitweise) Befehle AND 43 8241
! !
42 100110
▪ AND, OR, XOR
- -
-
÷
. . .
▪ NAND, NOR, NXOR -
* 000106) SC
-
▪ ANDN, ORN 11000104oz
01000145km
▪ SL, SR (bit shift left/right)
▪ MUX (multiplex) MUX 4×94 KZ
▪ X := (Y and rM) or (Z and !rM) $4 ⑥
1100101--47
001J
^ ^
▪ SADD (sideways add)
RMIDBOOBBOOBDOX
▪ „zählt gesetze Bits“
SIX 001111
NAND I
y
'
XANNDN > I + ^5
Vergleiche
Coenpere $4 0100 - - -
▪ CMP $X,$Y,$Z $7 1100

- -
- -
▪ $X := 0, falls $Y==$Z EP
▪ $X := 1, falls $Y > $Z (2er Komplement)

▪ $X := -1, falls $Y < $Z (2er Komplement)
▪ CMPU $X,$Y,$Z
CMPUSIX 111 er
- - -
-
▪ $X := 0, falls $Y==$Z
▪ $X := 1, falls $Y > $Z (ohne Vorzeichen)
▪ $X := -1, falls $Y < $Z (ohne Vorzeichen)
OOOOn-n.DK
1 1 lel -
- - -
1110
+ 1
111 - - -
1111

Bedingte Zuweisungen
▪ CS<condition> $X,$Y,$Z
O_0
▪ „conditional set“
▪ if condition ($Y) then $X := $Z else NOP
▪ ZS<condition> $X,$Y,$Z
▪ „zero or set“
▪ if condition ($Y) then $X := $Z else $X := 0 -
▪ Bedingungen:
▪ CSN (negative), CSNN (nonnegative)
▪ CSZ (zero), CSNZ (nonzero)
▪ CSP (positive), CSNP (nonpositive)
▪ CSOD (odd), CSEV (even)
▪ Ebenso für ZS<condition>

Laden/Speichern
▪ MMIX ist RISC
▪ Load (LD) und Store(ST)-Anweisungen
Basisadresse
Offset
Beispiele: { [
▪ LDB 0„load byte“ $X := M1[$Y+$Z]
$X,$Y,$Z
▪ LDWU $X,$Y,$Z „load wyde“ $X := M2[$Y+$Z]
▪ STT $X,$Y,$Z „store tetra“ M4[$Y+$Z] := $X

Laden aus Speicher (1/2)
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
▪ Sei $Y = 80, $Z = 3
▪ LDBU $X,$Y,$Z
▪ LDWU $X,$Y,$Z
▪ LDTU $X,$Y,$Z
▪ LDOU $X,$Y,$Z
▪ $X := Mx[$Y+$Z]
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
§ Sei $Y = 80, $Z = 3
§ LDBU $X,$Y,$Z $X := M1[83] = 00 00 00 00 00 00 00 0116
§ LDWU $X,$Y,$Z
§ LDTU $X,$Y,$Z
§ LDOU $X,$Y,$Z
§ $X := Mx[$Y+$Z]
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
§ Sei $Y = 80, $Z = 3
§ LDBU $X,$Y,$Z $X := M1[83] = 00 00 00 00 00 00 00 0116
§ LDWU $X,$Y,$Z $X := M2[83] = 00 00 00 00 00 00 80 0116
§ LDTU $X,$Y,$Z
§ LDOU $X,$Y,$Z
§ $X := Mx[$Y+$Z]
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
§ Sei $Y = 80, $Z = 3
§ LDBU $X,$Y,$Z $X := M1[83] = 00 00 00 00 00 00 00 0116
§ LDWU $X,$Y,$Z $X := M2[83] = 00 00 00 00 00 00 80 0116
§ LDTU $X,$Y,$Z $X := M4[83] = 00 00 00 00 ff 00 80 0116
§ LDOU $X,$Y,$Z
§ $X := Mx[$Y+$Z]
Laden aus Speicher (1/2): unsigned
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
§ Sei $Y = 80, $Z = 3
§ LDBU $X,$Y,$Z $X := M1[83] = 00 00 00 00 00 00 00 0116
§ LDWU $X,$Y,$Z $X := M2[83] = 00 00 00 00 00 00 80 0116
§ LDTU $X,$Y,$Z $X := M4[83] = 00 00 00 00 ff 00 80 0116
§ LDOU $X,$Y,$Z $X := M8[83] = ff 00 80 01 02 03 04 0516
§ $X := Mx[$Y+$Z]
Laden aus Speicher (2/2): signed
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
§ Sei $Y = 80, $Z = 3
§ LDB $X,$Y,$Z $X := M1[83] = 00 00 00 00 00 00 00 0116
§ LDW $X,$Y,$Z $X := M2[83] = ff ff ff ff ff ff 80 0116
§ LDT $X,$Y,$Z $X := M4[83] = ff ff ff ff ff 00 80 0116
§ LDO $X,$Y,$Z $X := M8[83] = ff 00 80 01 02 03 04 0516
§ $X := Mx[$Y+$Z]
Schreiben in Speicher
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
▪ Sei $Y = 80, $Z = 3
▪ $X = (f0f1f2f3f4f5f6f7)16
▪ STB $X,$Y,$Z
▪ STW $X,$Y,$Z
▪ STT $X,$Y,$Z
▪ STO $X,$Y,$Z
▪ Mx[$Y+$Z] := $X (wird ggf. abgeschnitten)

a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 01
f716 0216 0316 0416 0516 0616
▪ Sei $Y = 80, $Z = 3
▪ $X = (f0f1f2f3f4f5f6f7)16
▪ STB $X,$Y,$Z M1[83] = f716
▪ STW $X,$Y,$Z
▪ STT $X,$Y,$Z
▪ STO $X,$Y,$Z

a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 80
f616 01
f716 0216 0316 0416 0516 0616
▪ Sei $Y = 80, $Z = 3
▪ $X = (f0f1f2f3f4f5f6f7)16
▪ STB $X,$Y,$Z M1[83] = f716
▪ STW $X,$Y,$Z M2[83] = f6f716
▪ STT $X,$Y,$Z
▪ STO $X,$Y,$Z

a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 fff41616 00 16 80
f516 f616 01
f716 0216 0316 0416 0516 0616
▪ Sei $Y = 80, $Z = 3
▪ $X = (f0f1f2f3f4f5f6f7)16
▪ STB $X,$Y,$Z M1[83] = f716
▪ STW $X,$Y,$Z M2[83] = f6f716
▪ STT $X,$Y,$Z M4[83] = f4f5f6f716
▪ STO $X,$Y,$Z

a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 fff4
f01616 00
f5 16 80
f116 f216 01
f6 f316 02
f7 f416 03 16 04
f516 f616 05
f716 0616
▪ Sei $Y = 80, $Z = 3
▪ $X = (f0f1f2f3f4f5f6f7)16
▪ STB $X,$Y,$Z M1[83] = f716
▪ STW $X,$Y,$Z M2[83] = f6f716
▪ STT $X,$Y,$Z M4[83] = f4f5f6f716
▪ STO $X,$Y,$Z M8[83] = f0f1f2f3f4f5f6f716

Exkurs: Little-Endian
a 79 80 81 82 83 84 85 86 87 88
M1[a] 0016 ff16 0016 8016 0116 0216 0316 0416 0516 0616
p .,§
▪ MMIX ist big-endian
▪ LDT $X,$Y,$Z ($Y+$Z=84)
▪ $X := (02030405)16
▪ Exkurs: little-endian
▪ MOV r8, dword [84]
▪ r8 := (05040302)16

Kontrollfluss
▪ Sprünge:
▪ JMP <relative address>
▪ GO <absolute address>
▪ Bedingter Sprünge:
▪ B<condition> $X, <relative address> Brauch
▪ Bedingungen:
▪ BN (negative), BNN (nonnegative)
▪ BZ (zero), BNZ (nonzero)
▪ BP (positive), BNP (nonpositive)
▪ BOD (odd), BEV (even)

Spezialanweisungen
▪ SWYM (sympathize with your machinery = NOP =
„mache nichts“)
▪ GET / PUT (von/in Spezialregister lesen/schreiben)
▪ GETA (relative Adresse in Register laden)
▪ TRAP (Betriebssystemaufruf)
▪ GREG (Variablendefinition mit General Purpose
Register)

Assemblerprogrammierung
▪ Mnemonische Abkürzung für Befehle
▪ Abstraktionsniveau zwischen höherer
Programmiersprache und reiner Maschinensprache
▪ Menschenlesbare Darstellung
▪ Von der Architektur des betreffenden Rechners
abhängig
▪ Ein Assemblerprogramm wird durch einen Assembler
in Maschinensprache transformiert

Beispiel 0: ex0.mms
Kommentar Kommentar
{
-
"
er
% Bilde den Mittelwert der natuerlichen Zahlen a,b,c
[
v. Er
a GREG 10 //Definiere globale Var. a, b, c
e- b GREG 21 //$254 := 10; $253 := 21; $252 := 30
• c GREG 30
-
www.//o%EE::::a::sEE:Enm
LOC #100 //Position des Programms im Speicher
p@
{ Main ✓
ADDU $0,a,b 11 40 $254 + D2 53 31=10+21
ADDU $0,$0,c
DIV $0,$0,3
Stop TRAP 0,Halt,0 //Ende des Programms
Instanz . Operanden
time

Trace von Beispiel 0
coole
% mmixal ex0.mms → Dient
[erzeugt Maschinenprogramm ex0.mmo]
0 so ^
! %
""
75333
% mmix –t1 ex0.mmo
1. 0000000000000100: 2200fefd (ADDU) $0=1[0] = #a + #15 = #1f "
1. 0000000000000104: 220000fc (ADDU) $0=1[0] = #1f + #1e = #3d
1. 0000000000000108: D
1d000003 (DIVI) $0=1[0] = 61 / 3 = 20, rR=1
1. 000000000000010c: 00000000 (TRAP) Halt(0)
4 instructions, 0 mems, 67 oops; 0 good guesses, 0 bad
(halted at location #000000000000010c) 3 13=16
-
- fl : Tracer 31--00111101
34*8×4+1
-

Kapitel 12: Schaltelemente und

Hardwaresynthese
Abschnitt 12.1
MUX/DeMUX
► Allgemeiner MUX/DeMUX-Aufbau
► Top-Down-Multiplexer-Entwurf
► MUX zur Realisierung Boolescher Funktionen

2-MUX (Prinzip)
Funktion: Auswahl des Dateneingangs, der auf den Ausgang geht
𝑥0
𝑦1 𝑦0 𝑧
𝑥1 0 0 𝑥0
Daten-
eingänge
𝑥O
MUX
-
𝑧 Xz
:<
1 Ausgang
0 1 𝑥1
g
2
1 0 𝑥 2
𝑥3 1 1 𝑥3
1 0
𝑦1 𝑦0
Steuereingänge
Allgemeiner MUX-Aufbau
𝑥0
.
2d Daten- . d-MUX 𝑧=𝑥
.
𝑦𝑑−1 …𝑦0 2
eingänge
𝑥2𝑑 −1
...
𝑦𝑑−1 𝑦0
d Steuereingänge
Realisierung eines 1-MUX
𝑥0 𝑥1 𝑥0
MUX 𝑧
𝑥1
𝑦0 0
𝑦0
°
1
0
Xo
÷𝑧 © G. Lakemeyer, W. Oberschelp, G. Vossen

Realisierung eines 2-MUX
𝑥0
𝑥1 𝑥3 𝑥2 𝑥1 𝑥0
MUX 𝑧
𝑥2
:
𝑥3 𝑦1
𝑦1 𝑦0
𝑦0
^ :
O Xz O O
𝑧
Systematische Konstruktion des 2-MUX
¥7
←
TTT 𝑥0 𝑥1 𝑥2 𝑥3
440
0 0
𝑦0 1-MUX 1-MUX 𝑦0
Xo Xz
1
𝑦1 1-MUX
Xz
𝑧

Top-Down-Multiplexer-Entwurf (Rekursion)
Ed DE
-
zdDaten
𝑥0 … 𝑥2𝑑 −1 𝑥2𝑑 … 𝑥2𝑑+1−1 𝑥22𝑑−1 … 𝑥22𝑑 −1
- - -
-
𝑦0
d)
𝑦0 𝑦0
…
𝑦𝑑−1
d-MUX …
𝑦𝑑−1
d-MUX ∙∙∙ …
𝑦𝑑−1
d-MUX
Er ∙ ∙ ∙ "
N
¥
𝑦𝑑
SE d
… d-MUX
Zd 𝑦2𝑑−1
.
𝑧 © G. Lakemeyer, W. Oberschelp, G. Vossen

MUX zur Realisierung Boolescher Funktionen
1. Möglichkeit: Verwendung von Mintermen
Betrachte: 𝑥2 𝑥1 𝑥0 𝑓
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
-
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

Hardware-Lookup
𝑓(𝑥2, 𝑥1, 𝑥0) = 𝑚3 + 𝑚4 + 𝑚5 + 𝑚6
O 0
0
: 0
µ 1
3-MUX 𝑓
𝑥2 𝑥1 𝑥0 © G. Lakemeyer, W. Oberschelp, G. Vossen

MUX zur Realisierung Boolescher Funktionen
2. Möglichkeit: Verwendung von 𝑥0 und 𝑥ഥ0 als Eingang
4 Kombinationen
für f möglich :
Betrachte: 𝑥2
0
𝑥1
0
°
𝑥0
0
𝑓
0
⑨ ⑤ ⑤ D:
0 0 1 0
#Et
O -
f 0 1 0 0
0 1 1 1
Fo 1 0 0 1
( l 1 0 1 1
Xz +1 1 1 0 1
1 1 1 0

Realisierung einer Funktion
𝑓 dargestellt in alleiniger Abhängigkeit von 𝑥2 und 𝑥1:
0
𝑥2 𝑥1 𝑓
𝑥0 0 0 0
1
MUX 𝑓 0 1 𝑥0
1 0 1
𝑥0 1 1 𝑥0
𝑥2 𝑥1

1-DeMUX (Demultiplexer)
𝑧0 =X
-
DeMUX
𝑥 𝑧1 =D
𝑥 DE
𝑦0
:
𝑦0
i
°
×
𝑧1 𝑧0

2-DeMUX
𝑧0
𝑧1
𝑥 DeMUX 𝑧2
𝑧3
𝑥
𝑦1 𝑦0 1
𝑦1
0^1
𝑦0
O X O O
𝑧3 𝑧O
2 𝑧1 𝑧0

Allgemeiner Aufbau eines DeMUX
oO
𝑧0
.
𝑥
DeMUX . 2𝑑 Ausgänge
1 Dateneingang
. 𝑧2𝑑 −1
...
𝑦𝑑−1 𝑦0
𝑑 Steuereingänge
Abschnitt 12.2
Encoder/Decoder
► Encoder/Decoder-Aufbau
► Decoder zur Realisierung Boolescher Funktionen

lää④
2x4-Decoder
• 𝑦0 =D
𝑥0 𝑦1 Funktion: Umwandeln des binären
^ Decoder 𝑦2
𝑥1 Eingangswerts in einen Dezimalwert
𝑦3 =D
0
𝑥0
X. Xo d Eingänge
F 𝑥1
1
𝑦3 =D 𝑦2 =
1 𝑦1=D 𝑦0 =D
2d Ausgänge
4x2-Encoder
8 𝑥𝑥0 𝑦0 o
Funktion: Umwandeln des dezimalen
1 Encoder
^
𝑥2 𝑦1 ^ Eingangswerts in einen Binärwert
.
𝑥3
-
𝑥0
-2d Eingänge
0𝑥1 ! 𝑦0
𝑥2 d Ausgänge
: 𝑥3 : 𝑦1 =
.
|
𝑥3 𝑥2 𝑥1 𝑥0 𝑦1 𝑦0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
Beispiel: Mo m
5 Uno mit
0
𝑓 𝑥3, 𝑥2, 𝑥1, 𝑥0 = 𝑥3 𝑥2 𝑥1 𝑥0 + 𝑥3 𝑥2𝑥1 𝑥0 + 𝑥3𝑥2 𝑥1𝑥0 + 𝑥3𝑥2𝑥1𝑥0 DNF
ösiös BB BB
1. mittels MUX: siehe oben

2. mittels Decoder:
𝑚0 =D
¥
1-
𝑥3 𝑚1
𝑚2
𝑚3
𝑚4
𝑥2
° 𝑚5
𝑚6 :
𝑚7
4x16- 𝑓=
1×0
𝑚8 1 1
=
Decoder 𝑚9
𝑥1 =/
𝑚10 =D
=D
𝑚11
¥
𝑚12
𝑚13
° 𝑚14
𝑥0 𝑚15
3. mittels Kombination von Decoder und MUX:

Es gibt 4 Input-Kombinationen, für welche 𝑓 = 1 gilt:
𝑥3𝑥2 = 00 und• 𝑥1𝑥0 = 00 A-
𝑥3𝑥2 = 01 und 𝑥1𝑥0 = 01
𝑥3𝑥2 = 11 und 𝑥1𝑥0 = 11 𝑥3𝑥2 = 10 und 𝑥1𝑥0 = 10
𝑧0
𝑥3
°
𝑧1 :
2x4- - 𝑓
𝑧2 =D MUX
Decoder
^
𝑥2 𝑧3 =D
° 1
𝑥1 𝑥0

Abschnitt 12.3
Historie der Hardwaresynthese
§ Bis in die 70er Jahre:

§ Elektronische Schaltungen werden aus diskreten Bausteinen
zusammengesetzt
§ Einzige „formale“ Beschreibung: „Schematics“

Beispiel für Schematics: NMOS-RAM

Beispiel für Schematics
SEE D
D
wenn
Baustein
Quelle: static-resources.imageservice.cloud

§ In den 80er Jahren kamen Standardbausteine zur Realisierung
von logischen Schaltungen auf den Markt
§ Idee:
§ Eine einheitliche Standardstruktur
§ Realisierung der eigentlichen Schaltung durch „Programmierung“
§ » Festlegen der Verbindungen und Verbindungsarten
§ Möglichkeit, Programmierung zu ändern
§ Oberbegriff: Programmable Logic Devices (PLDs)

§ Zunächst sehr einfache Strukturen → heute in der Vane>
]
§ Heute Complex Programmable Logic Devices (CPLDs)

Klassifikation von PLDs
Programmable Logic Devices (PLDs)
Simple PLDs Complex PLDs

(SPLDs) (CPLDs)
PLAs: PALs: FPGAs « CPLDs

AND+OR AND programmierbar,
Fidel
programmierbar OR fest
Programmnamen
Gate Array
© W. Oberschelp, G. Vossen
Abschnitt 12.4
Simple Programmable Logic Devices
► Aufbau eines PLAs
► Bausteintypen
► Realisierung von Schaltfunktionen durch PLAs

► Programmierung von PLAs
► Punkt-orientierte Darstellung von PLAs
► Faltung von PLAs

Aufbau eines Programmable Logic Array (PLA)
Ltte -
. 203
. .
. . m Outputs
n Inputs . .
. .
.
. ^
lll
Ein Gitterpunkt
y u

Bausteintypen
Identer Addierer
x x
y
+ 0 y y 1
I x+y
x x
Multiplizierer Negat-Multiplizierer
x x
y -
2 y y -
3 y
x·y x·y
See

Realisierung der Bausteintypen
Identer x Addierer x
0: y 1: y
x+y
Negat-
Multiplizierer x x
Multiplizierer
y y
2: 3: so
x·y x·y
f-

Beispiel: Realisierung von Schaltfunktionen
durch PLAs
Es soll
!: #$ → #& , definiert durch
! (, ), * ≔ ()* + ()*, (* + ()*)
u v
realisiert werden.

durch PLAs
1 1 1 1
§ n=5 Inputs an der linken
Seite $
§ m=5 Outputs an der
rechten Seite
&
§ k=4 Spalten
'
§ #Zeilen = #Variablen +
#Outputs 0 !
§ #Spalten = #konjunktiv
verknüpften Terme 0 "
# $, &, ' ≔ (&' + $&', $' + $&')

! " © G. Lakemeyer, W. Oberschelp, G. Vossen
durch PLAs
1 1 1 1
Seite $ 0
:
rechten Seite
&
§ k=4 Spalten
'
#Outputs 0 !
# $, &, ' ≔ (&' + $&', $' + $&')

durch PLAs
1 1 1 1
Seite $ 0
rechten Seite
& 3
§ k=4 Spalten
5
'
#Outputs 0 !
# $, &, ' ≔ (&' + $&', $' + $&') r

durch PLAs
1 1 1 1
Seite $ 0
×

rechten Seite
§ k=4 Spalten
& 3
÷
Z
' 2
§ #Zeilen = #Variablen + 57
#Outputs 0 !
# $, &, ' ≔ (&' + $&', $' + $&')

durch PLAs
1 1 1 1
Seite $ 0 2
rechten Seite
& 3 2
§ k=4 Spalten
' 2 2
§ #Zeilen = #Variablen + Xyz
#Outputs 0 !
# $, &, ' ≔ (&' + $&', $' + $&')

durch PLAs
1 1 1 1
Seite $ 0 2 2
rechten Seite
& 3 2 0
§ k=4 Spalten
' 2 2 2
§ #Zeilen = #Variablen + XZ
#Outputs 0 !
# $, &, ' ≔ (&' + $&', $' + $&')

durch PLAs
1 1 1 1
Seite $ 0 2 2 2
rechten Seite
& 3 2 0 2
§ k=4 Spalten
' 2 2 2 3
§ #Zeilen = #Variablen + ×> I
#Outputs 0 !
# $, &, ' ≔ (&' + $&', $' + $&')

durch PLAs
1 1 1 1
Seite $ 0 2 2 2
rechten Seite
& 3 2 0 2
§ k=4 Spalten
' 2 2 2 3
§ #Zeilen = #Variablen + TZ Xzz XZ
#Outputs TZ txyz
=
TZ TZ
0 1 1
+xyz
0 0 !
§ #Spalten = #konjunktiv 5T xz
# $, &, ' ≔ (&' + $&', $' + $&')

durch PLAs
1 1 1 1
Seite $ 0 2 2 2
rechten Seite
& 3 2 0 2
§ k=4 Spalten
' 2 2 2 3
#Outputs 0 1 1 0 0 !
verknüpften Terme 0 0 0 1 1 "
# $, &, ' ≔ (&' + $&', $' + $&')

durch PLAs
1 1 1 1
, !, ", # ≔ ("# + !"#, !# + !"#)
! ! !
! 0 2 2 2 ! u v
1 ! ! !
" " "
" 3 2 0 2 "
"$ !" ! !"
z z z
# 2 2 2 3 #
"#
$ !"# !# !"#̅
0 1 1 0 0 ( = "# + !"#
0 0 0 1 1 + = !# + !"#
"#
$ !"# !# !"#̅
Allgemeiner PLA-Aufbau
.. Typ 0 2,3
..
wer ,
n ..
.. Und-Ebene
Typ 0,1 ..
..
wer
Oder-Ebene m
k (konjunktiv verknüpfte Terme)

Zur Programmierung von PLAs
7. !
!
% &
" #
$
Baustein-Typ % & O
$ O
#
⇐ DE
0 0 0 ! "
1 0 1 ! !+"
ßDB §
2 1 0 !+" "
3 1 1 !+" "
Daraus liest man ab: # = " + %&!, $ = %! + %!(& ⊕ ")

Punkt-orientierte PLA-Darstellung
Inverter
x
X
M
EY
x
E E. xD
'E
y
y
5 Und-Ebene
z
nur
Typ (Punkt entspricht
einer 2)
z On 2
I
.
u
Oder-Ebene wer 0 u . 1
(Punkt entspricht
einer 1)
v
Faltung von PLAs
- !1, !2, !3, !4, !5 ≔ (!1!2!3 + !3!4!55,
PLA für eine Funktion -: /+ → /' :
-!1!53 + !53!4!5, . !53!4!5 + !51!54!55 + !52!54)
A B C D E F
!1 O
}
:
!#
!2
!%
!3
!' °
!4 :
!)
!5 0
!+
re)
!
¥ !
-
}
,1
° O ,2
o
,3 + E 0
Überdeckungsmatrix
A B C D E F
XT
|
ABC DEF -
1 !1 1 1
1
477×1 2 !1 1
¥ !
|
* 3 !2 1
^
4 !2 1
5 !3 1 1
6
7
8
!3
!4
!4
1 1
1 1
| 1 1
!
9
10 ! 5
!5 1
1 1 1 ^
6
Überdeckungsmatrix
A B C D E F A B C D E F
1 !1 1 1 1 !1 1 1 1 1 !4
2 !1 1 2 !1 1
3 !2 1 3 !2 1
4 !2 1 4 !2 1
5 !3 1 1 5 !3 1 1
6 !3 1 1 6 !3 1 1
7 !4 1 1 8 !4 1 1
8 !4 1 1 9 !5 1
9 !5 1 10 ! 5 1 1
10 ! 5 1 1

Überdeckungsmatrix
1 !1 1 1 1 1 !4 1 !1 1 1 1 1 !4
2 !1 1 2 !1 1 1 !2
3 !2 1 3 !2 1
4 !2 1 5 !3 1 1
5 !3 1 1 6 !3 1 1
6 !3 1 1 8 !4 1 1
8 !4 1 1 9 !5 1
9 !5 1 10 ! 5 1 1
10 ! 5 1 1

Überdeckungsmatrix
1 !1 1 1 1 1 !4 1 !1 1 1 1 1 !4
2 !1 1 1 !2 2 !1 1 1 !2
3 !2 1 3 !2 1 1 !5
5 !3 1 1 5 !3 1 1
6 !3 1 1 6 !3 1 1
8 !4 1 1 8 !4 1 1
9 !5 1 10 ! 5 1 1
10 ! 5 1 1

Überdeckungsmatrix
1 !1 1 1 1 1 !4 1 !1 1 1 1 1 !4
2 !1 1 1 !2 2 !1 1 1 !2
3 !2 1 1 !5 3 !2 1 1 !5
5 !3 1 1 5 !3 1 1 1 1 !4
6 !3 1 1 6 !3 1 1
8 !4 1 1 10 ! 5 1 1
10 ! 5 1 1

Überdeckungsmatrix
1 !1 1 1 1 1 !4 1 !1 1 1 1 1 1 !4
2 !1 1 1 !2 0
2 !1 1 1 1 0
!2
3 !2 1 1 !5 3 !2 1 11 !5
5 !3 1 1 1 1 !4 5 !3 1 1 1 1 1 !4
6 !3 1 1 6 !3 1 1 11 1 !5
10 ! 5 1 1
eo
Zeiten
5 statt

Faltung der UND-Ebene
A B C D E F
!1 !4
!2 !5
!3 !5
!3 !4
!1 o!2

Block-Faltung
6 " en
|
A B C D E F
!1 !1
!2 !2
!3 !4
!5 !5
!3
!4

Programmable Array Logic (PAL)
!0
!1
!2
!3
&0
&1
&2
&3

Abschnitt 12.5
Complex Programmable Logic Devices
► CPLDs
► Prinzipielle FPGA-Struktur
► Spartan-FPGAs
CPLDs
§ Zentrale Verbindungsmatrix
§ Einfaches Routing
§ Einfaches,
deterministisches
Zeitverhalten
§ Tools müssen nur
Verbindungspunkte setzen

Prinzipschaltbild eines CPLDs
Lehh
Macro
MC 0 MC 0
LB Inputs
LB Inputs
MC 1 Logic Logic MC 1
-0
I/O . . I/O
.
Block Block .
Interconnect
. .
MC X MC X
Feedback Paths Feedback Paths

MC 0 LB Inputs MC 0
LB Inputs
I/O
MC 1
.
Logic Logic MC 1
. I/O
.
.
Block Block .
.
MC X MC X
Feedback Paths Feedback Paths
FPGAs
§ Kanalbasierte Verbindungen
§ Komplexes Routing
Es
§ Zeitverhalten erst nach
Design bekannt
§ Tools müssen komplexe
Synthesen durchführen

Prinzipielle FPGA-Struktur
...
...
...
-
...
Basiszellen
...
I/O-Blöcke
...
Prinzip der FPGA-Verbindungsstruktur
...
...
Spartan-3 XC3S200FT256 FPGA
§ Taktfrequenz von bis zu 165MHz
§ Bis zu 173 benutzerdefinierte Ein-/Ausgabesignale
§ ° 1,2V Kern
§ Spannungsregelbare Ein-/Ausgabeoperation: 1,2 - 3,3V O
§ 4320 gleichwertige logische Zellen
§ Interne Multiplizierer und Multiplexer
§ Speicherung der Konfiguration in SRAM (flüchtig)
§ Kann auch in externem Flash-Speicher abgelegt werden-
§ Weitere Informationen: www.xilinx.com

Spartan-3 XC3S200FT256 Architektur
doch

§ I/O Block:

§ Complex Logic Block:
LUT (Lookup Table)
iq
6V Jumper: M0&M2: offen, Power
M1: geschlossen supply for
external
LEDs
boards
connected Jumper:
to FPGA closed
Programming cable to
Einführung in die Technische Informatik | WS 20/21 Access to FPGA-Pins CAN board
parallel port
Abschnitt 12.7
VHSIC Hardware Description Language
► Motivation
► Crashkurs
► Komplexes Beispiel
Hardwarebeschreibungssprachen
§ Schematics nicht geeignet für CPLDs und FPGAs

§ Low-Level Beschreibung der Programmierung (einzelne
Verbindungen) auch nicht angemessen
§ ® Hardwarebeschreibungssprachen

Prinzip: Hardware wie Software entwickeln
Software: Hardware:
Spezifikation Spezifikation
Merk Mensch
+
Werkzeuge + Der
kzengh
Quellcode in C/Java Hardwarebeschreibung

in VHDL
Compiler
=
Synthese
Maschinencode „programmierter“ FPGA

Hardwarebeschreibungssprachen
§ vor 1987: > 100 HDLs HDL = bewahre Descr .
Lang .
§ heute vor allem zwei HDL:
#
§ VHDL
§ an Ada angelehnt
§ seit 1987 standardisiert
§ Verilog
§ an C angelehnt
§ seit 1997 standardisiert
§ Trend: stärkere Orientierung an C, z.B. System-C

VHDL
§ VHSIC Hardware Description Language

§ VHSIC = Very High Speed Integrated Circuits
Synthetisierbar Nicht synthetisierbar

• FPGA Programmierung • Testen
• ASIP* Programmierung • Simulationen
• Hardware Design
*ASIP = Application-Specific
Instruction Set Processor

VHDL Crashkurs
§ Basiselemente:
§ Entity: Black-Box Interface
§ Architecture: Implementierung
§ Configuration: Zuordnung Entity à Architecture
§ Package: globale Konstanten, Hilfsfunktionen, etc.
§ Hierarchischer Aufbau
§ Top-down Entwurfsprozess
§ Platine à Bauteil à Modul à ALU à Gatter à Transistor
§ Verschiedene Modelle
§ Mehrere Architectures pro Entity
§ Bindung durch Configurations

Struktur einer VHDL-Beschreibung
Configuration Component
Entity A :-D Architecture

Architecture
A. hütest
[
Architecture
V
ß :D
X
Port A Process Process
→ →
Ein -
Sensitivity
List
Sensitivity
List …
⇐ EE: ÷:-.
Signal A -1 B-
-01

Bestandteile einer Architecture
§ Process
§ Laufen parallel
§ Kommunizieren über synchronisierte Signale
§ Beobachten Liste von Signalen (Sensitivity List)
§ Signal
§ Architecture intern und synchronisiert
§ Mapping nach außen über Port-Deklaration
§ Nur ein Treiber pro Signal (d.h. nur ein Prozess darf das
Signal ändern)
§ Variablen
§ Process intern
§ Nicht synchronisiert

Ausführungsmodell
§ Alle Prozesse einer Architecture laufen parallel
§ Prozesse arbeiten Aufgabe ab und warten
§ Warten wird durch Ereignis beendet
§ Sensitivity List
§ Zeitschranke
§ Beliebig komplexe Ausdrücke
§ Wenn alle Prozesse warten, werden Signaländerungen
übernommen

Beispiel
Prozess A Prozess B Prozess C

läuft läuft läuft
Wait Anweisung
Wait Anweisung
Wait Anweisung
Sensitivity List
Sensitivity List
Sensitivity List
Relevantes
Relevantes
Relevantes
Ereignis
Ereignis
Ereignis
Prozess A Prozess B Prozess C
wartet wartet wartet
Synchronisation, sobald A, B und C gleichzeitig warten

Datentypen
§ Standard: boolean, integer, char, string, real, …
§ Aufzählungstypen: (rot, gelb, gruen)
§ Subtypen: natural (0…n)
§ Komplex: array, record, file
§ Zeiger: access
§ Physikalisch: Zeit (z.B. 2 ns)
§ Technische: std_logic, std_logic_vector IEEE 1164
0 oder 1 z.B. (1,0,0)
Bibliothek
-
Standard Logic
7 Boden c. Bits
^ Bit
std_logic
§ Definiert in IEEE 1164
library ieee;
use ieee.std_logic_1164.all;
§ Technisches Signal
§0U noch nicht initialisiert
§ X treibend unbekannt
1-
§ 0 treibend logische 0 ± Bode an
§ 1 treibend logische 1
✓
§ Z hochohmig (für Busse mit Three-State)
§ W schwach unbekannt
§ L schwach logische 0
§ - ⑥
§ H schwach logische 1
egal (für Logiksynthese) don't are
Deklarationen
constant SIZE: integer := 5;
variable U,V: std_logic;

variable W: std_logic := ‘1‘;
variable I: integer 0 to 255 := 0;
TINO
°
signal A: std_logic_vector(3 downto 0) := “0000“;
-- Initialisierung mito
:=
-- Zuweisung (s.u.) mit O
<= Variable : :=
-

Operatoren
§ Logisch: and or not nand nor xor xnor

*logically = mit
§ Relational: = /= < <= > >= Nullen auffüllen
shift left logically* right arithmetically* rotate left *arithmetically =

mit dem
Vorzeichen
§ Schieben: sll srl sla Q
sra rol ror -
- -
auffüllen
§ Arithmetisch: + - * / mod rem abs **

§ Für std_logic und std_logic_vector überladen
Bsp : 110101101
101010110¥
.
Ssl lokale > =
unsiguecl
Ssh 111010110 * arithmetische
>
=
Signal
S4 #
010110101
technisch sinnlos
da €41 ,
11010in
rot
, vor entspannend
Anweisungen 1/3
V := expr; -- Variablenzuweisung
S <= expr; -- Signalzuweisung
if cond1 then -- Verzweigung

statements1
elsif cond2 then
statements2
else
statements3
end if;

Anweisungen 2/3
case expr is -- Mehrfachverzweigung
when value1 => statements1
when others => statementsO
end case;

Anweisungen 3/3
while expr loop -- While-Schleife
statements
end loop;
for I in 1 to 10 loop -- For-Schleife
statements
end loop;
loop Java -- Endlos-Schleife
statements
exit when cond Greek -- Abbruchbedingung
next when cond Cousine -- Nächste Iteration
end loop;

Beispiel: D-FlipFlop
library ieee;
a.
±
entity DFlipFlop is
port (D, CLK : in std_logic; -- Eingangssignale
Q : out std_logic := '0'); -- Ausgangssignal
end entity DFlipFlop;
architecture Verhalten of DFlipFlop is

begin
← Sensitivität
Schalten : process(CLK) -- Prozess mit
begin Std -- Sensitivity List
logi,
Y
-
if rising_edge(CLK) then -- Hilfsfunktion

Q <= D; -- Signalzuweisung
end if;
-
end process Schalten; CK

end architecture Verhalten; D

Kurzschreibweise
library ieee;
entity DFlipFlop is
port (D, CLK : in std_logic; -- Eingangssignale
Q : out std_logic := '0'); -- Ausgangssignal
end entity DFlipFlop;
architecture Verhalten of DFlipFlop is

begin
Q <= D when rising_edge(CLK);
end architecture Verhalten;
-- kein Prozess, aber (fast) äquivalent

-- bedingte, parallele Signalzuweisung
-- implizite Sensitivity List mit allen Eingängen

Struktureller Aufbau
§ Verbinden mehrerer Entities
§ Kann mit Process gemischt werden
§ Grundprinzip der Hierarchie
§ Mapping von Ein- und Ausgängen
§ Wird vom „Compiler“ aufgelöst
§ Bei mehr als einer Architecture:
§ Komplizierte automatische Auswahl (Fehlerquelle)
§ Explizit Auswahl durch Configuration

Beispiel: Debouncer 1/2 Entpacker
library ieee;
CLK
PIN
entity Debouncer is Q
port (PIN, CLK : in std_logic;
Q : out std_logic := '0');
end entity Debouncer;
÷
:
architecture Aufbau of Debouncer is
signal Q1, Q2, Q3, Q4 : std_logic := '0';
component DFlipFlop
port (D, CLK : in std_logic;
end component;

Beispiel: Debouncer 2/2
function all_equal(A, B, C, D : std_logic) return boolean is
-
begin B =D
YEA
-_ > <
return A = B O (
and B = C and C = D;
all
end function all_equal; equal Q
PIN DFF1 DFF2 DFF3 DFF4
CLK
begin
DFF1 : DFlipFlop port map (PIN, CLK, Q1);
PIN
DFF2 : DFlipFlop port map (Q1, CLK, Q2);
Q1
DFF3 : DFlipFlop port map (Q2, CLK, Q3);
Q2
DFF4 : DFlipFlop port map (Q3, CLK, Q4); Q3
Q <= Q1 when all_equal(Q1, Q2, Q3, Q4); Q4
end architecture Aufbau; Q

Alarmkontrolle
zustand 1
Strom
gegen
Rot
Gelb
Fehler beseitigt und

Neustart durchgeführt Fehler tritt auf
Strom Strom
Rot Rot
Gelb Techniker quittiert Fehler Gelb

Beispiel: Alarmkontrolle (Entity)
library ieee;
entity AlarmController is
port (ERROR, RECEIPT, RESET, CLK : in std_logic;
POWER, YELLOW, RED : out std_logic);
end entity;
Error Debouncer Power
Receipt Debouncer Automat Yellow
Reset Debouncer Red

CLK

Beispiel: Alarmkontrolle (Components)
architecture Kombi of AlarmController is
signal D_ERROR, D_RECEIPT, D_RESET : std_logic; D= Debouced
÷
component DFlipFlop
port (
D, CLK : in std_logic;
end component;
component Debouncer
port (
PIN, CLK : in std_logic;
end component;

Beispiel: Alarmkontrolle (Mapping)
DB1 : Debouncer port map (ERROR, CLK, D_ERROR);
DB2 : Debouncer port map (RECEIPT, CLK, D_RECEIPT);
DB3 : Debouncer port map (RESET, CLK, D_RESET);

Beispiel: Alarmkontrolle (Process)
Schalten : process(CLK)
variable state : integer := 1;
begin
if rising_edge(CLK) then
case state is
when 1 => POWER <= '1'; YELLOW <= '0'; RED <= '0';
when others => POWER <= '0'; YELLOW <= '1'; RED <= '1';
end case;
if state = 1 and D_ERROR = '1' then state := 2;
elsif state = 2 and D_RECEIPT = '1' then state := 3;
elsif state = 3 and D_RESET = '1' and D_ERROR = '0' then
state := 1;
end if;
end if;
end process;
end architecture;
Beispiel: Alarmkontrolle (Configuration)
use work.all;
configuration Binding of AlarmController is

for Kombi
for all : Debouncer
use entity work.Debouncer(Aufbau);
for Aufbau
for all : DFlipFlop
use entity work.DFlipFlop(Verhalten);
end for;
end for;
end for;
end for;
end Binding;

Es gibt noch viel mehr…
§ Generische Entities
§ Variable Wordgröße
§ Variable Pufferlänge
§ Automatische Configurations
§ Umfangreiche Bibliotheken
§ Hardwaresynthese
§ Analoge Schaltungen
§ Quellen
§ VHDL Kompakt: http://tams.informatik.uni-hamburg.de
§ Standard: IEC 61691-1-1 04

Kapitel 13: Mikrocontroller

Abschnitt 13.1
Aufbau
Anwendungsbeispiel
Licht Mittel-
wert
Amp A/D D/A

Was ist der Unterschied zwischen
Mikroprozessoren und Mikrocontrollern?
▪ Mikrocontroller:
▪ Stand-alone Device für Anwendungen in eingebetteten Systemen
▪ Low-end Mikroprozessor + Speicher + I/O + zusätzliche Komponenten
▪ Kein universelles Gerät
▪ Kostenoptimierte Steuerungseinheit für bestimmte Anwendungsfelder
▪ Verglichen mit High-end-Mikroprozessoren:

▪ Häufig kein Pipelining, Cache, etc.
▪ Vorhersagbares Zeitverhalten

Erinnerung: Rechnerarchitektur
▪ RISC: Reduzierter Befehlssatz
▪ RISC-Architekturen sind Load/Store-Architekturen, d.h. Daten
können nur über Register in den Speicher geschrieben oder aus
dem Speicher gelesen werden.
▪ Harvard-Architektur: Datenspeicher und Programmspeicher
sind voneinander getrennt
▪ Ab hier: Betrachtung des Atmel ATmega 16

▪ ein RISC-Mikrocontroller
▪ mit Harvard-Architektur
▪ 16 KB Flash Speicher
▪ 8-Bit-Wortbreite

Basis-Struktur eines Mikrocontrollers
Processor other on-board peripherals

Memory
core (or on-chip with processor)
Internal bus
I/O

- verfeinert -
Non-volatile
Volatile
Processor memory Counter,
memory Clock Watchdog
core (EEPROM, Timer
(SRAM)
Flash)
Internal bus
D/A
Digital I/O Serial Interrupt A/D Bus
converters,
(parallel) interface controller converters controller
PWM output
… External
bus

- Kern -
Non-volatile
Volatile
core (EEPROM, Timer
(SRAM)
Flash)
Internal bus
D/A
converters,
PWM output
… External
bus

- Speicher -
Non-volatile
Volatile
core (EEPROM, Timer
(SRAM)
Flash)
Internal bus
D/A
converters,
PWM output
… External
bus
Speicher: - haben eigenen Adressbereich (Flash, EEPROM)

- teilen sich einen Adressbereich (Register, I/O-Register, SRAM)
(Wenn Sie C benutzen, wird vieles vom Compiler übernommen.)
- Digital I/O und On-chip Peripherie -
Non-volatile
Volatile
core (EEPROM, Timer
(SRAM)
Flash)
Internal bus
D/A
converters,
PWM output
… External
bus
Digital I/O und On-Chip Peripherie werden durch zweckgebundene Register (I/O-Register) angesteuert.

- Digital I/O -
Non-volatile
Volatile
core (EEPROM, Timer
(SRAM)
Flash)
Internal bus
D/A
converters,
PWM output
… External
bus

Abschnitt 13.2
Digital I/O
Digitale I/O-Anschlüsse /-
▪ Digitale I/O Anschlüsse

t
-5rad
▪ Werden zu Ports von 8 Anschlüssen zusammengefasst (Byte orientierter
Zugriff).
▪ Sind bidirektional (d.h. sie können als Ein- und Ausgang genutzt werden).
▪ Können wechselnde Funktionen haben
▪ Direkte Verwendung
▪ Übernahme durch On-Chip-Peripherie: „port capturing“
▪ Zugriff, Steuerung und Überwachung von digitalen I/O

Anschlüssen wird durch drei zweckgebundene Register für
jeden Port einzeln realisiert:
▪ Data Direction Register (DDR) → Eingang (0) oder Ausgang (1)
▪ Port Register (PORT) → Ausgabewert
▪ Port Input Register (PIN) → Eingabewert

Steuerung der I/O Anschlüsse durch Register
▪ Data Direction Register (DDR): DDRA
▪ Lesen/Schreiben
▪ Legt für jedes Bit des betrachteten Ports fest, ob es ein
Ein- oder Ausgangsbit ist
▪ Port Register (PORT): PORTA
▪ Lesen/Schreiben
▪ Legt für Ausgangspins fest, ob der Ausgangswert high (1) oder low (0) ist
▪ Legt für Eingangspins fest, ob Pull-up Widerstände eingeschaltet sind
▪ Port Input Register (PIN): PINA
▪ Nur Lesen
▪ Enthält die aktuellen Werte (high oder low) aller Pins (input und output)
▪ Übliche Verwendung: Einlesen der Werte der Eingangspins
-
▪ Achtung: manche Chips erlauben Schreibzugriffe, aber mit unintuitiver
Semantik!

Beispiel: Einschalten einer LED
NE da so
VCC Üblich: Verschaltung
gegen VCC
← ? Ein
Strom
-
Z
OV LED
OV GND
VCC
PORT = 0 to
DDR = 1
begrenzt
§
t LED ist an!
5 U VCC
PIN
ou
Ausgangs pin

Beispiel: Ausschalten einer LED
→
-
aww ) 5N
VCC Üblich: Verschaltung
gegen VCC
F-0
que
.
⑤
Z LED
VCC
.
DDR = 1
t.SU
PORT = 1
GND
LED ist aus!
0 VCC
PIN
1

Digitaler Ausgang
▪ Wenn das DDR-Bit eines Pins als Ausgang gesetzt wird,
dann betreibt der Controller den Pin unter
Berücksichtigung des korrespondierenden PORT-Bit.
▪ Der Controller verwendet die korrespondierende
Spannung.
D-
▪ Der max. fließende Strom ist von dem externen
Stromkreis abhängig (kann kurzgeschlossen sein).
Externe Strombegrenzung ist notwendig.

Beispiel: Lesen des Eingangs
Üblich: Verschaltung
gegen GND
Z
DDR = 0
VCC
PORT = 0 S1 GND DU
GND
[
VCC PIN ist undefiniert, wenn
S1 offen ist!
PIN
Eingangstür

gegen GND
Z EO
g- j DDR = 0 5J
VCC
PORT = 1 GND
^ S1
|
GND
VCC PIN ist jetzt definiert,
wenn S1 offen ist!
PIN 5J
up
-
8M Pull-up Widerstand
stand
a
-
Sicher Weiter verbreitet als Pull-

down Widerstände

gegen GND
Z
-55 DDR = 0 DU
5W VCC Ov Ov
: → PORT = 1 S1 GND
GND
VCC An PIN liegen 0 Volt an
:
PIN

Digitaler Eingang: Sampling
▪ Sampling (engl. für Abtastung) innerhalb eines Clock-Zyklus erzeugt eine Verzögerung
von ~ 1 Clock-Zyklus im Worst-Case.
▪ Impulse, die kürzer als ein Clock-Zyklus sind, bleiben eventuell unentdeckt.
Clock
Signal
•-0
Verpasster
Worst-Case Impuls
Verzögerung
PIN Register 1 Zyklus
Ein Zyklus
Digitaler Eingang
▪ Problem: Signale haben nicht immer ein genau definiertes Niveau.
VCC + 0.5 V
vinput
IEEE
ii. .li#EETsE.-
•
, Betriebsspannung VCC [4.5V, 5.5V]

high
0.6 VCC
undefiniert
0.2 VCC
low
-0.5 V
Vin > 0.6·VCC
▪ Lösung: Schmitt-Trigger: Vout =

low
Vout =
high
Vin < 0.2·VCC

Digitaler Eingang
Störung Prellen
Taste Taste
gedrückt losgelassen
Signalspitze

Digitaler Eingang
Störung Prellen
Taste Taste
gedrückt losgelassen
Signalspitze
[ [|
er
^
Ill ( l ,
▪ Lösungen:
▪ durch Hardware: a) Tiefpass Filter (Kap. 5.3) hat

b) Eingebaute
Rauschunterdrückung
▪ durch Software: Mehrmaliges Einlesen der Signale (Kap. 12.7)

Abschnitt 13.3
Interrupts
Warum Interrupts?
▪ Mikrocontroller müssen auf interne bzw. externe Ereignisse
reagieren.
▪ Wie kann jedoch eine zeitlich passende Reaktion gesichert
werden?
1. Polling
▪ Periodische Prüfung auf Ereignisse
▪ Nachteile:
▪ Verschwendete CPU-Kapazitäten bei seltenen Ereignissen
▪ Pollingsequenz muss in den restlichen Programmcode eingefügt werden
(schwer zu modifizieren oder zu erweitern)
▪ Verlängerte Reaktionszeit
▪ Unvereinbar mit Sleep-Mode
▪ Aber: es gibt auch Szenarien, in denen Polling die bessere Wahl ist

Warum Interrupts?
2. Interrupts
▪ Bei Auftritt eines Signals wird die Programmausführung unterbrochen.
▪ Die MCU ruft eine Interrupt Service Routine (ISR) zur Behandlung des
Ereignisses auf.
▪ Ähnlichkeiten zu Multitasking, aber keine parallele Ausführung.
▪ Benötigt spezielle Hardware
▪ Kann Polling verbessern

Interrupt-Steuerung
▪ Zur Nutzung von Interrupts müssen diese durch Modifizierung
der betreffenden Steuerregister aktiviert werden.
Interrupt
▪ Üblicherweise gibt es Ende
▪ eine globale Aktivierungsmöglichkeit für alle Interrupts (Global IE) und
▪ eine individuelle Aktivierungsmöglichkeit.
▪ Mit der Interrupt-Vektor-Tabelle wird die Zuordnung zwischen

Interrupts und korrespondierender ISR festgelegt.

Interrupt-Steuerung
Vektor Nr. Quelle Programmadresse
1 Reset $0000
2 External Interrupt 0 $0004
3 External Interrupt 1 $0008
… … …
▪ Ein Sprungbefehl zur passenden ISR muss an der jeweiligen

Programmadresse eingefügt werden.
▪ Leere Vektoren sollten Sprungbefehl in Endlosschleife enthalten
▪ Vektortabelle kann an unterschiedlichen Stellen stehen

Interrupt Handling
▪ MCU überwacht bestimmte Ereignisse
▪ Tritt ein Ereignis ein, wird ein Interrupt-Flag gesetzt
▪ MCU ruft ISR auf, wenn drei Bits gesetzt sind:

▪ Global Interrupt Enable Bit (I-Bit)
▪ Interrupt Enable Bit (für Timer0 Overflow: TOIE0 in TIMSK)
▪ Interrupt Flag (für Timer0 Overflow: TOV0 in TIFR)
▪ Prioritäten lösen Konflikte auf

▪ Statische Prioritäten (z.B. Atmel ATmega)
▪ Dynamische Prioritäten (z.B. Renesas R8C)

Vor ISR Aufruf
Status
Registers
Vars
¥3
ISRAdr .
vectors
Adr : Heap
=
.
=
ISR
Program
SRAM
memory
Main Program
PC
loop Counter
Stack
SP
Pointer Stack

Rücksprungadresse Sichern
Status
Registers
Vars
ISR
vectors
Heap
ISR
Program Letzte Position des

SRAM
memory PC wird gesichert
Main
PC
loop
PC
SP
Stack

Sprung zum Interruptvektor
Status
Registers
Vars
PC
ISR
vectors
Heap
ISR
Eigentlich „gleichzeitig“ mit
Program vorherigem Schritt
SRAM
memory I-Bit löschen
Flag-Bit löschen (meistens)
Main
loop
PC
SP
Stack

Einsprung in ISR
Status
Registers
Vars
ISR
PC
vectors
Heap
ISR
Der PC springt zur ISR,
Program
ihre Adresse ist in der SRAM
memory
ISR-Vektor Tabelle zu finden
Main
loop
PC
SP
Stack

Kontextsicherung
Status
Registers
Vars
ISR
vectors
Heap
PC
ISR
Compilergenerierter Code
Program
u.U. hardwaregestützt SRAM
memory
sichert wichtige Register
Main Context
SP
loop
PC
Stack

ISR Abarbeitung
Status
Registers
Vars
ISR
vectors
Heap
ISR
RETI
ISR wird wie jedes
Program
PC
Unterprogramm SRAM
memory
abgearbeitet
Main
0
Context
SP
loop
PC
Stack

Kontextwiederherstellung
Status
Registers
Vars
ISR
vectors
Heap
ISR
Program Register
PC
SRAM
memory wiederherstellen
Main
loop
PC
SP
Stack

Rücksprung ins Hauptprogramm
Status
Registers
Vars
ISR
vectors
Heap
ISR
PC wiederherstellen
Program
I-Bit setzen (verzögert) SRAM
memory
Flag-Bit NICHT setzen
Main
PC
loop
SP
-
Stack

ISR Ablauf - Zusammenfassung
1. ISR wird durch Ereignis ausgelöst
▪ Rücksprungadresse (aktuellen PC) auf Stack sichern
▪ Global Interrupt Enable Bit löschen
▪ Interrupt Flag Bit löschen (in der Regel)
▪ Entsprechenden Eintrag der Interrupt Vektor Tabelle anspringen
2. Dort steht Sprunganweisung zur eigentlichen ISR
3. Weitere Kontextsicherung
4. ISR Ausführung
5. Kontextwiederherstellung
6. ISR wird durch Maschinenbefehl RETI verlassen
▪ Rücksprungadresse vom Stack lesen und anspringen
▪ Global Interrupt Enable Bit setzen (verzögert)

Abschnitt 13.4
Timer / Counter
Timer/Counter
▪ On-Chip-Peripherie
▪ Counter
▪ zählt externe Ereignisse,
▪ z.B. Anzahl der steigenden Flanken an PINB2.
▪ Timer
▪ zählt Clock-Zyklen (mit oder ohne Prescaler).
▪ Jeder Timer ist ein Counter.
▪ Die meisten Mikrocontroller haben einen oder mehrere
Timer/Counter mit 8 und/oder 16 Bit Auflösung.

Timer/Counter
▪ Jede Timer/Counter-Einheit besteht aus einem Counter-
Register, welches inkrementiert oder dekrementiert wird.
▪ Wichtig für das Verhalten der Einheit sind die
dazugehörigen Control Register:
▪ Ein- / Ausschalten
▪ Operationsmodus
▪ Vorteiler (engl. Prescaler)
▪ Häufig werden Compare Register angeboten, welche Interrupt-

Flags setzen, wenn der Inhalt mit dem Counter Register
übereinstimmt.
▪ Externe Signale können außerdem das Speichern eines
Zeitstempels (engl. Input Capture) verursachen und einen
Interrupt auslösen.

Timer/Counter EFF
.
TCCRn (Control Register)

Timer
TOVn (Overflow IR)

(Int.Req.)
TCNTn (Counter Register)

OCn (Compare IR)
(Int.Req.)
OCRn (Compare Register)

Timer/Counter

Timer
TOVn (Overflow IR)

(Int.Req.)
oft
OCn (Compare IR)
(Int.Req.)
OCRn (Compare Register) • - - -
Compare Match
Clock Select
Output Mode
Timer/Counter

Counter
TOVn (Overflow IR)

(Int.Req.)

OCn (Compare IR)
(Int.Req.)
OCRn (Compare Register)

Anwendungsgebiete
▪ (Counter) Zählen von Ereignissen
▪ (Timer) Zeitmessung zwischen zwei Ereignissen
▪ (Timer-Interrupt) Regelmäßige
Unterprogrammausführung
▪ (Input Capture) Zeitstempel für Ereignisberichte
▪ (Output Compare) Digitale Signalerzeugung

Anwendungsgebiete
▪ Digital/Analog-Wandlung
▪ Pulsweiten Modulation (Pulse Width Modulation, PWM)
▪ Timer erzeugt schnelles, digitales, periodisches Signal
▪OHigh-Time und Periode einstellbar -
▪ Externe Glättung führt zu analoger Spannung zwischen VCC

und GND
▪ Sehr platzsparend und kostengünstig
▪ Schlechte Qualität
▪ Näheres in Kapitel 15
FÄLLE
iii.
Watchdog Timer (WD) •
▪ Spezieller Timer
▪ Zählt von einstellbarem Wert runter auf 0

▪ Erreicht der WD 0, wird der Mikrocontroller resettet
▪ Während der Programmausführung muss der WD
zurückgesetzt werden, um einen Neustart zu
verhindern im Schienenverkehr :
▪ Deadlock detection
Stefan -
Schaltung
▪ Achtung: falsche Annahmen über Ausführungszeiten
können ungewünschte Resets herbeiführen!
Weitere Peripherie
▪ Kommunikationsschnittstellen
▪ Analogmessung und –wandlung
▪ Externer Speicher
▪ Werden über Spezialregister gesteuert
▪ Kontrollregister
▪ Statusregister
▪ Datenregister
▪ Keine eigenen Befehle, sondern Nebenwirkungen
▪ Genaue Semantik stark hardwareabhängig

Kapitel 14: Operationsverstärker

Abschnitt 14.1
Aufbau
► Darlington-Schaltung
► Differenzverstärker
► Operationsverstärker
Darlington-Schaltung
▪ Besteht aus zwei Transistoren, die hintereinander
geschaltet sind.
B T1
T2
R
E

Darlington-Schaltung
▪ Besteht aus zwei Transistoren, die hintereinander
geschaltet sind.
C
𝑖𝐵1
B T1
𝑖𝐸1 = 100 ∙ 𝑖𝐵1 ≈ 𝑖𝐵2
T2
𝑖𝐸2 = 100 ∙ 𝑖𝐵2 = 10000 ∙ 𝑖𝐵1
R
E
(Für 𝐵𝑛 = 100)

Beispiel für Darlington-Schaltung
- Berührungsschalter -
+6V
1kΩ
6V/0.1A
T1
B T2
Widerstand der Finger

10 … 100kΩ E

Beispiel für Darlington-Schaltung
- Berührungsschalter -
+6V
1kΩ
6V/0.1A
Finger C
T1
B T2
Widerstand der Finger

10 … 100kΩ E

Differenzverstärker
+U
R1 R2
+A
-A
+E
-E
-U

+U
UE = 0 V
R1 R2
+A
-A
+E
&
UE
-E
✓ i fest
.
Stromquelle
-U

+U
UE = 0 V
iB1 = iB2 R1 R2
+A
-A
JU
+E
UE
÷
-E
-U

+U
UE = 0 V
iB1 = iB2 R1 R2
iC1 = iC2
+A
-A
+E
UE
-E
-U

+U
UE = 0 V
iB1 = iB2 R1 R2
iC1 = iC2
+A
UR1 = UR2 -A
+E
UE
-E
-U

+U
UE = 0 V
iB1 = iB2 Che R1 R2 Uz
iC1 = iC2
+A
UA DU
•
UR1 = UR2 • -A
UA = 0 V +E
du UE
-E
-U

+U
UE = 0 V UE > 0 V
iB1 = iB2 R1 R2
iC1 = iC2
+A
UR1 = UR2 -A
UA = 0 V +E
UE
-E
-U

+U
UE = 0 V UE > 0 V
iB1 = iB2 iB1 > iB2 R1 R2
iC1 = iC2
+A
UR1 = UR2 -A
UA = 0 V +E
UE
-E
-U

+U
UE = 0 V UE > 0 V
iC1 = iC2 iC1 >> iC2
+A
UR1 = UR2 -A
UA = 0 V +E
UE
-E
-U

+U
UE = 0 V UE > 0 V
+A
UR1 = UR2 UR1 >> UR2 -A
UA = 0 V +E
UE
-E
-U

+U
UE = 0 V UE > 0 V
+A
UR1 = UR2 UR1 >> UR2 -A UA
UA = 0 V UA << 0 V +E
UE
-E
-U

Beispiel für Differenzverstärker
+10V
Thermo- Differenz-
V
element Verstärker

Aufbau eines Operationsverstärkers
U ¥
¥
U
A1
E1
E2
Differenz-
verstärker A2 " A
-U
-U in
Aufbau eines modernen Operationsverstärkers
Quelle: http://commons.wikimedia.org/wiki/File:OpAmpTransistorLevel_Colored_DE.svg
Operationsverstärker
Ust
𝑈𝐶𝐶 =5U
Äßen
V
b-
𝑈𝐸+ +
-
It 𝑈𝑎 I =
su
𝑈𝐸− -
𝑈𝑒𝑒 =
Us -
= -
Ucc = -
5W
Idealer OP: Realer OP:

Eingangswiderstand → ∞Ω 106 … 1012 Ω
Ausgangswiderstand → 0Ω Frequenzabhängig > 0Ω
Verstärkungsfaktor
𝑈𝐴
𝑈𝐸 •
→ ∞ oo
104 … 107
Abschnitt 14.2
Funktion
► Komparator
► Verstärker
► Schmitt-Trigger
► Addierer/Subtrahierer
► Integrierer/Differenzierer
Außenbeschaltung eines Operationsverstärkers
▪ Nutzung eines Rückkopplungsnetzwerkes (besteht aus
verschiedenen Bauteilen)
▪ Es wird ein Teil der Ausgangsspannung zurück an einen der

Eingänge geführt.
▪ In Abhängigkeit des genutzten Eingangs unterscheidet man:

Mitkopplung Gegenkopplung
+
+ ‒
‒

▪ Es können drei Grundschaltungen mit Operationsverstärker
unterschieden werden
▪ Komparator
▪ Ohne Rückkopplung
▪ Verstärker
▪ Durch Gegenkopplung
▪ Schmitt-Trigger
▪ Durch Mitkopplung

- Komparator -
i
"
gibt an
Uref
↳
Ua
Ue
:
𝑈𝑒 < 𝑈𝑟𝑒𝑓 ⇒ 𝑈𝑎 = 𝑈𝐶𝐶
←
𝑈𝑒 > 𝑈𝑟𝑒𝑓 ⇒ 𝑈𝑎 = 𝑈𝑒𝑒

- invertierender Verstärker -
Kasten Ausgemessene .be :
Eingemggmac.be
:
:
in ie
RB ia
-
NEUE, # UE hegt
ia (
ie RA ie " ←
"
Ua RB.iq
UERa.ie Ros >
> > >

→
" ¥0 RB.ie
= -
Und
Ue Ua
E- Ei
Ü
a- -
𝑅𝐵
𝑈𝑎 = − ⋅ 𝑈𝑒
𝑅𝐴
= -
RoyRA
- nichtinvertierender Verstärker -
Ue =\ Ua >
Umtun
Eo
ieihtiq.kz
=
+ Riie ,
>
Ud :D E- N
Wizz
Ue Und
R2
Eo
> ✓
im
Ua
und R1
vier
Ue >
Rica Kustugl .
:
ier-iez-iar-E-E.EE
Ua >
( Eth) in -
𝑅2
𝑈𝑎 = 1 + ⋅ 𝑈𝑒 -
𝑅1
,
- Spezialfall: Impedanzwandler -
1ha
'
Ue nee
0
U a
𝑈𝑎 = 𝑈𝑒

- invertierender Schmitt-Trigger -
Ue RA Ua
RB
𝑅𝐴 𝑅𝐴
𝑈𝑆− = 𝑈 𝑈𝑆+ = 𝑈
𝑅𝐴 + 𝑅𝐵 𝑒𝑒 𝑅𝐴 + 𝑅𝐵 𝐶𝐶
𝑈𝐶𝐶 , wenn letzte überschrittene Schwelle 𝑈𝑆−

𝑈𝑎 = ൜
𝑈𝑒𝑒 , wenn letzte unterschrittene Schwelle 𝑈𝑆+
Invertierender Schmitt-Trigger:
Eingangs- und Ausgangsspannung
𝑈𝐶𝐶
𝑈𝑆+
Spannung [V]
𝑈𝑒
0
𝑈𝑆− 𝑈𝑎
𝑈𝑒𝑒
Zeit [s]

Invertierender Schmitt-Trigger:
Übertragungskennlinie (Hysterese)
UU
a a
Usat+
CC
→
US- Us+
Ue
U
Usat-
ee

- nichtinvertierender Schmitt-Trigger -
Ue RA Ua
RB
008
𝑅𝐴 𝑅𝐴
𝑈𝑆− = 𝑈 𝑈𝑆+ = 𝑈
𝑅𝐴 + 𝑅𝐵 𝑒𝑒 𝑅𝐴 + 𝑅𝐵 𝐶𝐶
𝑈𝐶𝐶 , wenn letzte überschrittene Schwelle 𝑈𝑆+

𝑈𝑎 = ൜
𝑈𝑒𝑒 , wenn letzte unterschrittene Schwelle 𝑈𝑆−
Analogrechner
http://www.analogmuseum.org/english/impressions/frisch_02.jpg
http://www.analogmuseum.org/english/impressions/eai_231_late.jpg

- invertierender Addierer - in
>
lustige ia ietizt
.
- - -
in
Rn •
Rk
• \
•
÷
via
RB ¥0
? es
RA '
1
UEn
e UE2
e UE1
e
Ua
𝑈𝑒1 𝑈𝑒2 𝑈𝑒𝑛

𝑈𝑎 = −𝑅𝑘 ⋅ ቆ + + ⋯+ ቇ
𝑅𝐴 𝑅𝐵 𝑅𝑛
- Subtrahierer -
R2
R1
Ue- Ue+ R3 Ua
R4
𝑅1 + 𝑅2 𝑅4 𝑅2
𝑈𝑎 = 𝑈 − 𝑈
𝑅3 + 𝑅4 𝑅1 𝑒+ 𝑅1 𝑒−

- invertierender Integrierer -
+
"
C fiaedz
=
9
ne >
ie.BG Ua > Ucla )
ia
RA
O
"
Ließe!
ie ←
> ¥ ne = -
4¥
Ue Ua
UE-ia.kz
𝑡
ia = - E 𝑈𝑎 𝑡 = −
1
⋅ න 𝑈𝑒 𝜏 𝑑𝜏
RA 𝑅𝐴 ⋅ 𝐶
0

- invertierender Differenzierer -
ie-c.dk#ia=-ie
C ÷
> .
RA
Ue
Ua
Ua =
Raiia = -
Rot ie -
𝑑𝑈𝑒 (𝑡)
𝑈𝑎 𝑡 = −𝑅𝐴 ⋅ 𝐶 ⋅
𝑑𝑡

Operationsverstärker
- Sättigung am Beispiel des Impedanzwandlers -
÷:
10
8
Ue Ua
an:*
6
𝑉𝐶𝐶 = 4
Spannung [V]
2
0
-2
−𝑉𝐶𝐶 = -4
-6
-8
-10
Zeit [s]

Kapitel 15: AD/DA-Wandler

Abschnitt 15.1
D/A-Wandler
► Digital-Analog Umwandlung
► Widerstandsnetze
► Pulsweitenmodulation
Digital-Analog Umwandlung
▪ Binäre Werte werden in
einen kontinuierlichen
Wertebereich abgebildet.
Digital Analog
Bsp.: 2 bis OU -
Gv
(00) 2
0V
(01) 2 3V
(10) 2 6V
9V
(11) 2

▪ Binäre Werte werden in U Intuition
Lineal
einen kontinuierlichen 9V
dass
Wertebereich abgebildet.
.
6V
Bsp.: 3V
0V
(00) 2
¥
(00)2 (01)2 (10)2 (11)2 Code
0V
(01) 2 3V
(10) 2 6V
9V
(11) 2
nicht
sinnvoll

▪ Binäre Werte werden in U Intuition
einen kontinuierlichen 9V
Wertebereich abgebildet. I
6V
Bsp.: 3V
0V
:
(00) 2 (00)2 (01)2 (10)2 (11)2 Code
0V
(01) 2 3V U Konvention
00
(10) 2 6V 9V
(11) 2 9V
Eq
6V
3V
0 V 1- d
(00)2 (01)2 (10)2 (11)2 Code
Realisierung eines D/A-Wandlers
▪ Drei verschiedene Verfahren:
1. Direktes Verfahren (Multiplex)
2. Parallel-Verfahren (Widerstandsnetz)
3. Pulsweitenmodulation (PWM)

Wdh: Spannungsteiler
▪ Serienschaltung von Widerständen
I1
O
U1
R1
F
I2
O
U2
R2 Gegeben: R1 , R2 , Uges
÷
Uges
▪ Bekannt: 𝑈𝑔𝑒𝑠 = 𝑈1 + 𝑈2 𝑅𝑔𝑒𝑠 = 𝑅1 + 𝑅2 𝐼𝑔𝑒𝑠 = 𝐼1 = 𝐼2
𝑈𝑔𝑒𝑠 𝑈𝑔𝑒𝑠
▪ Ohmsches Gesetz: 𝐼𝑔𝑒𝑠 = =
𝑅𝑔𝑒𝑠 𝑅1 + 𝑅2
▪ Reihenschaltung: 𝑈𝑖 = 𝐼𝑔𝑒𝑠 ⋅ 𝑅𝑖
𝑅𝑖
⇒ 𝑈𝑖 = ⋅ 𝑈𝑔𝑒𝑠
𝑅𝑔𝑒𝑠

Multiplexverfahren mit 2 Bit
+VCC +VCC ^ 1
1 0
x1 x0
1k
+VCC
①
9V
6V
2k -
2k 213 3V ^ MUX Vout
0V °
1k 43

Widerstandskette 2 Bit
0 1 1 0
9)
+VCC x0 x0 x1 x1
g)
R -
GV -
R Vout
3. U
R
-
Ov

Widerstandskette 4 Bit
+VCC x0 x0 x1 x1 x2 x3
x2 x3
Vout

Widerstandskette (verschachtelt) 4 Bit
+VCC ↳ 4440
=L 1109<=14 ,
12 8 4
x1 ∧ x0
}
die 2 3
1 1
: ^^
x1 ∧ x0
-
: :
- -
-
Ein
.
".
x1 ∧ x0
x1 ∧ x0
.
x3 ∧ x2
1 1
• x3 ∧ x2 x3 ∧ x2 x3 ∧ x2 -
+
Vout FEE
- Impedanzwandler
Pufferkondensator =
} .
Ua
X3 +2 ,

Parallel-Verfahren : Binär gewichtetes Widerstandsnetz
▪ r Eingänge
(br-n.br -
z ,
- --
be ,
b)
R/2r-1
br-1
'
V0 at
▪ Jeder erhöht die Spannung des
analogen Ausgangs.
+
▪ Die Steigerung der Spannung ist Von
Icf= R/2
abhängig von der Stellung des
Bits. 1 = b1
|
R
▪ Problem: Die Genauigkeit der D= b0 ,
verwendeten Widerstände Fou
1
𝑉0 = 𝑉𝑟𝑒𝑓 ⋅ ෍ 𝑖0
𝑏𝑟−𝑖
𝑟
R
{ Vor
2
𝑖=1
Binär gewichtetes Widerstandsnetz
Berechnung mittels Formel: R/2r-1

4 Bits br-1 V0
% :S , 0001
𝑏 = (1001)2\ =
Seo
µ
z
-
1 S3 1 be 1 be 1 bo ^
𝑉0 = 𝑉𝑟𝑒𝑓 · ·1+ ·0+ ·0+ ·1

\
max
2 4 8 16 R/2
:
1 1 b1
= 𝑉𝑟𝑒𝑓 · +
2 16
R
= 𝑉𝑟𝑒𝑓 · °
9
b0
16
b =
11112=1%0 R ✓
𝑟
1
E-
max
Uri IE 𝑉0 = 𝑉𝑟𝑒𝑓 ⋅ ෍ 𝑖 𝑏𝑟−𝑖
2
𝑖=1
𝑅𝑖
𝑉𝑖 = ⋅𝑉
Berechnung mittels Spannungsteiler: 𝑅𝑔𝑒𝑠 𝑔𝑒𝑠
1 𝑅
→
R/2r-1 𝑅0 = =
4 2 1 7
ST -
b -0
V + +
𝑅 𝑅 𝑅
/
° r-1 0
} SV
zu Vref
𝑅 1
b. ¥5
Hiro
𝑅𝑔𝑒𝑠 =
+
R/2 𝑏 = (1001)2 7 8+1
R/8 R
b1 𝑅 𝑅
E
V0 𝑅 𝑅 16 ∙ 𝑅
R = + =
← 7 9 7∙9
÷
b 0
R/4 R/2 R
𝑅0 𝑅∙7∙9
R =
𝑅𝑔𝑒𝑠 7 ∙ 16 ∙ 𝑅
= = 9 9
= ⇒ 𝑉0 = ∙𝑉
16 16 𝑟𝑒𝑓

𝑅𝑖
𝑉𝑖 = ⋅𝑉
Berechnung mittels Spannungsteiler: 𝑅𝑔𝑒𝑠 𝑔𝑒𝑠
1 𝑅
→
R/2r-1 𝑅0 = =
4 2 1 7
50 br-1
- -0
V + +
𝑅 𝑅 𝑅
k¥3)
0
3 5W
Vref
𝑅 1
𝑅𝑔𝑒𝑠 =
+
𝑏 = (1001)2
↳ 7 8+1
=
R/2 R/8 R ref Vo
-
b1 𝑅 𝑅
E vis via
V0 𝑅 𝑅 16 ∙ 𝑅
R
" " " = + =
7 9 7∙9
µ
b0
R/4 R/2 R
. 𝑅0 𝑅∙7∙9
R =
𝑅𝑔𝑒𝑠 7 ∙ 16 ∙ 𝑅
4-
istio iztitiu = = 9 9
Knoten
regeln : =
= ⇒ 𝑉0 = ∙𝑉
16 16 𝑟𝑒𝑓
ansah :
Füttert
=
Int # NE
ung l %
-
E) =
uol.fi ¥ E- Es E)
und Er E) =
uo ( E- Er E- E E ) t
✓
ref
i
I =
Vo
.
¥
v. =
! - V
ref
vgl ! E) uol.fi#i-EtEjE )
-
=
ist Er E)=µE¥EE/
Kyi I vo.IT
-
]
=
v. =
! Vref
-
Er 1)
. ?
:c : . + 2 t
÷
ung l %
-
E) =
uol.fi ¥ E- Es E)
ÄHNELE/
vo.it/
)
=
v. =
! vet
-
EE =
El )
EI Ö
r
=
z
b
;
'
r
.
vgl ! E) uol.fi # E- E- E)
- +
=
ÄHNELTE
vo.ee/
!
-
v. =
! Vat
-
EE r
Fi
=
Elz -
:c : it )
- =
zr
22 .
bei
E
F- 1
Vref II Ii bei ¥
Vry ¥ bei
'
Vo = . - = .
,
Parallel-Verfahren : R2R – Netzwerk (R-2R resistor ladder)
▪ Nur zwei Arten von 2R
Widerständen br-1 V0
DIE
-
R
▪ Kann sogar nur mit einer Art
von Widerständen realisiert
werden
R
▪ Einfacher als die 2R
vorhergehende Lösung b1
2R R
▪ Viele Widerstände notwendig b0
▪ Kirchhoff-Regeln 2R

Pulsweitenmodulation (PWM)
Eine
𝑡𝑒𝑖𝑛 die
°
↳
𝑈𝑒𝑖𝑛
*
E- 𝑈
-
𝑚
𝑈𝑎𝑢𝑠
𝑡𝑎𝑢𝑠
°
𝑡𝑒𝑖𝑛
𝑈𝑚 = 𝑈𝑎𝑢𝑠 + 𝑈𝑒𝑖𝑛 − 𝑈𝑎𝑢𝑠 ⋅ Periode
𝑡𝑒𝑖𝑛 + 𝑡𝑎𝑢𝑠
Beispiel für PWM
𝑈𝑒𝑖𝑛 = 12 V
𝑈𝑎𝑢𝑠 = 0 V
𝑡𝑒𝑖𝑛 = 4 ms
𝑡𝑎𝑢𝑠 = 2 ms
𝑡𝑒𝑖𝑛
𝑈𝑚 = 𝑈𝑎𝑢𝑠 + 𝑈𝑒𝑖𝑛 − 𝑈𝑎𝑢𝑠 ⋅
𝑡𝑒𝑖𝑛 + 𝑡𝑎𝑢𝑠
4ms
𝑈𝑚 = 0V + 12V − 0V ⋅
4ms + 2ms
𝑈𝑚 = 8V
Zählverfahren
MCU
PWM R
V0
C
µ .
Vmax
Volt)
t
PWM

Zählverfahren
▪ Einfaches und günstiges Verfahren
▪ 1-PIN
▪ Benutzt PWM
▪ Proportional zu PWM (Periode und Einschaltzeit)
▪ Qualität gering
▪ Anfängliche Verzögerung (durch die Ladezeit)

Abschnitt 15.2
A/D-Wandler
► Analog-Digital Umwandlung
► Flash-Wandler
► Tracking-Wandler
► Sukzessive Approximation
► Einrampenverfahren
Analog-Digital Umwandlung
▪ Der Spannungsbereich [GND,Vref ] wird in 2r Klassen unterteilt.

a
¥
"
I
Bsp.: 0 V bis 4 V mit 3 Bit abbilden
[0V;…;0,5V] 000 000
f- I I I ( l l I K V
001 OV
(0,5V;…;1V] EU
000 001
0,1V 0,0V 0,5462V
0,2432345V …
… 0,73V

Code ▪ Auflösung r (hier 3)
111
110 ▪ 2r Klassen
101
100 ▪ LSB ist die kleinste

-
011 Spannungsdifferenz Vref/2r

010
001 ▪ Quantisierungsfehler ist

000 -
abhängig von
Vref/8 Vref Positionierung der Klassen
+1 LSB
+0,5 LSB
0 LSB
-0,5 LSB Vin
-1 LSB
111
110 ▪ 2r Klassen
101
T
010

000 o
@ abhängig von
+1 LSB
+0,5 LSB
0 LSB
-0,5 LSB
o -1 LSB
: .
Vin
111
110 ▪ 2r Klassen
101

010

000 abhängig von
+1 LSB
+0,5 LSB
0 LSB
-0,5 LSB Vin
-1 LSB
111 o-E-F.no
110 6,5 ▪ 2r Klassen

101

010 2,5V
①
001 1.5 LSB
▪ Quantisierungsfehler ist
0 ° DU
jp
°
P °
abhängig von
too
000 , , , I
V /8 ref
V Positionierung der Klassen
+1 LSB ref
+0,5 LSB
0 LSB
-0,5 LSB
-1 LSB
\V •
•
in

Shannon-Nyquist Theorem
▪ Die Abtastefrequenz muss
Code größer sein als das Doppelte
01
der Frequenz des
Eingangssignals
00
▪ Sonst können Änderungen
leicht verloren gehen
01
00
①
𝑓𝐴 > 2𝑓
Praxis tot > eozo S
01
00

Beispiel mit Ungenauigkeiten
Code
Vref ▪ Informationsverlust
111 7 LSB
110 6 LSB
▪ Fokus auf die y-Achse
▪ Reduziert Genauigkeit
101 5 LSB
▪ z.B. verringert Vref
100 4 LSB
▪ oder erhöht r
011 3 LSB
2 LSB
▪ Fokus auf die x-Achse:
010
conversion time
001 1 LSB
000 t

Code
111 7 LSB
110 6 LSB
101 5 LSB
100 4 LSB
▪ oder erhöht r
011 3 LSB
2 LSB
010
conversion time
001 1 LSB
000 t
ggf. Auflösung
unzureichend

Code
111 7 LSB
110
-
6 LSB
101 = 5 LSB
II.
100 4 LSB
▪ oder erhöht r
÷
011 3 LSB
.
2 LSB
010
conversion time
Turf
, 1
F
001 1 LSB
-
Veto
000 t ~
, >> Abtast -
Zeit
ggf. Auflösung ggf. Abtastzeit

unzureichend unzureichend

Realisierung eines A/D-Wandlers
▪ Vier Verfahren werden vorgestellt:
1. Flash-Wandler
2. Tracking-Wandler
3. Sukzessive Approximation
4. Einrampenverfahren

Flash-Wandler
Bsp vtef ④
zu .
:
Komparator Komparator :
Vin
zu
"
EI , aus ) a
0
/
6,5 Vref, 2r-1 MSB

01 E3
br-1
:
?" priority
10
⇐Vref, 2
encoder
2. OU b0
1
1,5N Vref, 1
0
1

Eigenschaften des Flash-Wandlers
▪ Direkte Umsetzung des DAC-Prinzips
▪ “Flash” steht für schnell: gleichzeitige Abarbeitung
▪ Komplexität des Konverters: 2r-1 Komparatoren O

werden für die Entschlüsselung benötigt
▪ Folglich: teuer

Tracking-Wandler
0 Zähler 1
) → -
3? 1 → e- 1
n
Vin ^
01
N
3. # Up/Down Counter
# ON
Zähler : 0000
0001
0010
3,1W Vref . l
:
3,5W 1 100
U
0,16 1011 r
#
c) ↳ eoo ?
→ br-1
0 DAC 4 0000
(Digital-Analog 004
Converter) → ←↳ → b0
1101011
Beispiele für Tracking-Wandler Probleme
Vin Initial Vin

Zeitl. Verzögerung
t t

Eigenschaften des Tracking-Wandlers
▪ DAC wird genutzt zur A/D Wandlung.

▪ Der Zähler “Counter” speichert die Schätzung des Wertes
▪ Der Zähler verändert sich linear in Abhängigkeit des Aussignals
des Komparators.
▪ Nachteile:
▪ Tracking benötigt im Worst Case 2r Schritte
▪ Am Anfang ungenau
▪ langsam

Sukzessive Approximation
Snccensiue
37J ×
Vin * Approximation
00 Register
3,255 K SAR
2,5T
(binäre Suche)
siezt
1000
Vref 5J 1100
SIE 18 I
375T
-
br-1
2,5T
DAC
(Digital-Analog
Converter)
b0

(Einfache) Erklärung der Komplexitätsklasse
000
K=1 K=0
100
K=1 K=0 K=1 K=0

110 010
vgl. Binäre Suche

Eigenschaften eines
Sukzessive Approximation Wandlers
▪ Benutzt ein Zwischenregister (engl. successive approximation
register (SAR) )
▪ Nutzung von anspruchsvolleren Algorithmen zur Approximation:
▪ Starte bei br-1

▪ Nur0 r Schritte sind notwendig
▪ Signaländerungen während der Wandlung können zu nicht
validen Ergebnissen führen

Einrampenverfahren
▪ Sägezahnsignal wird erzeugt.
▪ Dieses Signal wird mit dem gemessenen Signal verglichen.
▪ Beim Erreichen der Rampe des Signals feuert ein Komparator
▪ Der Wert kann durch die Zeitmessung bis zum Feuern bestimmt
werden.
Ui . Uoef
V Komparator
feuert
𝑉𝑟𝑒𝑓
Δ𝑡 𝑉𝑖𝑛
= 𝑉𝑖𝑛
𝑇 𝑉𝑟𝑒𝑓
∆t
t
Abschnitt 15.3
Anwendungen
► Abtast-Halte-Schaltung
► Digital/Analog-Wandlung: Motorsteuerung
► Analog/Digital-Wandlung: Audioaufnahme
Abtast-Halte-Schaltung (engl. Sample and Hold)
▪ Problem: Spannung verändert sich während der
Messung (engl. fluctuate)
▪ Lösung: Füge eine “Falle” (engl. Trap) für den Strom
hinzu
▪ Kondensator wird geladen und abgetrennt
Buffer
R
Vin
Vin ez Vii
(a)
-
ÄÄ÷
via Ein
C

Anwendung der D/A Umwandlung
Beispiel: Motorsteuerung
▪ Elektrische Energie kann durch einen Motor in Bewegung
umgesetzt werden.
▪ Gegeben sei eine 12V Spannungsversorgung und ein

Motor, der bei 12V 100% seiner max. Drehzahl erreicht.
▪ Drehzahl und Spannungsversorgung des Motor seien als

linear angenommen (z.B. bei 6V werden 50% der max.
Drehzahl erreicht).

Anwendung der D/A Umwandlung
Beispiel: Motorsteuerung
▪ Aufgabe: Realisierung einer Motorsteuerung.
1. Nutzung eines DAC + Verstärker, um die benötigte Spannung zu

erzeugen.
▪ Nachteil: Bei geringer Drehzahl kann die Spannung zu gering sein, um
den Motor in Betrieb zu nehmen
2. Nutze PWM
▪ Nachteil: Bei sehr geringen Frequenzen kann der Motor ruckeln. ->
Wichtig: eine hohe Frequenz wählen

Anwendung der A/D Umwandlung
Beispiel: Audioaufnahme
▪ Mikrofon wandelt Schallwellen in elektrische Spannung
umwandelt
▪ Frequenzumfang von 20 Hz bis 20 kHz
▪ AD-Wandler digitalisiert dieses Signal
▪ Aufgrund des Frequenzumfangs muss eine Wandlung in ms

abgeschlossen sein
▪ Weitere Signalverarbeitung und Codierung im

Computer/Laptop

Anwendung der A/D Umwandlung
Beispiel: Audioaufnahme
D C
A

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Einführung in die Technische Informatik

Prof. Dr.-Ing. Stefan Kowalewski WS 20/21

Amp A/D D/A

Einführung in die Technische Informatik | WS 20/21

b-adische Zahlen mit endlicher Wortlänge n: σ𝑛𝑏

Wichtige Zahlensysteme in der Informatik:

© G. Lakemeyer, W. Oberschelp, G. Vossen

Einführung in die Technische Informatik | WS 20/21

▪ Aber elektronische Bearbeitung schwierig

© G. Lakemeyer, W. Oberschelp, G. Vossen

Einführung in die Technische Informatik | WS 20/21

Sei 𝑏 ∈ 𝑁 mit 𝑏 > 1. Dann ist jede natürliche Zahl 𝑧 mit 0 ≤ 𝑧 ≤ 𝑏 𝑛 − 1

mit 𝑧𝑖 ∈ σ𝑏 = 0,1, … , 𝑏 − 1 für 𝑖 = 0,1, … , 𝑛 − 1.

Als vereinfachende Schreibweise ist dabei die folgende

Wichtiger Spezialfall: 𝑏 = 2 („Binärdarstellung“ natürlicher Zahlen)

Einführung in die Technische Informatik | WS 20/21

▪ Größte darstellbare Zahl mit 𝑛 Bits:

▪ Beispiel: z ist 3-stellig ⇒ 𝑧𝑚𝑎𝑥 = 111 2 = 7 10 = 2³ − 1

Einführung in die Technische Informatik | WS 20/21

𝑤 = ෍ 𝑧𝑖 𝑏 𝑖 = 𝑧0 + 𝑏 ⋅ (𝑧1 + 𝑏 ⋅ (𝑧2 + ⋯ 𝑏 ⋅ 𝑧𝑛−3 + 𝑏 ⋅ 𝑧𝑛−2 + 𝑏 ⋅ 𝑧𝑛−1 … )

▪ Ermittle Sequenz durch Division mit Rest:

𝑤𝑛−1 Rest 𝑧𝑛−1

Beispiel: 2595 10 nach Basis 11

Einführung in die Technische Informatik | WS 20/21

▪ Überlauf eines jeden Bits ergibt Übertrag

Einführung in die Technische Informatik | WS 20/21

Beispiel: Was geschieht bei 15 + 2?

Überläufe entstehen durch endliche Präzision. Die implementierte

Einführung in die Technische Informatik | WS 20/21

© G. Lakemeyer, W. Oberschelp, G. Vossen

Einführung in die Technische Informatik | WS 20/21

► Darstellung ganzer Zahlen im Rechner

► Alternative Darstellungen ganzer Zahlen

Bisher wurden nur natürliche Zahlen betrachtet. Wie sollte man

Einführung in die Technische Informatik | WS 20/21

Wir arbeiten hauptsächlich auf der Menge 𝐵 = {0,1}.

(i) 𝐾1 𝑥 ≔ 𝑥𝑛−1 , … , 𝑥0 2 heißt Einer-Komplement von 𝑥 x

(ii) 𝐾2 𝑥 ≔ 𝑥𝑛−1 , … , 𝑥0 + 1 = 𝐾 𝑥 + 1 modulo 2 𝑛

Beispiel: 𝑥 = 10110010: 𝐾1 𝑥 = 01001101

Einführung in die Technische Informatik | WS 20/21

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▪ Wie interpretieren wir die Bits bei den Fragezeichen?

Einführung in die Technische Informatik | WS 20/21

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Sei 𝑥 = 𝑥𝑛−1 … 𝑥0 2 ∈ 𝐵𝑛 eine 𝑛-stellige Binärzahl.

1. Im Einerkomplement: − 2𝑛−1 − 1 ≤ 𝑥 ≤ 2𝑛−1 − 1

▪ Wegen der doppelten Darstellung der 0 im

Einführung in die Technische Informatik | WS 20/21

Einführung in die Technische Informatik | WS 20/21

Binary Coded Decimal

Nachteil: Erschwerte Addition

Z.B. Fehler an der letzten Stelle wegen des Übertrags.

Einführung in die Technische Informatik | WS 20/21

Korrektur: Bei jedem Übertrag und bei jeder ungültigen

© G. Lakemeyer, W. Oberschelp, G. Vossen

Einführung in die Technische Informatik | WS 20/21

Einführung in die Technische Informatik | WS 20/21

Einführung in die Technische Informatik | WS 20/21

§ Komma rechts von der Stelle mit dem niedrigsten Wert:

§ Komma links von der Stelle mit dem höchsten Wert: