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Technische Grundlagen

der Informatik
(TGdI)
Teil 5 Zahlensysteme, Arithmetik
und Schaltalgebra

Prof. Dr.-Ing. Gtz C. Kappen


Leiter Labor fr Nachrichtentechnik
Stegerwaldstrae 39 fon +49 (0)2551.9 62-812 goetz.kappen@fh-muenster.de
D-48565 Steinfurt fax +49 (0)2551.9 62-963 www.fh-muenster.de/kappen
www.fh-muenster.de/ntlab

Version 2017-1.1
Einleitung

Der Begriff Digitaltechnik setzt sich aus zwei Begriffen zusammen


Digital kommt von digitus (lat. der Finger) und deutet darauf hin, dass nur eine
endliche und abzhlbare Anzahl von unterscheidbaren Elementen existiert.
Die Technik sind Hilfsmittel und Manahmen, mit deren Hilfe sich der Mensch
mit Kenntnis der Naturgesetze die Natur umgestaltet und in seine Dienste stellt.

Von Technik wird also dann gesprochen, wenn Mittel oder Hilfsmittel eingesetzt
werden, um ein bestimmtes Ziel zu erreichen. Die Digitaltechnik befasst sich
demzufolge mit der Verarbeitung von Signalen, die nur eine endliche Anzahl
unterscheidbarer Werte annehmen knnen.

Wir werden uns in diesem Semester schwerpunktmig mit der Logik und dem
Entwurf von digitalen Schaltungen auf Logikbasis in der Digitaltechnik
auseinandersetzen.
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Einleitung

Die Verarbeitung, der durch Sensoren aufgenommenen Daten erfolgt


heutzutage fast ausschlielich digital

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Die Verarbeitung, der durch Sensoren aufgenommenen Daten erfolgt


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Zahlensysteme
und Einfhrung in die Arithmetik mit
Dualzahlen

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Zahlensysteme
Digitale Zahlensysteme Basis 10
dezimal
2 = 21
dual/
8 = 23 16 = 24
oktal hexa-
binr dezimal
0 0 0 0
Vor der technischen Realisierung erfolgt zunchst der 1 1 1 1

Entwurf und die Minimierung der logischen Schaltung 2 10 2 2


3 11 3 3
Die Beschreibung der logischen Schaltung erfolgt 4 100 4 4
durch logische Gleichungen 5 101 5 5

Eingangswerte dieser logischen Gleichungen sind in 6 110 6 6


7 111 7 7
der Regel die logischen Werte Eins 1 und Null 0,
8 1000 10 8
die auf die Werte der technischen Realisierung (z. B. 9 1001 11 9

0V und 3V) abgebildet werden 10 1010 12 A


11 1011 13 B
Generell lassen sich abhngig von der Basis
12 1100 14 C
verschiedene fr die Vorlesung relevante 13 1101 15 D
Zahlensysteme unterscheiden 14 1110 16 E

Im Dualsystem (zwei logische Werte) lassen sich die 15 1111 17 F

Werte durch eine Potenz von 2 darstellen (0 20 = 0


16 10000 20 10

und 1 20 = 1)
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Zahlensysteme
Digitale Zahlensysteme Basis 10
dezimal
2 = 21
dual/
8 = 23 16 = 24
oktal hexa-
binr dezimal
0 0 0 0
Vor der technischen Realisierung erfolgt zunchst der 1 1 1 1

Entwurf und die Minimierung der logischen Schaltung 2 10 2 2


3 11 3 3
Die Beschreibung der logischen Schaltung erfolgt 4 100 4 4
durch logische Gleichungen 5 101 5 5

Eingangswerte dieser logischen Gleichungen sind in 6 110 6 6


7 111 7 7
der Regel die logischen Werte Eins 1 und Null 0,
8 1000 10 8
die auf die Werte der technischen Realisierung (z. B. 9 1001 11 9

0V und 3V) abgebildet werden 10 1010 12 A


11 1011 13 B
Generell lassen sich abhngig von der Basis
12 1100 14 C
verschiedene fr die Vorlesung relevante 13 1101 15 D
Zahlensysteme unterscheiden 14 1110 16 E

Im Dualsystem (zwei logische Werte) lassen sich die 15 1111 17 F

Werte durch eine Potenz von 2 darstellen (0 20 = 0


16 10000 20 10

10 10 10 10
und 1 20 = 1) Schreibweise 10 2 8 16

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Zahlensysteme
Polyadische Zahlensysteme

Die bisherigen Betrachtungen lassen sich verallgemeinern


Zur Zahlendarstellung werden meist mehrere Stellen bentigt
Die Anzahl der Stellen bestimmt den darstellbaren Zahlenbereich
Zahlen knnen vorzeichenbehaftet oder vorzeichenlos sein
Es wird zwischen ganzen Zahlen und Zahlen mit Nachkommaanteil unterschieden

Polyadische Zahlensysteme sind Zahlensysteme mit Stellenwertschreibweise


Der Stellenwert wird durch die Basis und das Gewicht {Zeichenvorrat}
bestimmt
Es gilt fr eine Zahl zur Basis mit Vorkomma- und Nachkommastellen zur
Bestimmung des Dezimalquivalents
1 1 1

(, )10 = = +
= =0 =

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Zahlensysteme
Polyadische Zahlensysteme

Polyadische Zahlensysteme sind Zahlensysteme mit Stellenwertschreibweise


Es gilt fr eine Zahl zur Basis mit Vorkomma- und
Nachkommastellen zur Bestimmung des Dezimalquivalents
1 1 1

(, ) = = +
= =0 =
Mit dem Vorkommaanteil
1

= 1 1 + 2 2 + + 0 0 =
=0
Und dem Nachkommaanteil
1

= 1 1 + 2 2 + + =
=

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21 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Wertebereich der ganzen Zahlen

Vorzeichenlose ganze Zahl mit -Bit dargestellt

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22 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Wertebereich der ganzen Zahlen

Vorzeichenlose ganze Zahl mit -Bit dargestellt


0 10 2 1

berlauf

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23 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Wertebereich der ganzen Zahlen

Vorzeichenlose ganze Zahl mit -Bit dargestellt


0 10 2 1

Vorzeichenbehaftete ganze Zahl mit -Bit


dargestellt (als Betragsdarstellung; MSB = 1
kennzeichnet negative Zahl)
(21 1) 10 21 1

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Zahlensysteme
Wertebereich der ganzen Zahlen

Vorzeichenlose ganze Zahl mit -Bit dargestellt


0 10 2 1

Vorzeichenbehaftete ganze Zahl mit -Bit


dargestellt (als Betragsdarstellung; MSB = 1
kennzeichnet negative Zahl)
(21 1) 10 21 1

Vorzeichenbehaftete ganze Zahl mit -Bit


dargestellt (als Komplementdarstellung;
MSB = 1 kennzeichnet negative Zahl)
21 10 21 1

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Zahlensysteme
Komplementdarstellung

Komplement
(lat. complementum = Ergnzung, Vervollstndigung complere = erfllen, ergnzen)
Gegeben ist eine negative Zahl , mit dem Betrag ||
Fr Dualzahlen gilt: Das 2-er Komplement 2 ist dann die Ergnzung zur Zahl 2
+ 2 = 2 mit < 0
Oder umgestellt
2 = 2 ||

Durch eine Addition und Subtraktion von 1 kann der Term geschrieben werden als
2 = 2 + 1 1
In diesem Term findet man die beiden Komplementdarstellungen
2 = (2 1) + 1

1-er Komplement

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Zahlensysteme
Komplementdarstellung

Komplement
(lat. complementum = Ergnzung, Vervollstndigung complere = erfllen, ergnzen)
Gegeben ist eine negative Zahl , mit dem Betrag ||
Fr Dualzahlen gilt: Das 2-er Komplement 2 ist dann die Ergnzung zur Zahl 2
+ 2 = 2 mit < 0
Oder umgestellt
2 = 2 ||

Durch eine Addition und Subtraktion von 1 kann der Term geschrieben werden als
2 = 2 + 1 1
In diesem Term findet man die beiden Komplementdarstellungen
2 = (2 1) + 1

2-er Komplement

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27 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen

Die Addition zweier Dualzahlen erfolgt wie im Dezimalsystem


stellenweise 0 0 0 0
Fr das niederwertigste Bit werden zwei Eingangs-Bits addiert
0 1 1 0
Ergebnis ist ein Summen-Bit und ein bertrags-Bit
1 0 1 0
Diese Operation wird Halbaddierer (HA) genannt
1 1 0 1

Anmerkung: bertrag berlauf


HA out

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Zahlensysteme
Rechnen mit Dualzahlen

Die Addition zweier Dualzahlen erfolgt wie im Dezimalsystem


stellenweise 0 0 0 0 0
Fr das niederwertigste Bit werden zwei Eingangs-Bits addiert
0 0 1 1 0
Ergebnis ist ein Summen-Bit und ein bertrags-Bit
0 1 0 1 0
Diese Operation wird Halbaddierer (HA) genannt
0 1 1 0 1
Fr alle weiteren Stellen muss in der Regel ein bertrags-Bit 1 0 0 1 0
aus der vorherigen Stelle bercksichtigt werden 1 0 1 0 1
Diese Operation wird Volladdierer (VA) genannt 1 1 0 0 1
1 1 1 1 1


VA out
in

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29 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Komplementdarstellung: Beispiel

Im Folgenden soll die Zahl 3510 in den Komplementdarstellungen mit 8 Bit


bzw. = 8 angegeben werden
Hierzu wird wie in der vorherigen Folie dargestellt vorgegangen

2 = 28 35 = 221
|35| lsst sich binr darstellen
35 = 00100011 = 0 27 + 0 26 + 1 25 + 0 24 + 0 23 + 1 21 + 1 20

Damit folgen die Komplementdarstellungen


00100011 = 35
11011100 35 + 221 = 256 = 28 = 2
+ 1
11011101 = 221

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30 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Addition

Die Addition kann unter Bercksichtigung des Polyadischen Zahlensystems in


gewohnter Weise (schriftliche Addition) durchgefhrt werden
Operand 123 10
Operand + 127 10
bertrag out 0010 10
Summe 250 10

Im Dualsystem
Operand 01111011 2
Operand + 01111111 2
bertrag out 011111110 2
Summe 11111010 2

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31 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Subtraktion

Die Subtraktion kann ebenfalls wie eine schriftliche Subtraktion im


Dezimalsystem durchgefhrt werden
Operand 117 10
Operand 90 10
Borrow 0100 10
Summe 027 10

Im Dualsystem
Operand 01110101 2
Operand 01011010 2
Borrow 000110100 2
Summe 00011011 2

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32 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Subtraktion 2er-Komplement

Neben der klassischen Subtraktion kann auch eine Addition mit dem
2er-Komplement erfolgen
>
Operand 01110101 2
2er-Komplement Operand + 10100110 2
bertrag 111001000 2
Summe 00011011 2

Dies gilt mit der grten vorzeichenlosen darzustellenden Zahl 2 1 mit Bit
= + 2
= + 2 1 + 1
= + 2

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33 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Wertebereichsberschreitung

Wertebereichsberschreitungen (berlauf) mssen detektiert werden


Die im 2-er Komplement dargestellten vorzeichenbehafteten Operanden und
haben jeweils Bit (Beispiel mit 8 Bit)

Operand 01111111 2
2er-Komplement Operand + 01111111 2
+1
bertrag 011111110 2
Summe 11111110 2

Operand 10000000 2
2er-Komplement Operand + 10000000 2
+1
bertrag 100000000 2
Summe 00000000 2

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34 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Multiplikation

Vereinfacht ohne explizite Notation der Basis


12 123 =
12 3 1 = 36
+12 2 10 = 240 Partialprodukte
+12 1 100 = 1200
= 1476

Vereinfacht ohne explizite Notation der Basis (geschrieben mit Einrckung)


12 123
36
24 Partialprodukte
12
= 1476

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35 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Multiplikation

Multiplikation zweier Dualzahlen mit bzw. Bit ( = 1 0 , = 1 0 )


durch Addition der Partialprodukte = {0, , 1}

0 0 0 1 0 1 0 0
0 1 1 1 1 0 0 0
=

1 1 1 1 1 0 0 0

Oder in der binre Schreibweise mit = =

0 0 0 1 0 1 0 0
0 1 1 1 1 0 0 0
=

1 1 1 1 1 0 0 0
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36 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Multiplikation

Digitale Multiplikation Mit Vorzeichen (Annahme = )


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37 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Division

Die Division tritt in der hochratigen Digitalen Signalverarbeitung deutlich


seltener auf als Addition/Subtraktion und Multiplikation
Typischen Anwendungen finden sich bei der Normierung und der
Matrixzerlegung
Hier soll die Division nur kurz eingefhrt werden
Diese Vorlesung beschrnkt sich auf die Ganzzahldivision
Eine Vorzeichenbehandlung erfolgt quivalent zur Multiplikation
Die Division erfolgt hnlich der schriftlichen Division fr Dezimalzahlen
Wiederholtes Subtrahieren des Divisors vom Dividenden
In der Regel bleibt ein Rest

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38 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zahlensysteme
Rechnen mit Dualzahlen: Division

Die Division erfolgt hnlich der schriftlichen Division fr Dezimalzahlen


(Restoring Algorithmus) K2
01101010 : 0101 = 1 0101 0101 1011
1011
Ergebnis positiv 0 0 0 1 1
1011
Ergebnis negativ 1110
0101
00110
1011
Ergebnis positiv 100011
1011
Ergebnis negativ 1110
0101
00110
1011
Ergebnis positiv 10001
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39 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra

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40 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Ursprung und Definitionen

Die Schaltalgebra wurde von Shannon zur Beschreibung technischer binrer


Schaltungen angewendet. Sie basiert auf der Booleschen Algebra, die von
Boole im 19. Jahrhundert entwickelt wurde.
In der Schaltalgebra kennt man die logischen Konstanten 0 und 1 und die
Schaltvariable, die die binren Zustnde 0 oder 1 annehmen kann.
Die Schaltfunktion beschreibt die logische Verknpfung von Schaltvariablen George Boole
und Konstanten. * 2. Nov. 1815
8. Dez. 1864
Logische
Logische Variable Schaltvariable Schaltfunktion
Konstante
0 Variable A; Inhalt der Variable z. B. 0
(, , 0,1, ,,, )
1 Variable B; Inhalt der Variable z. B. 1

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41 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Boolesche Algebra

Die Boolesche Algebra


Schaltalgebra ist eine Form der Booleschen Algebra
Liegt vor wenn die vier Axiome von Huntington erfllt sind
Kommutativgesetz, Distributivgesetz, Neutrales Element, Inverses
Element
Kann vielfach mit Hilfe der Mengenalgebra veranschaulicht werden

Allgemeine Verknpfungsregeln der Schaltalgebra


1. 0 = 0 5. 0 = 9. 0 = 0; 1 = 1; =
2. 1 = 6. 1 = 1
3. = 7. = 1
4. = 0 8. = 1

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42 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Gesetze

10. Konjunktives kommutatives Gesetz =


11. Disjunktives kommutatives Gesetz =
12. Konjunktives assoziatives Gesetz =
13. Disjunktives assoziatives Gesetz =
14. Konjunktives distributives Gesetz =
15. Disjunktives distributives Gesetz =
16. De Morgansches Theorem , , , ,, = , , , ,,
=
=

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43 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Huntington Axiome

Fr die Klausur relevant sind insbesondere die folgenden Axiome

Name Beispiel
=
Kommutativgesetze (K)
=
= ( )
Distributivgesetze (D)
= ( )
1 =
Neutrale Elemente (N)
0 =
= 0
Inverse Elemente (I)
= 1

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44 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Schaltalgebra

Im Folgenden sollen die Eingangsvariablen einer digitalen Schaltung mit


= {1 , 2 , , } und die Ausgangsvariable mit bezeichnet werden (es
erfolgt zunchst die Beschrnkung auf eine Ausgangsvariable)
Die Elemente von und der Ausgangswert knnen genau zwei Zustnde
{0,1} annehmen
Damit existieren 2 mgliche Eingangskombinationen und 2 mgliche
Ausgangswerte pro Eingangskombination

Es existieren daher insgesamt 22 mgliche Kombinationen

Beispiel: = 1

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45 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Schaltalgebra

Im Folgenden sollen die Eingangsvariablen einer digitalen Schaltung mit


= {1 , 2 , , } und die Ausgangsvariable mit bezeichnet werden (es
erfolgt zunchst die Beschrnkung auf eine Ausgangsvariable)
Die Elemente von und der Ausgangswert knnen genau zwei Zustnde
{0,1} annehmen
Damit existieren 2 mgliche Eingangskombinationen und 2 mgliche
Ausgangswerte pro Eingangskombination

Es existieren daher insgesamt 22 mgliche Kombinationen

Beispiel: = 1

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46 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Verknpfungen

Im Folgenden sollen die Eingangsvariablen einer digitalen Schaltung mit


= {1 , 2 , , } und die Ausgangsvariable mit bezeichnet werden (es
erfolgt zunchst die Beschrnkung auf eine Ausgangsvariable)
Die Elemente von und der Ausgangswert knnen genau zwei Zustnde
{0,1} annehmen
Damit existieren 2 mgliche Eingangskombinationen und 2 mgliche
Ausgangswerte pro Eingangskombination

Es existieren daher insgesamt 22 mgliche Kombinationen

Beispiel: = 1

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47 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Verknpfungen

Im Folgenden sollen die Eingangsvariablen einer digitalen Schaltung mit


= {1 , 2 , , } und die Ausgangsvariable mit bezeichnet werden (es
erfolgt zunchst die Beschrnkung auf eine Ausgangsvariable)
Die Elemente von und der Ausgangswert knnen genau zwei Zustnde
{0,1} annehmen
Damit existieren 2 mgliche Eingangskombinationen und 2 mgliche
Ausgangswerte pro Eingangskombination

Es existieren daher insgesamt 22 mgliche Kombinationen

Beispiel: = 1

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48 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Verknpfungen

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49 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Weitere Verknpfungen und deren Symbole

Implikation ( )

Inverse Implikation =

quivalenz ( )

Antivalenz = ( )

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Schaltalgebra
Alternative Darstellungen und Notation

In der Literatur sind weitere Darstellungen fr die logischen Verknpfungen


gebruchlich, die in den bungsaufgaben und in der Klausur ebenfalls genutzt
werden
Anmerkung: Lernen Sie daher fr die wichtigen Gatter alle Darstellungsformen

Bezeichnung Formel Schaltsymbol IEC Schaltsymbol ANSI


UND-Gatter =
AND = =
ODER-Gatter = 1




OR = +

EXKLUSIVES ODER-Gatter = =1


XOR =
NICHT-Gatter =

NOT =

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51 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Sheffer und Pierce

Aussage:
Alle logischen Verknpfungen lassen sich mit nur einer Grundfunktion (einem Basisgatter
entweder NAND oder NOR) aufbauen

Basis dieser Aussage ist das De Morgansche Theorem , , , ,, = , , , ,,


AND mit NAND-Gattern =
OR mit NAND-Gattern =

Realisierung
&

& & = & =

&

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52 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Schaltalgebra
Sheffer und Pierce

Aussage:
Alle logischen Verknpfungen lassen sich mit nur einer Grundfunktion (einem Basisgatter
entweder NAND oder NOR) aufbauen

Basis dieser Aussage ist das De Morgansche Theorem , , , ,, = , , , ,,


AND mit NOR-Gattern =
OR mit NOR-Gattern =

Realisierung
1

1 1 = 1 =

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53 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische
Realisierung

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54 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
bersicht

Zur technischen Realisierung von logischen Verknpfungsschaltungen gibt es


eine Vielzahl von Mglichkeiten

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55 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
bersicht

Zur technischen Realisierung von logischen Verknpfungsschaltungen gibt es


eine Vielzahl von Mglichkeiten

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


56 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
bersicht

Zur technischen Realisierung von logischen Verknpfungsschaltungen gibt es


eine Vielzahl von Mglichkeiten

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57 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
bersicht

Zur technischen Realisierung von logischen Verknpfungsschaltungen gibt es


eine Vielzahl von Mglichkeiten

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58 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
bersicht

Zur technischen Realisierung von logischen Verknpfungsschaltungen gibt es


eine Vielzahl von Mglichkeiten
Fr die Realisierung von Logikschaltungen mit diskreter Logik bzw. fr die
integrierten Bauelemente gibt es in den Schaltkreisfamilien eine Reihe von
Abkrzungen.

DL Diodenlogik (nicht ganz veraltet)


DTL Dioden-Transistor-Logik, durch Schottky-Dioden wieder aktuell
RTL Widerstands-Transistor-Logik (veraltet)
RTL Widerstands-Transistor-Logik (veraltet)
ECL Emitter-gekoppelte Logik, schnellste Technik
TTL Transistor-Transistor-Logik, aktuelle Technik
CMOS Komplementr-Metall-Oxyd-Halbleiter Technik, aktuelle Technik

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Technische Realisierung
TTL

Realisierung einer technischen Logikschaltung mit integrierten Basisschaltungen des TTL-Gatters


Gatter in TTL-Technologie gehren zu den bekanntesten Gattern
Zentrales Element ist ein Multi-Emitter Transistor (1 )

5 V
Maximaler Strom (A = Low): EL Betr 1 = = 1,25 mA (Richtung aus dem Transistor)
4 k
Strom (A = High): EH 40 A (Richtung in den Transistor)

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Technische Realisierung
TTL

Realisierung einer technischen Logikschaltung mit integrierten Basisschaltungen des TTL-Gatters


Gatter in TTL-Technologie gehren zu den bekanntesten Gattern
Zentrales Element ist ein Multi-Emitter Transistor (1 )

5 V
Maximaler Strom (A = Low): EL Betr 1 = = 1,25 mA (Richtung aus dem Transistor)
4 k
Strom (A = High): EH 40 (Richtung in den Transistor)

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


61 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
TTL

Realisierung einer technischen Logikschaltung mit integrierten Basisschaltungen des TTL-Gatters


Gatter in TTL-Technologie gehren zu den bekanntesten Gattern
Zentrales Element ist ein Multi-Emitter Transistor (1 )

5 V
Maximaler Strom (A = Low): EL Betr 1 = = 1,25 mA (Richtung aus dem Transistor)
4 k
Strom (A = High): EH 40 (Richtung in den Transistor)

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


62 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
TTL

Realisierung einer technischen Logikschaltung mit integrierten Basisschaltungen des TTL-Gatters


Gatter in TTL-Technologie gehren zu den bekanntesten Gattern
Zentrales Element ist ein Multi-Emitter Transistor (1 )

5 V
Maximaler Strom (A = Low): EL Betr 1 = = 1,25 mA (Richtung aus dem Transistor)
4 k
Strom (A = High): EH 40 (Richtung in den Transistor)

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


63 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
TTL

Realisierung einer technischen Logikschaltung mit integrierten Basisschaltungen des TTL-Gatters


Gatter in TTL-Technologie gehren zu den bekanntesten Gattern
Zentrales Element ist ein Multi-Emitter Transistor (1 )

5 V
Maximaler Strom (A = Low): EL Betr 1 = = 1,25 mA (Richtung aus dem Transistor)
4 k
Strom (A = High): EH 40 (Richtung in den Transistor)

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


64 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
TTL

Realisierung einer technischen Logikschaltung mit integrierten Basisschaltungen des TTL-Gatters


Gatter in TTL-Technologie gehren zu den bekanntesten Gattern
Zentrales Element ist ein Multi-Emitter Transistor (1 )

5 V
Maximaler Strom (A = Low): EL Betr 1 = = 1,25 mA (Richtung aus dem Transistor)
4 k
Strom (A = High): EH 40 (Richtung in den Transistor)

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


65 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Je nach verwendetem Substrat unterscheidet man zwischen n-MOS oder


p-MOS Transistor
n-Kanal MOSFET
Polysilizium-Gate
Siliziumdioxid
Drain

Source L

n n

Substrat oder Bulk

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66 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Je nach verwendetem Substrat unterscheidet man zwischen n-MOS oder p-


MOS Transistor
Die so genannte Strukturweite wird definiert als der Abstand zwischen Source-
und Drain- Gebiet
Anschlsse des Transistors: Gate (G), Source (S), Drain (D), Bulk (B)
N-Kanal MOSFET P-Kanal MOSFET
Source Gate Drain Source Gate Drain

n n p p
L L

p n

Bulk Bulk

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67 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Durch die externe Beschaltung kann ein Stromfluss zwischen Source und
Drain entstehen, der durch das Gate gesteuert wird
Durch dieses Verhalten wird ein elektronischer Schalter realisiert
Auf Basis des MOSFETs knnen nachfolgend logische Schaltungen aufgebaut
werden
Substrat und Source werden in der Regel verbunden (Verbindung nicht
eingezeichnet) + -
+ - + - + -

n n n n n n

p p p

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68 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Ziel: Modellierung der quantitative Abhngigkeit des Stroms DS von den


Spannungen DS und GS
Definition:
Schwellenspannung T
Elektronenbeweglichkeit
Dielektrizittskonstante des Siliziumdioxids ox
Oxiddicke ox
Kanalbreite und Kanallnge

Verstrkungsfaktor = ox
ox
Aufteilung in drei Arbeitsbereiche des Transistors
Sperrbereich
Linearer Bereich
Sttigungsbereich

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69 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Vereinfachte Transistormodelle fr den digitalen Schaltungsentwurf

Fr den NMOS-Transistor gilt


Sperrbereich
DS = 0 GS T 0
Linearer Bereich
2
DS
DS = n GS T DS 0 < DS GS T
2
Sttigungsbereich
n 2
DS = GS T 0 < GS T DS
2

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70 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Vereinfachte Transistormodelle fr den digitalen Schaltungsentwurf

Fr den PMOS-Transistor gilt


Sperrbereich
DS = 0 GS T 0
Linearer Bereich
2
DS
DS = n GS T DS 0 > DS GS T
2
Sttigungsbereich
n 2
DS = GS T 0 > GS T DS
2

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71 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)
NMOS (selbstsperrend) PMOS (selbstsperrend)

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72 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

pMOS p-Kanal Feldeffekttransistoren


D D

G G
S S
nMOS n-Kanal Feldeffekttransistoren

D D

G G
S S
cMOS Mischen der p- und n-Kanal Feldeffekttransistoren
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73 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Die CMOS (Complementary MOS) Technologie erlaubt bei Vernachlssigung


der Leckstrme eine im statischen Fall verlustfreie Schaltung DD
Es werden immer PMOS und NMOS Transistoren gemeinsam eingesetzt GS,p
S
Ziel ist es den Stromfluss zwischen der Versorgungsspannung 0 und Masse
zu minimieren G
D

Zwei digitale Zustnde e a


Fr e 0V schaltet der PMOS Transistor und a DD D

Fr e DD schaltet der NMOS Transistor und a 0V G


Realisierung eines CMOS Inverters
GS,n S

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Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

Die CMOS (Complementary MOS) Technologie erlaubt bei Vernachlssigung


Spannung
der Leckstrme (Leakage) eine im statischen Fall verlustfreie Schaltung
Es werden immer PMOS und NMOS Transistoren gemeinsam eingesetzt
5V
Ziel ist es den Stromfluss zwischen der Versorgungsspannung 0 und Masse zu 4V H
minimieren 3V
Zwei digitale Zustnde 2V
Fr e 0V schaltet der PMOS Transistor und a DD 1V L
0V
Fr e DD schaltet der NMOS Transistor und a 0V -1V
Realisierung eines CMOS Inverters -2V
-3V
-4V
Abhngig von der verwendeten Technologie erfolgt eine Definition der logischen
-5V
Pegel High (H) und Low (L) bzw. 1 und 0 (positive Logik) bzw. der
logischen Pegel High (L) und Low (H) bzw. 1 und 0 (positive Logik)

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75 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

NAND-Gatter auf Basis von CMOS-Invertern

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76 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

NAND-Gatter auf Basis von CMOS-Invertern

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77 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

NAND-Gatter auf Basis von CMOS-Invertern

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


78 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

NAND-Gatter auf Basis von CMOS-Invertern

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


79 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

NAND-Gatter auf Basis von CMOS-Invertern

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80 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
CMOS (Complementary-Metal-Oxide-Semiconductor)

NAND-Gatter auf Basis von CMOS-Invertern

Pegel LOW P-Kanal MOS-FETs T1 und T3 schalten, da U GS = U Betr. (HIGH)


P-Kanal MOS-FET T2 bzw. T3 schaltet, da U GS = U Betr. (HIGH)
Pegel LOW bzw. HIGH
N-Kanal MOS-FET T2 bzw. T4 schaltet, da U GS = U Betr. (HIGH)
Pegel HIGH N-Kanal MOS-FETs T2 und T4 schalten, da U GS = U Betr. (HIGH)

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Technische Realisierung
Technische Kenngren

Signallaufzeit (Propagation Delay pd ) ist die erforderliche Zeit um eine


nderung des Eingangssignals am Ausgang sichtbar zu machen

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82 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
Technische Kenngren

Signallaufzeit (Propagation Delay pd ) ist die erforderliche Zeit um eine


nderung des Eingangssignals am Ausgang sichtbar zu machen

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


83 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
Technische Kenngren

Signallaufzeit (Propagation Delay pd ) ist die erforderliche Zeit um eine


nderung des Eingangssignals am Ausgang sichtbar zu machen

Technische Grundlagen der Informatik Teil 5 Zahlensysteme, Arithmetik und Schaltalgebra


84 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Technische Realisierung
Technische Kenngren

Signallaufzeit (Propagation Delay pd ) ist die erforderliche Zeit um eine


nderung des Eingangssignals am Ausgang sichtbar zu machen

Index bezieht sich


auf das Ausgangssignal

Anstiegszeit (LOW-HIGH, Index LH) und Abfallzeit (HIGH-LOW, Index HL) in


der Regel unterschiedlich
Vereinfachte Annahme:pd = (pdLH + pdHL )/2
Angaben in Datenblttern in der Regel worst case
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85 Prof. Dr.-Ing. Gtz C. Kappen 23. Oktober 2017
Zusammenfassung

Analog vs. Digital


Binre Darstellung
Digitale Zahlensysteme
Schaltalgebra
Technische Realisierung
Bipolar-Transistor
CMOS-Transistor
Logische Gatter
Technische Kenngren

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Vielen Dank fr Ihre
Aufmerksamkeit!

Prof. Dr.-Ing. Gtz C. Kappen


Leiter Labor fr Nachrichtentechnik
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