Kapitel 12

Der MOS-Feldeffekttransistor
(MOSFET)
12.1

Zusammenfassung MOS-Kondensator

Das Banddiagramm eines n-MOS-Kondensators bei Einsetzen der Inversion hat die in Abb. 12.1 (a) dargestellte Form:

Abbildung 12.1: (a) Banddiagramm eines n-MOS-Kondensators (VD = 0) bei Einsetzen der Inversion.
Es gilt VG = Vi (x) + 2B . (b) Naherung fur den Fall mit Drainspannung bei Inversion: Die Biegung des
Leitungs- und des Valenzbandes bleibt S 2B . Die angelegte Drainspannung fuhrt zu einem zusatzlich
auftretenden Potenzialsprung V(x) > 0 an der Isolatorgrenzflache (y = 0, s. Abb. 12.2 (b)). Da VG =
Vi (x) V(x) + 2B , verkleinert sich der Potenzialsprung Vi (x) > 0 u ber die Isolatorbarriere und damit die
Elektronendichte im Leitungskanal zum Drainkontakt hin.
Im p-dotierten Substrat y > W herrscht Ladungsneutraltat, sodass die Bander horizontal verlaufen. Daher
fallt das Potenzial innerhalb des Halbleiters im Intervall 0 y W ab. Die gesamte hierdurch verursachte
Bandbiegung in diesem Intervall sei s > 0. Als Bedingung fur das Einsetzen der Inversion definieren wir
formal
s = 2B ,
(12.1)
wobei B > 0 der Abstand des chemischen Potenzials von der Bandluckenmitte im p-Substrat ist. Unter
der Bedingung (12.1) ist der Abstand zwischen der Leitungsbandkante und dem elektrochemischen Potenzial an der Grenzflache y = 0 identisch mit dem Abstand zwischen dem elektrochemischen Potenzial
und der Valenzbandkante im Substrat. Dies bedeutet bei gleich angenommener effektiver Zustandsdichte in
1

KAPITEL 12. DER MOS-FELDEFFEKTTRANSISTOR (MOSFET)

Leitungs- und Valenzband, dass die Elektronenkonzentration an der Grenzflache mit der Lochkonzentration
im Substrat u bereinstimmt (Inversion). Wir finden fur die gesamte angelegte Gatepannung VG = eUG > 0
in der idealen MOS-Struktur
VG = Vi + s .
(12.2)
Hier ist Vi ist der Betrag des u ber dem Isolator abfallenden Potenzials, der gegeben durch
Vi = eEi d = e

Qs
|Q s |d
=
0 i
Ci

(12.3)

mit Ci = 0 i /ed und der Breite d der Oxydschicht. Weiterhin ist

Q s = Qd + Qn < 0

(12.4)

die Gesamtflachenladungsdichte aller Ladungen im Bereich 0 y W. Diese besteht aus der Flachenladungsdichte der als vollstandig ionisiert angenommenen Akzeptoren Qd = eNA W und der Flachenladungsdichte der Inversionselektronen Qn . Wir nahern jetzt, dass s 2B fur alle Spannungen im Inversionsbereich, VG > VT , sodass
Qd + Qn
VG = Vi + 2B =
+ 2B .
(12.5)
Ci
Die Begrundung fur diese Naherung besteht darin, dass nach Einsetzen der Inversion bei wachsender Gatespannung im Wesentlichen nur zusatzliche Inversionselktronenladung im Halbleiter aufgebaut wird. Wegen
ihrer Nahe zum Oxyd fuhrt diese Ladung nur zu Feldern, die im Oxyd abfallen. Sodann
Qn = Ci (VG 2B ) Qd = Ci vG ,

(12.6)

mit vG = VG VT . Hier definieren wir die Einsatzspannung VT fur die Bildung des Inversionselektronengases
durch die Bedingung Qn = 0 in (12.5), sodass
VT = 2B

Qd
.
Ci

(12.7)

In den Ubungen
zeigen wir
p
VT = 2B +

4B 0 NA
.
Ci

(12.8)

12.2. DER MOSFET

Abbildung 12.2: (a) Schematischer Aufbau eines n-Kanal Feldeffekttransistors. (b) Durch die Drainspannung verursachte Absenkung der Elektronenenergie V(x) an der Oxyd-Halbleitertrennflache bei y = 0.

12.2

Der MOSFET

Abbildung 12.2 (a) zeigt den typischen Aufbau eines MOSFETs (MOS-Feldeffekttransistor). Es handelt
sich hier um einen n-Kanal MOSFET, d. h. der leitende Kanal entsteht durch eine Inversionselektronenschicht in einem p-leitenden Substratmaterial. Typische Kennlinien finden sich in Abb. 12.3.
Im Standardzugang wird der Diffusionsstrom vernachlassigt, sodass der Strom im n-Kanal durch den Driftstrom
J~ = enE~
(12.9)
gegeben ist, wobei n und die Dichte und die Beweglichkeit der Inversionselektronen sind. In einem eindimensionalen Modell ist E~ = E(1, 0, 0) und J~ = J(1, 0, 0). Per Definition gilt
eE~ = eE(1, 0, 0) = V pos (x),

(12.10)

wobei V pos die Energie eines gedachten Teilchens mit einer positiven Elementarladung ist und V pos die
auf dieses Teilchen wirkende Kraft. Wir definieren V(x) als die von der angelegten Source-Drain-Spannung
hervorgerufene zusatzliche elektrostatische Energie des negativ geladenen Elektronen (dV/dx < 0, s. Abb.
12.2 (b)), sodass V(x) = V pos (x). Aus Gl. (12.10) ergibt sich dann E = e1 dV/dx. Fur die x-Komponente
der Stromdichte resultiert dann aus (12.9)
J = n

dV(x)
< 0.
dx

(12.11)

Am geerdeten Source-Kontakt bei x = 0 gilt V(0) = 0 und am Drainkontakt bei x = L liegt die Drainspannung an sodass V(L) = eU D VD . Der Betrag des Drainstroms ID ergibt sich durch Integration u ber die
aktive Bauelementregion in y- und z-Richtung
Z
Z
ID
dydz|J| = D
dy(J).
(12.12)
0

Hierbei ist D die Breite des Transistors in z-Richtung, dessen Eigenschaften in dieser Richtung als homogen
angenommen werden. Bei der unteren Grenze der y-Integration von 0 nehmen wir einen idealen Isolator

KAPITEL 12. DER MOS-FELDEFFEKTTRANSISTOR (MOSFET)

Abbildung 12.3: Links: Experimentelle Ausgangskennlinie eines MOSFETs fur VG

=
2.5V, 2.75V, 3V, ...., 4V. Rechts: Linearer Teil fur kleine Drainspannungen, der Transistor in der Funktion
als Steuerbarer Widerstand, nach http://www.physics.csbsju.edu/trace/nMOSFET.CC.html
mit einer unendlichen Potenziallbariere an, sodass die Eindringwahrscheinlichkeit der Inversionselektronen
in die Barriere verschwindet. Einsetzen von Gl. (12.11) ergibt
Z
D dV
dV
dyn(x, y)
Qn (x),
(12.13)
ID = D
dx 0
e dx
wobei
Qn (x) = e

(12.14)

dyn(x, y)
0

die ortsabhangige Flachenladungsdichte der Inversionseektronen ist. Fur kleine Source-Drain-Spannungen

konnen wir einen linearen Potenzialabfall entlang des Kanals annehmen
VD
x
L

V(x) =

dV
VD
=
dx
L

(12.15)

und konnen Qn (x) Qn nach Gl. (12.6) berechnen, sodass nach (12.13)
ID =

D VD
Ci vG = vG VD
e L

(12.16)

mit dem Ubertragunswertfaktor

= D/eLCi . Fur kleine Drainspannungen beginnen die in Abb. 12.3
dargestellten Ausgangskennlinien also linear, wobei die Steigung proportional vG wachst.
Fur groere Drainspannungen schrumpft die Elektronendichte zum Kanalende hin. Zur Erklarung dieses
Phanomens addieren wir, wie in Abb. 12.1 (b) dargestellt, einen von der Drainspannung verursachten
zusatzlichen Potenzialsprung V(x) > 0 in Gl. 12.5. Da die Bandverbiegung im Halbleiter als konstant
2B angenommen wird, fuhrt dieser zusatzliche Potenzialsprung auf
VG = Vi (x) V(x) + 2B .

(12.17)

Im Vergleich mit (12.5) entsteht ein verkleinerter Potenzialsprung Vi (x) < Vi u ber der Isolatorbarriere.
Differenzbildung von (12.5) und (12.17) fuhrt auf
Vi (x) = Vi + V(x).

(12.18)

Es folgt mit der ortabhangigen Flachenladungsdichte Qn (x) der Inversionselektronen

Qd + Qn (x)
Qd + Qn
= Vi (x) = Vi + V(x) =
+ V(x) .
|{z}
Ci
C
| {zi }
<0

(12.19)

>0

Wir erhalten mit (12.6)

Qn (x) = Qn Ci V(x) = Ci [vG + V(x)].

(12.20)

12.2. DER MOSFET

Abbildung 12.4: Ausgangskennlinienfeld eines Feldeffekttransistors, die Spannungseinheit u wurde

gewahlt, um eine moglichst einfache Darstellung zu bekommen. Dunkelblaue Linien nach Gl. (12.23),
blaugrune Linie Sattigungsstrom IDsat nach Gl. (12.25). Beide Regime getrennt durch die rot gestrichelte
Linie pinch-off-Bedingung VD = vG (s. Abb. 12.6 (a)).

Da V(x) < 0 monoton fallt, wird Qn (x) zum Kanalende hin immer kleiner. Mit Gl. (12.20) wird Gl. (12.13)
zu
DCi
dV
[vG + V(x)]
ID =
.
(12.21)
e
dx
Wir integrieren nun auf beiden Seiten u ber x0 von 0 bis x und erhalten mit konstantem ID
"
#
DCi
V(x)2
ID x =
vG V(x) +
.
(12.22)
e
2
Durch Einsetzen von x = L und V(L) = VD lasst sich der Strom berechnen

V 2

ID = vG VD D .
2

(12.23)

Dieser Ausdruck ist in Abb. 12.2 in blau eingetragen. Fur allgemeine x resultiert aus (12.22)

2ID
x=0
V(x)2 + 2vG V(x) +
D
s
s

V2
2ID
2x
2
vG VD D .
V(x) = vG + vG
x = vG + vG2
D
L
2

(12.24)

(s. Abbn. 12.2 und 12.5). Die Gleichungen (12.23) und (12.24) gelten nach Gl. (12.20) nur, Qn (x) < 0, d.
h. vG + V(x) > 0. Bei zu groen Drainspannungen wird |V(L)| = | VD | vG , d.h. es tritt beim Punkt
x = L keine Inversion mehr statt. Bei der Sattigungsdrainspannung VD = V sat = vG verschwindet die
Inversionselektronenflachendichte Qn (x) bei x = L. Es findet der sogenannte pinch-off des Kanals statt (s.

KAPITEL 12. DER MOS-FELDEFFEKTTRANSISTOR (MOSFET)

rote Punkte in Abb. 12.2). Der Drainstrom nimmt dann seinen Maximalwert (Sattigungsstrom)
IDsat =

2
v
2 G

(12.25)

an, den er auch fur VD > V sat beibehalt (Sattigungsbereich, blaugrune Linien in Abb. 3). Um das Verhalten des Transistors im Sattigungsbereich zu verstehen, formulieren unter Vernachlassigung des Diffusionsstroms
dV
dV
J = env en
v= ,
(12.26)
dx
dx
d. h. die Geschwindigkeit und auch die dissipierte Leistung nehmen zum Kanalende hin stetig zu. Bei

Abbildung 12.5: Veranderung der wichtigen Groen entlang des Kanals: Geschwindigkeit (blau), Potenzial
(rot) und Dichte (grun). Dunn gestrichelt bei Pinch-off.
der Sattigungsspannung VD V sat vG verschwindet die Elektronendichte am Kanalende, es findet der
pinch-off des Elektronenkanals statt. Der Drainstrom nimmt dann den maximalen Wert I sat an. Dieser
Sattigungsstrom verandert sich bei weiterer Erhohung der Drainspannung nicht mehr. Der hierzu fuhrende
Wirkmechanismus ist in der folgenden Skizze dargestellt:

Abbildung 12.6: (a) Der Leitungskanal am pinch-off-Punkt und (b) der Leitungskanal im Sattigungsregime
Eine Erhohung der Drainspannung fuhrt dazu, dass der Punkt des pinch off (hot spot) etwas zum SourceKontakt hin wandert. Zwischen dem pinch-off Punkt und dem Drain-Kontakt entsteht ein Bereich, in
dem die Inversionselektronendichte verschwindet. Dieser Bereich entspricht der hochohmigen Verarmungs
schicht eines pn-Uberganges
in Sperrichtung. Die u ber V sat hinaus angelegte Drainspannung fallt daher in

12.3. CMOS-INVERTER UND CMOS-TECHNIK

diesem Bereich ab, sodass u ber dem Kanal immer noch V sat abfallt und daher immer noch I sat fliet. Dieser

Strom entspricht dem Minoritatstragerstrom Jgen u ber den gesperrten pn-Ubergang.

Er wird also verlustlos
u ber das Verarmungspotenzial zum Drainkontakt gefegt.

12.3

CMOS-Inverter und CMOS-Technik

Die CMOS(Complementary metaloxidesemiconductor)-Technik beruht auf einer Kombination von p-Kanalund n-Kanal-Feldeffekttransistoren zur Realisierung von integrierten digitalen sowie analogen Schaltungen.
Diese sehr haufig eingesetzte Technik wurde 1963 von Frank Wanlass bei Fairchild Semiconductor entwickelt. Das Grundprinzip lasst sich gut am in Abb. (12.7) gezeigten CMOS-Inverter demonstrieren:

Abbildung 12.7: a) Schaltplan eines Inverters in CMOS Technik. Oben der p-Kanal FET undten der n-Kanal
FET. b) und c) Die Einzelkennlinien der Transistoren wie in Abb. 3.
Die gewunschte Logikoperation wird zum Einen in p-Kanal-Technik (als Pull-Up-Pfad) und zum Anderen
in n-Kanal-Technik (als Pull-Down-Pfad) entwickelt und in einem Schaltkreis zusammengefuhrt. Durch
die gleiche Steuerspannung jeweils zweier komplementarer Transistoren (einmal n-Kanal, einmal p-Kanal)
sperrt immer einer der Transistoren und der andere ist leitend. Es fliet somit kein Strom. Eine niedrige
Spannung von ca. 0 V am Eingang (E) des Inverters entspricht dabei der logischen 0. Sie sorgt dafur, dass
nur die p-Kanal-Komponente Strom leitet und somit die Versorgungsspannung mit dem Ausgang (A) verbunden ist und damit auf der logischen 0 steht. Die logische 1 entspricht einer hoheren positiven Spannung
(bei modernen Schaltkreisen > 1V) und bewirkt, dass nur die n-Kanal-Komponente leitet und somit die
Masse mit dem Ausgang verbunden ist, was die logische 1 bedautet.
Unter der BiCMOS-Technik versteht man eine Schaltungstechnik, bei der Feldeffekttransistoren mit Bipolartransistoren kombiniert werden. Dabei werden sowohl der Eingang als auch die logische Verknupfung in
CMOS-Technik realisiert. Fur die Ausgangsstufe werden Bipolartransistoren eingesetzt.

Zur Konstruktion der Ubertragungsfunktion

eines CMOS-Inverters gehen wir von den in Abb. 12.7 (b)
und (c) schematisch gezeigten Ausgangskennlinien des n-Kanal- und des p-Kanal-FETs aus. Eine positiven
Spannung VDn am n-FET bedeutet eine positive Aufladung der Drain, es flieen also negative Elektronen
von Source nach Drain, der technische Strom fliet in umgekehrter Richtung und IDn ist positiv. Positive
Drain Spannung VDp fuhrt zur negativen Aufladung der Drain und es flieen dann Locher von Source zur
Drain, was einem positiven IDp entspricht. Beide Transistoren sind gekoppelt durch die Bedingung
IDp = IDn = ID

(12.27)

KAPITEL 12. DER MOS-FELDEFFEKTTRANSISTOR (MOSFET)

Die Abbildung 12.8 illustriert, wie aus dieser Kopplungsbedingung die Ubertragungsfunktion
des Inverters
resultiert: Die Teilbilder (a) und (b) enthalten noch einmal die Kennlinien der Einzeltransistoren, der Schar-

Abbildung 12.8: a) Ausgangskennlinie des n-FETs, b) Ausgangskennlinie des p-FETs bei VDD = 5V Betriebsspannung, c) Konstruktion der Arbeitspunkte (rosa Kreise) des Inverters und d) Konstruktion der

Ubertragungsfunktion
Uin vs.Uout .
parameter ist nun Vin = VGn = VDD VG p . Teilbild (c) vereinigt beide Kennlien in einem Diagramm, wobei
auf der x-Achse das Argument Vout = VDn = VDD VDp auftaucht. Weiterhin wird nun IDp = IDn = ID
gesetzt. Die Schnittpunkte der Kurven der beiden Transistoren mit gleichem Vin ergeben die Arbeitspunkte.

Wie in Teilbild (d) dargestellt, folgt direkt die Ubertragungsfunktion

aus der die Inversionseigenschaften
hervorgehen. Es ist ersichtlich, dass nur beim Umschalten zwischen 0 und 1 ein nennenswerter Strom fliet.

 ZUKUNFTIGE

12.4. QUANTENTRANSPORT IN NANO-FETS FUR

HOCHINTEGRIERTE SCHALTUNGEN9

12.4

zukunftige

Quantentransport in Nano-FETs fur

hochintegrierte Schaltungen

12.4.1

Motivetion

Technologische Fortschritte ermoglichen die Verwendung von Bauelementen mit immer kleiner werdenden
Abmessungen in hochintegrierten elektronischen Schaltkreisen. Durch die wachsende Anzahl der bei gegebener Chipgroe erzielbaren elektronischen Funktionen sinken die Produktionskosten. Da der Feldeffekttransistor (FET) in diesen Schaltungen eine zentrale Rolle spielt, ist dessen Kanallange eine entscheidende
Groe. Der typische Aufbau eines MOSFET (MOS-Feldeffekttransistor) ist in der folgenden Abbildung
dargestellt. Es handelt sich um einen n-Kanal MOSFET, d. h. der leitende Kanal entsteht durch eine Inver-

Abbildung 12.9: Oben: Schematischer Aufbau eines n-Kanal Feldeffekttransistors. Unten: Durch die Drainspannung verursachte Absenkung der Elektronenenergie V(x).
sionselektronenschicht in einem p-leitenden Substratmaterial. Waren in den siebziger Jahren Kanallangen
von 10m Stand der Technik sind es momentan Kanallangen von unter vierzig Nanometern [?]. In der Forschung werden Transistoren mit Kanallangen im Bereich von 10nm untersucht[?, ?, ?]. Zudem werden
in Forschung und Anwendungen auch alternative Geometrien und Materialien eingesetzt [?], wie bei Carbon Nanotube FETs (CNFET)[?, ?], Doppelgate FETs (DGFET) [?], Silicon-on-Insulator MOSFETs (SOI
MOSFET) [?], Silizium-Nanowiretransistoren (SNWT) [?, ?], strained channel FETs[?] oder Transistoren
in hybrid-orientation Technologie (HOT) [?] entwickelt.

12.4.2

Source/Drain Engineering

Um diese kleinen und daher storungsanfalligen Elektronenkanale zerstorungsfrei und glatt zu kontaktieren
ist ein aufwendiges Source/Drain engineering notig. Die Kontaktwannen werden durch einen fingerartigen flachen Auslaufer der n++ -Dotierung (shallow junction extension (SDE)) an den Kanal herangefuhrt.

Dieser Finger besteht aus einem ultraflachen und ultrahochdotierten pn-Ubergang

(shallow junction extension) mit einer Fingerspitze die unter das Gate ragt, die in Abb. 12.11 Overlap genannt wird. Damit
der Finger trotz seines kleinen Querschnitts noch leitend bleibt, ist eine sehr starke Dotierung notig, die
z. B. durch ein flash annealing mit Laserblitzen ermoglicht wird. Die SDE spielt in der Anwendung des
Landauer-Buttiker Formalismusses eine wichtige Rolle.

10

KAPITEL 12. DER MOS-FELDEFFEKTTRANSISTOR (MOSFET)

Abbildung 12.10: Aus: R. Chau, Role of High-k Dielectrics .. Intel Cooperation, 2005

12.5

Drift-diffusiver Transport vs. Ballistischer Transport

Durch den Wandel in den Groenordnungen vom Mikrometermastab zum Nanometermastab wird eine
drastische Veranderung der Transportmechanismen hervorgerufen: Bei Kanallangen im Mikrometerbereich vollzieht sich der Ladungstransport im Drift-Diffusionsregime. Hier kann angenommen werden, dass
sich durch schnelle Stoe ein lokales Gleichgewicht einstellt, das sich durch lokale quasi-elektrochemische
Potentiale beschreiben lasst. Die im stromfuhrenden Zustand resultierende kleine Storung dieses Gleichgewichts kann durch die Boltzmanngleichung berechnet werden. Wie bekannt, resultiert ein Strom der aus
zwei Komponenten besteht, zum einen aus dem Driftstrom, der durch ein elektrisches Feld induziert wird
und zum anderen aus dem Diffusionsstrom, der durch Konzentrationsgradienten hervorgerufen wird,
J~ =

enE~
|{z}
Feldstrom

eDn
.
|{z}
Diffusionsstrom

(12.28)

Die Beweglichkeit berechnet sich nach = e/m, wobei, wie bereits aus dem Drudemodell bekannt, die
mittlere Zeit zwischen zwei inelastischen Stoen des zufallsgehenden Elektrons ist.

Abbildung 12.11: Struktur der Kontakte: Source/Drain engineering. Die source/drain extension (SDE) so
wie der source/drain-gate Uberlapp
werden eingerichtet um die Transistorkennlinien zu optimieren. Eine
moglichst flache SDE bewirkt, dass die Ladungsdichte im Elektronenkanal nur schwach von der Drainspannung abhangt (aus Ref. [[?]]).

12.5. DRIFT-DIFFUSIVER TRANSPORT VS. BALLISTISCHER TRANSPORT

11

Im Gegensatz dazu, werden bei typischen Langen von unterhalb von einigen zehn Nanometern Streuprozesse durch Verunreinigungen oder Gitterschwingungen immer unwichtiger und Quantentransport gewinnt
an Bedeutung [?, ?]. Im Extremfall, dem sogenannten ballistischen Limes, wird angenommen dass die Ladungstrager ungestreut das Bauelement durchqueren. Die Beweglichkeit als eine u ber viele Stoe gemittelte
Groe hat dann keine physikalische Bedeutung mehr. Die Dynamik der stromtragenden Ladungstrager wird
durch Wellenfunktionen beschrieben, die im gesamten Bauelement koharent definiert sind.

12.5.1

Auswirkungen des Ubergangs

in den Nanobereich

Durch das Auftreten von im Bauelement durchgangig koharenten Wellenfunktionen werden vollig neue
Wirkungsprinzipien moglich, wie der negative differenzielle Widerstand in einer resonanten Tunneldiode belegt [?] . Auerdem ist zu erwarten, dass im ballistischen Limes weit groere Ladunsgstragergeschwindigkeiten als die Sattigungsgeschwindigkeit im Drift-Diffusionsmodell moglich sind.
Es entstehen auch Nachteile, die eine fortschreitende Miniaturisierung der Standardarchitektur der FETs
stark erschweren. Dies sind im Wesentlichen Tunneleffekte zum Einen durch die Isolatorbarriere und zum
Anderen durch die Source-Drainbarriere. Erstere fuhren zu Gate leakage Stromen, die man durch alternative Gateisolatoren mit einer hohen Dielektrizitatskonstant (high-k dielectrics) einzudammen versucht.
Die Auswirkung von Source-Drain Tunnelstromen ist in Abb. 12.16 demonstriert: Es ergeben sich im
leitenden Zustand des Transistors gerundete I-V-Kennlinien mit einem schwachen, fast linearen Anstieg
fur groere Drainspannungen (quasi-Sattigung). An Stelle sperrenden Zustands im Mikrotransistor ergibt
sich im Nanotransistor nur ein quasi-sperrender Zustand. Hier fuhren die Tunnelstrome u ber die SourceDrainbarriere zu signifikanten Leckstromen, die zu einer positiven Krummung der I-V-Kennlinien fuhren.
Zwischen dem leitendem Regime mit negativer Kennlinienkrummung und dem sperrendem-Regime mit
positiver Krummung existiert eine nahezu lineare Schwellkennlinie.

Abbildung 12.12: Eine extrem hohe Dotierung bis 1020 1021 cm3 sorgt dafur, dass die SDE trotz ihrer
Schmalheit leitend bleibt (aus Ref[[?]]).

12

KAPITEL 12. DER MOS-FELDEFFEKTTRANSISTOR (MOSFET)

Abbildung 12.13: a.) Drift-Diffusiver Transport durch einen leitenden Kanal zwischen zwei metallischen
Kontakten, Source und Drain. Auf Grund der vielen Streuer (Kreise mit Kreuzen) bewegt sich der Ladungstrager (durchgezogene Linie mit Richtungspfeil) wie ein durch das elektrische Feld getriebener Zufallsgeher
auf seinem Weg von Source nach Drain. b.) Einteilung des Gesamtsystems in Zellen bei ~rn . In jeder Zelle ist
die Lage des Leitungsbandes LB durch das lokale Potenzial definiert, sowie einezeitabhangige lokale Verteilungsfunktion (~rn , ~k, t) der Ladungstrager im Impulsraum. Auf Grund der vielen Streuprozesse ist diese
lokale Verteilungsfunktion nahe an einer Fermifunktion mit einem lokalen elektrochemischen Potenzial.

Abbildung 12.14: Ballistischer Quantentransport: Die Ladungstrager werden durch im Kanal koharente
Streuzustande beschrieben. Diese konnen sich ausbilden, weil im Gegensatz zum diffusiven Limit in Abb. 1

im ballistischen Fall keine Streuung im Kanal stattfindet. In den gestrichelte Ubergangsbereiche

S und D .
werden im Teilchenaustausch mit den Kontaktreservoirs Streuzustande gebildet (ein) oder auch reflektierte
(ref) und transmittierte (trans) Komponenten der Streuzustande (reflexionslos) absorbiert. Schematisch mit
gestrichpunkteter Linie gezeigt: Bildung eines Streuzustandes mit einer einlaufenden Transversalmode i =
0 und Absorption einer transmittierten Komponente mit einer Transversalmode i = 1 im Drainkontakt.
Durch die transmittierte Komponente des Streuzustandes entsteht der quantenmechanische Strom.

12.5. DRIFT-DIFFUSIVER TRANSPORT VS. BALLISTISCHER TRANSPORT

13

Abbildung 12.15: Aus: Research Challenges for CMOS Scaling: Industry Directions, Tze-Chiang (T.C.),
Chen IBM Fellow, 2007 Industry Strategy Symposium 4-6 February 2007, Zurich, Switzerland

Abbildung 12.16: Aus Ref. [[?]]