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Zusammenfassung
Souphiane Bensalim
July 12, 2022
OneNote 04.03.22, 21:59
VL01 + VL02
Saturday, 19. February 2022 20:40
• Ganze Zahlen:
Nachteil? --> inkompatibel mit binärer (unsigned) Addition + nicht eindeutig: doppelte
Darstellung für null
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Vorteil: kompatibel mit Addition + kein Überlauf bei Addition positiver und negativer Zahl
gleicher Breite .. Warum?
Warum füllt man auf mit Wert des Vorzeichen-Bits für Zweierkomplement Darstellung?
Bei 0..0 ist es klar, bei 1..1:
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Wieso ist die Zahl −1−1 in Zweierkomplement immer mit voll gesetzten 1-en unabhängig von
der Bitlänge?
Weil das MSB gleich 1 sein muss und das Zweierkomplement per sign-extension erweitert
wird, und dadurch alles mit 1en aufgefüllt wird.
Abstraktion: Verstecken (für eine spezielle Aufgabe) “unnötiger” Details. E.g. Benutzer braucht
nur die von ihm zu bearbeitende Schicht zu kennen
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VL03
Saturday, 19. February 2022 21:01
• Was repräsentiert XOR mit mehreren Eingängen? Was ist eine Paritätsfunktion?
Parität von 𝑚m Wörtern mit 𝑛n Bit-Breite. Wie viele Bits werden insgesamt benöntigt (für Längen und
Breitenparität)?
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Wie löst man, dass pMOS nur 1 gut leitet und nMOS nur 0 gut leitet?
CMOS oder Transmissionsgatter
Transmissionsgatter: paralelle Kombination von nMOS und pMOS
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Moore’sches Gesetz?
Alle 18 Monate verdoppelt sich die Anzahl der Transistoren auf einem Chip
Warum sind bei CMOS der pMOS pull up und den nMOS pull down komplementär?
Um sicherzustellen, dass es zu keinem Kurzschluss kommt (Vdd und GND werden nie beide
angeschlossen). Wenn dies der Fall ist, der Output kann in der verbottenen Zone gelangen und die
Transistoren eine große Menge an Energie kunsommieren, folglich ausbrennen.
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VL04
Saturday, 19. February 2022 23:26
Volladdierer Gleichungen?
MINTERM?
DNF?
Summe aller Minterme, für welche die Funktion wahr ist = Sum of products = Disjunktive Normalform
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MAXTERM?
KNF?
Produkt aller Maxterme, für welche die Funktion falsch ist = Konjunktive Normalform = product of
sums
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VL05
Sunday, 20. February 2022 18:59
• Logikminimierung durch Anwendung der Theoreme und Axiome der Boolsche Algebra
• Bubble Pushing
• Karnaugh Diagramm
• Espresso
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Grey Code?
Der Gray-Code ist eine binäre Darstellung, bei der sich benachbarte Codewörter nur in einer einzigen
binären Ziffer unterscheiden.
Im Karnaugh-Veitch-Diagramm erkennt man den Graycode daran, dass Übergänge nur zwischen
(horizontal oder vertikal) benachbarten Feldern vorkommen.
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VL06
Sunday, 20. February 2022 19:34
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Ausbreitungsverzögerung?
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Kontaminationsverzögerung?
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VL07
Tuesday, 22. February 2022 09:14
• Welche Schifter haben wir in der Vorlesung kennengelernt? Wie funktionnieren sie?
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+ Halbaddierer (a + b = s + c)
+ Ripple-Carry-Adder: a und b aus mehreren bits => volladdierer bei jedem Bit. Problem:
Langsam, es muss immer gewartet, bis Ci gerechnet wird bevor es weitergeht.
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• Timing in CLA:
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• Gleichheit ueberpruefen?
Idee: XNOR = 1 wenn A0=B0, so es muss sein, dass Ai=Bi for each i.
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Wiederholung:
• Kombinatorische Logik?
• Sequenzielle Logik?
• Warum reichen kombinatorische Schaltungen nicht aus?
+ Bistabile Grundschaltung:
Nachteil:
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Nachteil: noch kein CLK Signal, 2 Eingaenge J und K haette gerne nur ein D: data
+ D-Latch
Nachteil:
D-Latch ist Taktphasen-gesteuert => breites “Abtastfenster” sorgt für Unschärfe, bspw. unklar, ob
Störimpuls übernommen wurde
+ D-FlipFlop
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• Taktphase vs Taktflanke-gesteuert?
Taktphase: Abtastfenster immer wenn CLK=1 -> für Hälfte der gesamten Zeit transparent, für Hälfte
der Zeit kombinatorisch. Problem = breites “Abtastfenster” sorgt für Unschärfe.
Taktflanke: genau bei steigender CLK Flanke wird der Wert uebernommen => es wird der Wert von D
übernommen, der unmittelbar vor der Taktflanke anliegt. Diese Wert bleibt gespeichert bis zum
naechsten CLK Flanke
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VL08
Tuesday, 22. February 2022 12:35
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An N-bit register is a bank of N flip flops that share common CLK input, so that all bits of the
register are updated at the same time.
Register:
• Anwendungsbeispiele SSS?
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• Wie loest man das Problem mit Benutzereingaben, wie stellt man sicher dass es nicht die
zeitliche Bedingungen verletzt?
=> Schieberegister fuer Synchronisation
• Latenz Gleichung?
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VL09
Tuesday, 22. February 2022 14:30
• Welche zwei FSMs haben wir in der Vorlesung kennengelernt? Unterschiede dazwischen?
Moore & Mealy
Moore machines: - the output depends only on the state of the system. - Hence, in state transition
diagrams for Moore machines, the outputs are labeled in the circles.
Mealy machines: - the outputs can depend on inputs as well as the current state. - Hence, in state
transition diagrams for Mealy machines, the outputs are labeled on the arcs instead of in the circles.
The block of combinational logic that computes the outputs uses the current state and inputs.
Unfortunately, there is no simple way to find the best encoding except to try all possibilities, which is
infeasible when the number of states is large. However, it is often possible to choose a good encoding
by inspection, so that related states or outputs share bits. with one-hot encoding, the next-state and
output logic is often simpler, so fewer gates are required.
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VL10
Tuesday, 22. February 2022 14:47
• Symulation vs Synthese?
• Was ist ein Modul bei SystemVerilog? Welche Arten von Modulbeschreibungen gibt es?
• Bitweise Verknuepfungen?
• Rdeuktionsoperatoren?
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X'bZ
E.g. assign y = en ? a : 4’ bz ;
#2: Verzoegerung um 2*timescale nachdem die rechte Steite der Gleichung sich aendert.
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VL11
Tuesday, 22. February 2022 16:35
Bit, logic, int, integer, enum, time, real, typedef, struct, … vektoren, arrays
Siehe oben
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• Wann findet die Zuweisung statt bei: assign, always_comb, always, initial
Always_comb: + zum Zeitpunkt 0, nachdem alle initial und always Blöcke gestartet sind
+ und immer wenn der Wert von RHS sich ändert
always führt eine Instruktion als Endlosschleife aus, durch Klammerung (begin . . . end) werden Instruktionen
zusammengefasst. alle always Blöcke werden parallel (nebenläufig) ausgeführt
Initial: Einmalige Ausfuehrung, für Initialisierung in der Simulation verwenden. entspricht always begin <instr> @(0);
end
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• Generate in SystemVerilog?
• DUT vs UUT
• Time vs realtime?
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VL12 + VL13
Tuesday, 22. February 2022 20:58
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• Was ermoeglicht ein Schieberegister mit parallelem Laden? Wie wird es implementiert?
Anwendungsbeispiel?
Emoeglicht die Nutzung als N-Bit register oder als Schieberegister.
Anwendung: sowohl als seriell-parallel-wandler (Sin zu Q0:N-1Load=0) als auch als parallel-seriell-
wandler (D0:N-1 zu Sout, Load=1)
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OneNote 04.03.22, 22:02
• Was sind die zwei Parametern, mit denen man eine Zelle genau ansprechen kann?
Wordline und Bitline
• Wordline?
Entspricht einer eindeutigen Adresse. Maximal eine Wordline kann HIGH sein. Einzelne Zeile im Speicherfeld wird
gelesen/geschrieben.
• Bitline?
Ermoeglicht lesen oder schreiben von genau eine Zelle. Lesen=Z , Schreiben=0/1
• RAM vs ROM?
RAM: Flüchtig, Schnelles Lesen und Schreiben, Der Hauptspeicher Ihres Computers ist RAM (meist DRAM)
ROM: Nicht flüchtig, Schnelles Lesen, aber Schreiben ist unmöglich oder langsam. Flash-Speicher in Digitalkameras,
USB-Sticks und SSDs sind alles ROMs
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OneNote 04.03.22, 22:02
• Warum soll in DRAM der Wert regelmäßig und nach dem Lesen aktualisiert?
DRAM ist mit Kondensator implementiert.
Ladungsverlust des Kondensators verschlechtert den Wert mit der Zeit (1 -> 0)
Lesen zerstört den gespeicherten Wert
Dynamisch: Der Speicherwert muss periodisch neu geschrieben werden, denn Kondensator verliert Ladung durch
Leckströme.
Statisch: Keine Auffrischung erforderlich. Inverter treiben Werte auf gültige Logikpegel.
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Wichtig: es gibt innen im Oxydschicht ein floating gate, was geladen und entladen soll und somit die Funktion der Flash
aendert. Laden: Source=0, Drain=Gate=12V /// Entladen: Source=offen, gate=0V,drain=12V
-> Lookup-Table
• Implementiere RAM und ROM mit SystemVerilog (Siehe Seite 24 und 25)
• PLA?
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• PLAs vs FPGAs?
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