Digitaltechnik Vorlesung 2:

Zusätzliches Material
Mathieu Luisier
Institut für Integrierte Systeme, ETH Zürich
| 23.09.18 | 1
 ODER Verknüpfung
Wenn Aussage A (Eingang) wahr oder Aussage B (Eingang)
wahr ist, dann ist Aussage Y (Ausgang) wahr

(1) Schalterlogik:
𝑨
VDD=0.8 V 𝒀 Parallelchaltung
UR=0
R>0
𝝋𝒀 =0 Masse
I=0 𝑩 Widerstand

(2) Wahrheitstabelle:
A B Y
0 0 0
& 0 V (Masse)
0 =
0 1 1
1=& 0.8 V (VDD)
1 0 1
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 ODER Verknüpfung
Wenn Aussage A (Eingang) wahr oder Aussage B (Eingang)
wahr ist, dann ist Aussage Y (Ausgang) wahr

(1) Schalterlogik:
𝑨
IA=0 Parallelchaltung
VDD=0.8 V 𝒀
UR=VDD
R>0
𝝋𝒀 =VDD Masse
I=VDD/R IB=I 𝑩 Widerstand

(2) Wahrheitstabelle:
A B Y
0 0 0
& 0 V (Masse)
0 =
0 1 1
1=& 0.8 V (VDD)
1 0 1
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 ODER Verknüpfung
Wenn Aussage A (Eingang) wahr oder Aussage B (Eingang)
wahr ist, dann ist Aussage Y (Ausgang) wahr

(1) Schalterlogik:
𝑨
IA=I Parallelchaltung
VDD=0.8 V 𝒀
UR=VDD
R>0
𝝋𝒀 =VDD Masse
I=VDD/R IB=0 𝑩 Widerstand

(2) Wahrheitstabelle:
A B Y
0 0 0
& 0 V (Masse)
0 =
0 1 1
1=& 0.8 V (VDD)
1 0 1
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 ODER Verknüpfung
Wenn Aussage A (Eingang) wahr oder Aussage B (Eingang)
wahr ist, dann ist Aussage Y (Ausgang) wahr

(1) Schalterlogik:
𝑨
IA=I/2 Parallelchaltung
VDD=0.8 V 𝒀
UR=VDD
R>0
𝝋𝒀 =VDD Masse
I=VDD/R IB=I/2 𝑩 Widerstand

(2) Wahrheitstabelle:
A B Y
0 0 0
& 0 V (Masse)
0 =
0 1 1
1=& 0.8 V (VDD)
1 0 1
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ÄQUIVALENZ-Verknüpfung, XNOR-GATTER

Wahrheitstabelle:

A B *∧𝐁
𝐒=𝐀 * 𝐐 = 𝐀∧𝐁 Y= 𝐒 ∨ 𝐐
0 0 1 0 1
0 1 0 0 0
1 0 0 0 0
1 1 0 1 1

Nur wenn beide Eingänge äquivalent sind, ist der Ausgang 1

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Wahrheitstabelle eines UND-Gatters mit 3 Eingängen
Die Wahrheitstabelle eines UND-Gatters mit 3 Eingängen
besitzt 4 Spalten und 23=8 Zeilen

A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1

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 NOR-Gatter mit 4 Eingängen

A
≥1
B

Y
Zeit

Nur wenn A=B=C=D=0 ist Y=1

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 NAND mit 3 Eingängen aus 3 Schaltern

NAND-Gatter

VDD=0.8 V 𝒀 𝑨 𝑩 𝑪
Widerstand
R>0
Masse

Wenn A=B=C=1, dann ist der Ausgang Y mit der Masse

gebunden, i.e. Y=1 und die angelegte Spannung VDD=0.8 V
fällt über den Serie Widerstand R.
Der Vorteil dieser Variante ist, dass die Verzögerungszeit,
bis das Signal am Ausgang Y geändert wird, wenn die
Eingänge modifiziert werden, viel kleiner ist als im Fall von
kombinierten Grundgattern.
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 Schaltnetz zu analysieren (1)

Schaltnezt

S
B

Y
C

R
Q

Logische Gleichung

𝐘= 𝐀 2 𝐁 2 𝐂 + (( 𝐁 2 𝐂 + 𝐀) 2 𝐂7)

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 Schaltnetz zu analysieren (2)

Wahrheitstabelle

A B C S Q R Y
0 0 0 0 0 0 0
0 0 1 0 0 0 0
0 1 0 0 0 0 0
0 1 1 0 1 0 0
1 0 0 0 1 1 1
1 0 1 0 1 0 0
1 1 0 0 1 1 1
1 1 1 1 1 0 1

S= 𝐀 2 𝐁 2 𝐂 Q= 𝐁 2 𝐂 + 𝐀 R= 𝐐 2 𝐂7 𝐘= 𝐒+𝐑

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 Schaltnetz zu analysieren (3)

Wann ist Y=1?

Es gibt 3 Fälle, wo Y=1:

• Wenn A=1 UND B=0 UND C=0 (1)
ODER
• Wenn A=1 UND B=1 UND C=0 (2)
ODER
• Wenn A=1 UND B=1 UND C=1 (3)
Diese 3 Bedingungen können so zusammengefasst werden:

Y = A2*
B 2 C7 + A 2 B 2 C7 + A 2 B 2 C
(1) (2) (3) | |