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Konjunktion (UND): 𝑎"𝑏 iii. Hauptsatz der Schaltalgebra boolesche Funktion 𝑧 = 𝑓 𝑥 = 𝑓(𝑥", … , 𝑥!

) mit 𝑛 Variable
I. Boolsche Algebra Disjunktion (ODER): 𝑎+𝑏
Negation/Komplement: 𝑎 oder 𝑎¬ Minterm 𝒎𝒊: Konjunktion (VerUNDung) aller 𝑛 Variablen (Vollkonjunktion)
Maxterm 𝑴𝒊: Disjunktion (VerODERung) aller 𝑛 Variablen (Volldisjunktion)
i. Gesetze der booleschen Algebra • Nummerierung der Terme: Terme werden nach Binärzahl, die sich aus Eingangskombination ergibt, sortiert:
𝑚(, 𝑚", … , 𝑚)# 𝑀(, 𝑀", … , 𝑀)#
Komplementär 𝑎"𝑎 =0 𝑎+𝑎 =1 Disjunktive Normalform (DNF): Disjunktion von Konjunktionen (Summe von Produkttermen)
KanonischeDNF (KDNF): alle Konjunktionen sind Minterme
Dualität 0=1 1=0 • aufstellen der KDNF aus der Wahrheitstabelle: Eins-Zeilen werden betrachtet
◦ VerUNDen der Eingangskombinationen dieser Zeile (𝑎 = 1 → 𝑎 notieren; 𝑎 = 0 → 𝑎 notieren)
Äquivalenz 𝑎"𝑎 =𝑎 𝑎+𝑎 =𝑎 𝑎' = 𝑎 ◦ VerODERn der Minterme
Konstanz 𝑎"0=0 𝑎"1=𝑎 𝑎+0=𝑎 𝑎+1=1 Konjunktive Normalform (KNF): Konjunktion von Disjunktionen (Produkt von Summentermen)
KanonischeKNF (KKNF): alle Disjunktionen sind Maxterme
Kommutativ 𝑎"𝑏 =𝑏"𝑎 𝑎+𝑏 =𝑏+𝑎 • aufstellen der KKNF aus der Wahrheitstabelle: Null-Zeilen werden betrachtet
◦ VerODERn der Eingangskombinationen dieser Zeile (𝑎 = 0 → 𝑎 notieren; 𝑎 = 1 → 𝑎 notieren)
Assoziativ 𝑎" 𝑏"𝑐 = 𝑎"𝑏 "𝑐 =𝑎"𝑏"𝑐 𝑎+ 𝑏+𝑐 = 𝑎+𝑏 +𝑐 =𝑎+𝑏+𝑐 ◦ VerODERn der Maxterme

Distributiv 𝑎" 𝑏+𝑐 =𝑎"𝑏+𝑎"𝑐 𝑎 + 𝑏 " 𝑐 = (𝑎 + 𝑏) " (𝑎 + 𝑐) iv. Darstellungsmöglichkeiten


Karnaugh-Diagramm:
Absorption 𝑎" 𝑎+𝑏 =𝑎 𝑎+ 𝑎"𝑏 =𝑎 Venn-Diagramm: grafische Darstellung von Schni[mengen (UND)
allg. Resolution 𝑥"𝑎+𝑥"𝑏 =𝑥"𝑎+𝑥"𝑏+𝑎"𝑏 und Vereinigungsmengen (ODER)
Logik-/Wahrheitstabelle: tabellarische Auflistung aller Eingangsbelegungen mit
spez. Resolution 𝑥"𝑎+𝑥"𝑎 =𝑎 zugehörigen Ausgangsbelegungen
(𝑛 Eingänge, 𝑚 Ausgänge: 2! Zeilen, 𝑛 + 𝑚 Spalten),
DeMorgan 𝑎"𝑏 =𝑎+𝑏 𝑎+𝑏 =𝑎"𝑏
v. Logikgatter Fan-In: Anzahl der
UND-Verknüpfungen stärker als ODER-Verknüpfungen
Eingänge eines Gatters

ii. Boolsche Funktionen Fan-Out: Anzahl der


NOT Ausgänge eines
𝑛 -dimensionale Funktion: 𝑓: 0, 1 ! → 0, 1 𝑓 𝑥 = 𝑓(𝑥", … , 𝑥! ) 𝑥
Variablen-/Literalmenge: 𝑥", … , 𝑥! / 𝑥", … , 𝑥! , 𝑥", … , 𝑥! Gatters
Einsmenge 𝐹 von 𝑓 (on-set): 𝑓: 𝐹 → 𝑥 ∈ 0, 1 ! ½𝑓 𝑥 = 1
je größer Fan-In und
Nullmenge 𝐹 von 𝑓 (off-set): 𝑓: 𝐹 → 𝑥 ∈ 0, 1 ! ½𝑓 𝑥 = 0 Fan-Out, desto
Funktionenbündel: 𝑦 = 𝑓 𝑥 , 𝑓: 0, 1 ! → 0, 1 # langsamer das Gatter
Nicht spezifiziert, ob 0 oder 1: ∗ (Don’t care) für DNF/KNF: zweistufige Gatterlogik (𝑛: Anzahl der Eingangsvariablen, 𝑚: Anzahl der Min/Maxterme)
Kofaktoren bezüglich 𝒙𝒊/ 𝒙𝒊: 𝑓%! = 𝑓 𝑥", … , 1, … , 𝑥! /𝑓 %! = 𝑓(𝑥", … , 0, … , 𝑥! ) • ersten Stufe: 𝑚 Gatter mit Fan-In = 𝑛/Fan-Out= 1 (DNF: UND, KNF: ODER)
• kommutativ: (𝑓%! )%" = (𝑓%" )%! = 𝑓%!%& • zweite Stufe: 1 Gatter mit Fan-In = 𝑚/ Fan-Out= 1 (DNF: ODER, KNF: UND)
• Substitutionsregeln: 𝑥' " 𝑓 𝑥 = 𝑥' " 𝑓%! 𝑥' " 𝑓 𝑥 = 𝑥' " 𝑓 %!
Einheiten • Designentscheidung auf
𝑥' + 𝑓 𝑥 = 𝑥' + 𝑓 %! 𝑥' " 𝑓 𝑥 = 𝑥' " 𝑓%! Logikgatterebene für schnelle
Boolesche Expansion: 𝑓 𝑥 = 𝑥' " 𝑓%! + 𝑥' " 𝑓 %! 𝑓 𝑥 = 𝑥' + 𝑓 %! " 𝑥' + 𝑓%! Vorsatz Potenz Vorsatz Potenz Schaltgeschw.: p-Kanal parallel/n Kanal
𝑓 𝑥 = 𝑥' " 𝑓 %! + 𝑥' " 𝑓%! 𝑓 𝑥 = 𝑥' + 𝑓%! " 𝑥' + 𝑓 %! seriell à NAND statt NOR
T (Tera) 10") m (milli) 10-, • Einstellung von 𝑉/ :
Eigenschaften von 𝑓 𝑥 :
• über Technologieparameter (Kanal-
• tautologisch: Funktion ist unabhängig von Eingangsbelegungen immer 1 𝑓 𝑥 = 1, ∀ 𝑥 ∈ 0, 1 ! G (Giga) 10* 𝜇 (mikro) 10 -+
Dotierung, Oxyddicke)
• kontradiktorisch: Funktion ist unabhängig von Eingangsbelegungen immer 0 𝑓 𝑥 = 0, ∀ 𝑥 ∈ 0, 1 !
M (Mega) 10+ n (nano) 10-* • zur Design-Zeit: Auswahl einer
• unabhängig von 𝑥' : Eingangsbelegung von 𝑥' ist irrelevant für Ausgang der Funktion 𝑓%! = 𝑓 %! Technologie, die mehrfache
• abhängig von 𝑥' : Eingangsbelegung von 𝑥' ist relevant für Ausgang der Funktion 𝑓%! ≠ 𝑓 %! k (kilo) 10, p (piko) 10-") Schwellspannungen bietet, durch
Substrat Vorspannung (𝑉0123 )
kombinatorische Schaltnetze: Realisierung von booleschen Funktionen f (femto) 10-". • zur Laufzeit: durch Anpassung von 𝑉0123
• Schaltnetze haben kein Gedächtnis à Ausgangssignale hängen ausschließlich von Eingangssignalen zum an die jeweiligen Betriebsbedingungen
selben Zeitpunkt ab
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i. Laden und Entladen über MOSFET III. CMOS Complementary MOS: Kombination von nMOS und pMOS zur Realisierung von Logik
• Eingangsspannung 𝑉:
Laden Entladen • Aussgangsspannung 𝑉;
• Ga[erschwellspannung 𝑉/< : 𝑉: = 𝑉;
• 𝑈45 verändert sich beim Aufladen • 𝑈45 verändert sich beim Entladen nicht
• Transistor leitet solange 𝑈45 > 𝑈&# • leitet immer: 𝑈45 = 𝑈66 > 𝑈&# • für 𝑉/# < 𝑉: < 𝑉66 − 𝑉/$ leiten beide Transistoren
nMOS à Stromfluss von 𝑉66 nach 𝑔𝑛𝑑 (𝐼=<>?& )
• 𝑈7,#9% = 𝑈66 − 𝑈&# • 𝑈7,#'! = 0
à „schwache 1“ à„starke 0“ •Ansbegszeit 𝑡9! : Zeit um 𝐶@ von 0,1 ∗ 𝑈66 auf 0,9 ∗
𝑈66 zu laden
• 𝑈45 verändert sich beim Aufladen nicht • 𝑈45 verändert sich beim Entladen
• Abfallzeit 𝑡9A : Zeit um 𝐶@ von 0,9 ∗ 𝑈66 auf 0,1 ∗ 𝑈66 zu
• leitet immer: 𝑈45 = −𝑈66 < 𝑈&$ • Transistor leitet solange 𝑈45 < 𝑈&$ Spannungs-Übertragungskennlinie Inverter
pMOS entladen
• 𝑈7,#9% = 𝑈66 • 𝑈7,#'! = −𝑈45 = −𝑈&$ > 0 • Definition Wertebereich logisch „1“ logisch „0“: Steigung der VTC des Inverters
à „starke 1“ à „schwache 0“ • Bei 𝑉/< müssen die Ströme von n und pMos gleich groß sein (beide in Sättigung)
"
ii. Allgemeines • 𝑈&< = 𝑈66 gilt nur wenn Transistoren symmetrisch sind/nur bei 𝑉/< sind n und pMos in Sättigung
)
• Spannungs-Übertragungskennlinie verändert sich nicht, wenn maximale Eingangsspannung kleiner wird
• Doberung von Silizium: Einbringen von Doberatomen ins Kristallgi[er
• Wenn Eingangsspannung größer als 𝑈&! oder kleiner als 𝑈66 − 𝑈&E ist. 𝑈65 nur gegenüber 𝑈&< abschätzen
• → mehr Elektronen (n-Typ) oder mehr Löcher (p-Typ)
• auf einer Seite Widerstand statt nMos oder pMos: Inverter Funktion (komplementäre Realisierung: mit nMos
• pn-Übergang (n-Si und p-Si nebeneinander): unten und pMos oben: besser da im statischen Zustand nahezu verlustfrei)
o ohne externe Spannung: Löcher und Elektronen diffundieren über pn-Grenze und rekombinieren,
dadurch wird ein elektrisches Feld aufgebaut, dass weitere Diffusion verhindert ii. Verlustleistung Dynamische und statische Verlustleistung: 𝑃&>&92 = 𝑃=&9& + 𝑃BC! (ca. 50% zu 50%)
o → Gebiet mit nur wenigen freien Ladungsträgern (Raumladungszone)
StaSsche Verlustleistung (𝑃=&9& ): Sub-Schwellströme, Leckströme , Gate-Ströme
o mit externer Spannung in Sperrrichtung (+ auf n-Si-Seite, - auf p-Si-Seite):
à parasitäre Effekte, abhängig von Versorgungs- (steigend) und Schwellspannung (sinkend)
o Raumladungszone wird vergrößert → kein Stromfluss
Dynamische Verlustleistung (𝑃BC! ): kapazibver Anteil (𝑃D9E ), Kurzschluss Anteil (𝑃=<>?& )
o mit externer Spannung in Durchlassrichtung (- auf n-Si-Seite, + auf p-Si-Seite):
𝑃BC! = 𝑃D9E + 𝑃=<>?& üblicherweise 𝑃D9E ≫ 𝑃=<>?&
o Raumladungszone wird aufgelöst → Stromfluss
• pn-Diode: Stromfluss sobald angelegte Spannung besbmmte Durchlassspannung überschreitet • KapaziSve Verlustleistung (𝑷𝒄𝒂𝒑): 𝑃D9E = 𝛼("𝑓D23 𝐶@ 𝑉66 )
o Leistung wird der Quelle entnommen, um Lastkapazitäten am Ausgang zu laden
• legt man 𝑉45 an, sammeln sich die Minoritätsladungen des Substrats unter dem Gate. Ist angelegte Spannung § lineare Zunahme mit Takmrequenz, Schaltakbvität, kapazibver Last
größer als 𝑉/ , dann wird ein Kanal ausgebildet und dadurch kann zwischen Gate und Source ein Strom fließen § quadrabsche Zunahme mit Versorgungsspannung
(Leitverhalten über Gate-Source-Spannung gesteuert) • Kurzschluss Verlustleistung (𝑷𝒔𝒉𝒐𝒓𝒕 ): 𝑃=<>?& = 𝛼("𝑓D23 𝛽! 𝜏(𝑉66 − 2𝑉/! ),
• wird 𝑉65 betragsmäßig größer als 𝑉45 − 𝑉/ , kommt es zu einem „Pinch-Off“ (Kanalabschnürung) o 𝜏: Zeit in der das Signal springt
• durch das entstehende elektrische Feld fließt immer noch Strom, der unabhängig von 𝑉65 konstant bleibt o aufgrund endlicher Flankensteilheit können für eine gewisse Zeit beide Transistoren leiten
• nMos schaltet schneller als pMos, da sie unterschiedliche Majoritätsladungen haben: Beweglichkeit der Löcher § leitende Verbindung von 𝑉66 nach 𝑔𝑛𝑑 à Querstrom 𝐼N verursacht 𝑷𝒔𝒉𝒐𝒓𝒕
meist geringer als die der Elektronen o Zunahme mit langsamen Signalflanken und geringer Schwellspannung 𝑉/
• große Kanalweite à große Drain Ströme à schnelle Schaltgeschwindigkeit (aber große Fläche) o schwer analybsch zu besbmmen à Messung oder Schaltungssimulabon
• Materialien MOSFET: Gate: Metall (Poly-Silizium); Isolierung Gate/Kanal: Oxyd (𝑆𝑖𝑂)); Silizium/Substrat
o bei schnellen Signalflanken zu vernachlässigen
• um sicherzustellen, dass die Säigungsströme von nMOS und pMOS gleich sind, reicht es die Gate-Source 5D<92&O>?Pä!PR (E>=.U29!3R!) X%&!"'(
Spannung und die Drain-Source Spannung anzupassen • Schalthäufigkeit (𝛼("): 𝛼(" = 𝛼(" = (periodisch)
#AR&?9D<&R&R /93&R X')*
o Schalmrequenz (𝑓=Y'&D< ): Anzahl der Schaltvorgänge von 0 nach 1 pro
iii. GaGerentwurf CMOS-Logik ist inverberend nMOS pMOS Periode/Beobachtungszeitraum
jede Logikgleichung kann durch ausschließlich o Takmrequenz (𝑓D23 ): Anzahl der Takte in der Periode/im Beobachtungszeitraum
NAND- bzw. NOR-Gatter realisiert werden: AND Serienschaltung Parallelschaltung
" 7+∗ab (,.
• oberes Netzwerk (pull-up): ii. Verzögerungszeit Zeit zwischen 50% Pegeln von Ein- und Ausgang: 𝑡E = 𝑅>! ∗ 𝐶@ ∗ ln ≈
OR Parallelschaltung Serienschaltung ) \ Z0/#,$ - Z-#,$
pMOS um Signal auf high/1 zu ziehen 7+
Grundsätzlich: 𝑡E ~
• unteres Netzwerk (pull-down): Z,,-Z-
nMOS um Signal auf low/0 zu ziehen • steigend mit: Kanallänge, Schwellspannung, kapazitiver Last, Oxyddicke
• Bei Vertauschen von nMOS und pMOS: NAND à AND; NOR à OR; schlechte Pegelgenerierung • sinkend mit: Versorgungsspannung, Kanalweite, Ladungsträgerbeweglichkeit, Oxyd Dielektrizität
3 hauptsächliche Einflüsse:
• überall, wo Mittelinie nicht unterbrochen ist: eigenes Logikgatter
• Lastkapazität 𝐶@ : z.B. Eingangskapazitäten folgender Gatter, Drain-Kapazitäten, Leiterbahnkapazitäten
• wenn Terme sich in der „Verneinung“ nicht unterscheiden können sie direkt hintereinandergeschaltet werden Z,/#,$ "
• Wenn ein Eingang oben komplett parallelgeschaltet: mit diesem bei nMOS an gnd anfangen • Spannungspegel: 𝑅>!#,$ = ≈
[,#,$ \ Z0/#,$ - Z-#,$
• 𝛼(" und nicht periodisches Signale: aus Frequenz mit der Schaltung betrieben wird 𝑡D23 ausrechnen, 7+&12@#,$
• Transistorparameter: 𝑡E ~
Anzahl der dargestellten Takte ausrechnen und Schaltvorgänge durch diese Taktanzahl teilen ]#,$^#,$_ Z,,- Z-#,$
• Gatter mit 2 Eingänge und Eingangskapazität ist jeweils 𝑥, entsteht insgesamt eine Kapazität von 2𝑥 • Serienschaltung der nMOS/pMos reagiert (lädt) genauso schnell wie Parallelschaltung der pMos/nMos
• Verlustleistung bei clk-Signal: 𝛼(" ist immer 1 • wenn beide Transistoren in Parallelschaltung gleichzeitig laden/entladen: Verzögerungszeit halb so lange wie
• symmetrisches Schaltverhalten: Worst case Aufladezeit = Worst case Entladezeit nur bei einem Nick Slotnarin WS1920 – alle Angaben ohne Gewähr auf Korrektheit
II. Logikminimierung Realisierung von Logikfunkbon möglichst effizient (Zeit- und Kostenersparnisse) III. MOSFET Metal Oxide Semiconductor Fieldeffect Transistor
Ziel: Disjunktive bzw. Konjunktive Minimalform (DMF/KMF) nMos pMos
Maß der Effizienz: Literalmenge 𝐿 𝑧 = Summe der Literale in Teiltermen + Anzahl der Teilterme
freies Literal 𝒙𝒊: 𝑥' , 𝑥' ∉ 𝑐' gebundenes Literal 𝒙𝒊: 𝑥' 𝑜𝑑𝑒𝑟 𝑥' ∈ 𝑐'
Implikant 𝒄𝒊: UND-Term in dem freie Variablen vorkommen können (entspricht min. einem Minterm)
Implikat 𝑪𝒊: ODER-Term in dem freie Variablen vorkommen können (entspricht min. einem Maxterm) Aufbau
• 𝑐' /𝐶' hat 𝑛 freie Variablen: 𝑐' /𝐶' entspricht 2! Mintermen 𝑚'
Primimplikant 𝒑𝒊: keine weitere Eliminierung von Literalen durch Kombination mit anderen Implikanten möglich
Primimplikat 𝑷𝒊: keine weitere Eliminierung von Literalen durch Kombination mit anderen Implikaten möglich
Substrat p-dotiertes Kristall n-dotiertes Kristall
Kernprimimplikant: zwingend zur Darstellung von 𝑓(𝑥) benötigter 𝑝'
Kernprimimplikat: zwingend zur Darstellung von 𝑓(𝑥) benötigter 𝑃'
vollständige Überdeckung: jeder Minterm/Maxterm ist durch mindestens einen Implika(n)ten 𝑐' /𝐶' überdeckt Eingangs-
/Ausgangs-
ii. Karnaugh-Diagramm Vorteil: sehr anschaulich Nachteil: nur bei wenigen Inputvariablen sinnvoll kennlinie
Gray-Kodierung: von Zeile/(Spalte) zu Zeile/(Spalte) darf sich immer nur die Belegung eines Literals ändern
• Don‘t cares können zur Gruppenbildung verwendet werden Source liegt am niedrigeren Potential höheren Potential
• auch über die äußeren Zeilen/Spalten können Gruppen gebildet werden
Leitung Elektronenleitung Löcherleitung
ii. Quine-Methode spez. Resolutionsgesetz: 𝑥 " 𝑎 + 𝑥 " 𝑎 = 𝑎 Absorptionsgesetz: 𝑎 + 𝑎 " 𝑏 = 𝑎
𝑰𝑫, 𝑽𝑮𝑺 , 𝑽𝑫𝑺 positiv negativ
Vorteile: automabsierbar, mit beliebig vielen Inputvariablen möglich
Nachteil: Erweiterung auf KDNF/KKNF nöbg, viele Mint- bzw. Maxterme
Vorgehen: Symbole
• falls nöbg: DNF auf KDNF erweitern
• Implikanten nach Anzahl der posibven Literale sorberen (Klassen)
• unterscheiden sich zwei Implikanten aus benachbarten Klassen um genau eine Variable: spez. Resolubonsges. nMos:
• reduzierte Implikanten ergeben neue Tabelle 0 𝑉45 < 𝑉/ 𝑢𝑛𝑑 𝑉65 ≥ 0 Sperrbereich
• prüfen, welche Implikanten der alten Tabelle von Implikanten der neuen absorbiert werden, diese markieren 𝑉65
• wiederholen, bis keine Implikanten mehr zusammengefasst werden können (bei weiteren Stufen können nur 𝛽 𝑉45 − 𝑉/ − 𝑉65 𝑉45 > 𝑉/ 𝑢𝑛𝑑 0 < 𝑉65 < 𝑉45 − 𝑉/ linearer Bereich
𝐼6 = 2
Implikanten miteinander verglichen werden, die die selben Literale enthalten) 𝛽
• Implikanten, die nicht von anderen absorbiert werden sind Primimplikanten 𝑝' 𝑉 − 𝑉/ ) 𝑉45 > 𝑉/ 𝑢𝑛𝑑 𝑉65 > 𝑉45 − 𝑉/ Sättigungsbereich
2 45
allgememeines Resolutionsgesetz: 𝑥"𝑎+𝑥"𝑏 =𝑥"𝑎+𝑥"𝑏+𝑎"𝑏 pMos:
iii. Resolventenmethode Absorptionsgesetz: 𝑎+ 𝑎"𝑏 =𝑎 Sperrbereich
0 𝑉45 > 𝑉/ 𝑢𝑛𝑑 𝑉65 ≤ 0
Vorteile: Erweiterung auf KDNF/KKNF nicht nöbg, mit beliebig vielen Inputvariablen möglich 𝑉65
−𝛽 𝑉45 − 𝑉/ − 𝑉65 𝑉45 < 𝑉/ 𝑢𝑛𝑑 0 > 𝑉65 < 𝑉45 − 𝑉/ linearer Bereich
Vorgehen (Schichtenalgorithmus): 𝐼6 = 2
𝛽
• erste Zeile: gegebene Funkbon (Schicht 0) − 𝑉45 − 𝑉/ ) 𝑉45 < 𝑉/ 𝑢𝑛𝑑 𝑉65 < 𝑉45 − 𝑉/ Sä\gungsbereich
• überprüfen, ob allgemeines Resolubonsgesetz paarweise auf 2 Terme angewendet werden kann 2
à mögliche Resolventen in zweite Zeile schreiben (Schicht 1)
• nach dem Absorpbonsgesetz überdeckte Terme in Schicht 0 streichen Bauteilparameter: 𝛽 Verstärkung
• wiederholen für folgende Schichten bis keine Resolventen mehr erzeugt werden können; nicht gestrichene Kanalweite Transistorabmessungen
𝑉65 Drain-Source-Spannung 𝑊
Terme früherer Schichten weiterhin zur Resolubon verwenden; Absorpbon von Termen aus jeder Schicht (variabel für einzelnen
• übrige Terme sind Primimplikanten 𝑝' Gate-Source-Spannung 𝐿 Kanallänge
𝑉45 Transistior)
iv. Überdeckungstabelle Reduzierung der gefundenen Primimplikanten auf minimale Zahl
Treshhold-Spannung Beweglichkeit der
𝑉/
• in Tabelle markieren, welche Minterme die ermi[elten Primimplikanten jeweils überdecken 𝜇
Ladungsträger
• DominanzrelaSonen: Eine Spalte/Zeile 𝑖 dominiert eine andere Zeile/Spalte 𝑗, wenn sie mindestens an 𝐼6 Drainstrom Materialparameter
den Stellen Makierungen hat, an denen auch Zeile/Spalte 𝑗 markiert ist: relative Permitivität des
𝑉45 − 𝑉/ Pinch-Off (Kanalabschnürung) 𝜀>%
• Spaltendominanz: dominierende Spalte wird gestrichen (Spalte mit mehr Markierungen) Gateoxids
• Zeilendominanz: dominierte Zeile wird gestrichen (Zeile mit weniger Markierungen)
𝑡>% Gateoxiddicke Prozessparameter
• entsprechen sich zwei Terme wird der kostengünsbgere (Länge des Primimplikanten) behalten
• entstehen durch das Streichen neue Zeilen/-Spaltendominanzen, (konstant für Wafer)
] ] ^#_12_3 ] : 𝑐>% Gatekapazität pro 𝑚)
werden diese auch zur Minimierung genutzt Verstärkung: 𝛽 = 𝐾f = 𝜇𝑐>% = ,
@ @ &12 @ Z4
• steht in der Zeile nach der Auswertung der Dominanzrelabonen noch mindestens 𝜀( Vakuumpermitivität Naturkonstante
ein Kreuz, ist der zugehörige Primimplikant 𝑝' Teil der Minimalform
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IV. kombinatorische Logik V. sequentielle Logik Logik mit Gedächtnis

Multiplexer (MUX): wählt von den verschiedenen Dateneingängen anhand der anliegenden Signale an der i. Speicherelemente
Steuerleitung einen aus und leitet diesen an den Datenausgang weiter D-Latch/Enable Latch: Signalpegel gesteuert: übernimmt Wert an 𝐷 bei 𝑒 = 1
• jeder Eingang 𝑥' wird durch ein Bitmuster dominant Flip-Flop: Taktflanken gesteuert: übernimmt Wert an 𝐷 nur bei steigender Taktflanke
• Umsetzung als zweistufiges Schaltnetz (1. Stufe UND-Gatter, 2. Stufe ODER- Gatter) • Register: Multibit Flip-Flop
• Kosten 𝑘g für einen N-auf-1 MUX: 𝑘! = 𝑁 log ) 𝑁 + 1 + 𝑁 Setup Zeit (𝒕𝒔𝒆𝒕𝒖𝒑): Daten müssen spätestens zum Zeitpunkt 𝑡=R&1E vor der nächsten akt. Taktflanke stabil sein
MulSplexerbaum: Baum aus Mulbplexern mit jeweils 2 Eingangsbits und 1 Auswahlbit Hold Zeit (𝒕𝒉𝒐𝒍𝒅): Daten müssen mindestens für Zeit 𝑡<>2B nach der aktiven Taktflanke stabil bleiben
Flip-Flop Latenz (𝒕𝒄𝟐𝒒): Daten vom Eingang 𝐷 werden spätestens zur Zeit 𝑡D)t nach der steigenden
• Entwicklung der Mulbplexer Logikgleichung nach einer Adressvariablen:
• 𝑓(𝑥", … , 𝑥3 , 𝑎(, … , 𝑎2 )hij = 𝑎(𝑓(𝑥", … , 𝑥3 , 1, … , 𝑎2 )hij + 𝑎(𝑓(𝑥", … , 𝑥3 , 1, … , 𝑎2 )hij Taktflanke am Ausgang 𝑄 verfügbar sein
o 2-auf-1 MUX mit Kofaktoren als Eingängen ii. synchrone Schaltungen
• Kosten für einen MUX-Baum mit 𝑁 Stufen: 𝑁−1 ∗6 Zeitbedingungen für synchrone Schaltungen:
Demultiplexer (DMUX): leitet den Dateneingang anhand der anliegenden Signale an der Steuerleitung an • Setup Bedingung: 𝑡D23 ≥ 𝑡D)t + 𝑡2>P'D,#9% + 𝑡=R&1E 𝑡D)t (v. R.), 𝑡2,#9% (davor), 𝑡=R&1E (a. R.)
einen der Datenausgänge weiter • Hold Bedingung: 𝑡<>2B < 𝑡D)t + 𝑡2>P'D,#'! 𝑡D)t (v. R.), 𝑡2,#'! (davor)
• jeder Ausgang 𝑦' wird durch wird durch ein Bitmuster aktiviert, die übrigen zu Null gesetzt h>E 0'&
Kennzahlen: 𝐿𝑎𝑡𝑒𝑛𝑧 = 𝑡D23,#'! 𝐷𝑢𝑟𝑐ℎ𝑠𝑎𝑡𝑧 = 𝑓D23, bzw: #𝐴𝑢𝑠𝑔𝑎𝑛𝑔𝑠𝑏𝑖𝑡𝑠 ∗ 𝑓D23 ,
= =
• Umsetzung als einstufiges Schaltnetz (UND-Gatter)
Möglichkeiten, um Frequenz erhöhen zu können:
• benötigte Bits der Steuerleitung bei 𝑘 Dateneingängen/-ausgängen: 𝑙𝑜𝑔) 𝑘
• Vereinfachungen der Logikfunktion, Veränderung der Reihenfolge
• schnellere Logik/Register (Optimierung der Logikbibliotheken/für moderate Signallaufzeitverbesserung
machbarer Ansatz)
Volladierer (VA): addiert 2 Bits (𝐴 und 𝐵) und einen möglichen Übertrag der vorangegangenen Stelle (𝐶'! ) Pipelining: Auweilen der Logikfunkbon in mehrere Teilfunkbonen
miteinander zu einem Summenbit (𝑆) und einem Übertrag • Einbau einer Registerstufe je Teilfunkbon
• Summenbit: 𝑆 = 𝐴𝐵𝐶'! + 𝐴𝐵𝐶'! + 𝐴𝐵𝐶'! + 𝐴𝐵𝐶'! = 𝐴⨁𝐵⨁𝐶'! = 𝑃⨁𝐶'! o Funkbonsinvariante Verschiebungen von Operatoren zwischen Teilfunkbonen zur Opbmierung der
• Carry-out: 𝐶>1& = 𝐴𝐵𝐶'! + 𝐴𝐵𝐶'! + 𝐴𝐵𝐶'! + 𝐴𝐵𝐶'! = 𝐴⨁𝐵 𝐶'! + 𝐴 " 𝐵 = 𝑃 " 𝐶'! + 𝐺 Länge des Pfades möglich
o Zwischensignale: Propagate (𝑃): 𝑃 = 𝐴⨁𝐵 Generate (𝐺): 𝐺 = 𝐴 " 𝐵 o Einfügen von „Dummy-Operatoren“ zur Vermeidung von Hold-Zeit Verletzungen
o Propagate (𝑃 = 𝐴⨁𝐵): 𝑃 = 1: 𝐶'! wird zu 𝐶>1& propagiert (weitergeleitet) (Kosten Dummy-Register: Inverter: 2 Transistoren/AND: 6 Transistoren)
o Generate (𝐺 = 𝐴 " 𝐵): 𝐺 = 1: an 𝐶>1& wird 1 generiert • größtmögliche Frequenz wird durch längsten Pfad der Teilfunkbonen besbmmt
Ripple-Carry-Addierer: Generate und Propagate können bei allen VA parallel berechnet werden o gleiche Pfadlänge in den Teilfunkbonen à maximale Redukbon der Taktperiode
• alle 𝑝' stabil nach 𝑡jkl ; alle 𝑔' stabil nach 𝑡:g6 Vorteile: Steigerung des Funkbonsdurchsatzes mit idenbschen Ga[ern/Registern
• 𝑠' hängt von 𝑎' , 𝑏' und 𝑐' ab: 𝑠' = 𝑝' ⨁𝑐' (auch von vorherigen Stufen abhängig) • parallele, gleichzeibge Bearbeitung der Teilfunkbonen von unterschiedlichen Iterabonen der Gesammunkbon
• 𝑐'm" hängt nur von 𝑐' ab, wenn: 𝑝' = 𝑎' ⨁𝑏' = 1 (z.T. von vorherigen Stufen abhängig) Nachteile: Gesammunkbonslatenz bleibt gleich oder steigt an; Flächensteigerung durch zusätzliche Registerstufen
• maximale Berechnungsdauer, bis alle Bits stabil sind: #5&1XR! " h>E
Kennzahlen: 𝐿𝑎𝑡𝑒𝑛𝑧 = #𝑆𝑡𝑢𝑓𝑒𝑛 ∗ 𝑡D23,#'! = 𝐷𝑢𝑟𝑐ℎ𝑠𝑎𝑡𝑧 = = 𝑓D23 , bzw:
à maximal lange Carry-Chain (Propagate bei VAs in der Mitte); Generate in der 0-Stufe X')*,5!# &')* =
0'&
• allgemein gilt für N-Bit RCA: 𝑡2>P'D,#9% = 𝑡9AD + 𝑁 − 2 ∗ 𝑡DD + max(𝑡DD , 𝑡D=D ) #𝐴𝑢𝑠𝑔𝑎𝑛𝑔𝑠𝑏𝑖𝑡𝑠 ∗ 𝑓D23 ,
=
o Dominanz finden in der letzten Stufe: 𝑡DD > 𝑡D= à 𝑝R = 1; 𝑡DD ≤ 𝑡D= à 𝑝R =∗
Parallel Processing: Mehrfachinstanzierung der Funktion/Schaltung (identisch mit ursprünglichen Fkt.)
• Zusätzliche Logik (MUX/DMUX) zum Verteilen der Eingaben und Zusammenführen der Ergebnisse
Vorteile: Steigerung des Funktionsdurchsatzes, parallele, gleichzeitige Bearbeitung von unterschiedlichen
Iterationen; Funktionslatenz bleibt gleich
Nachteile: es werden deutlich mehr Gatter und Register benötigt
&')*,7189)
Kennzahlen: Takt der Steuerlogik: 𝑡D236 = bzw. 𝑓D236 = 𝑓D23,h>B12 ∗ #𝑀𝑜𝑑𝑢𝑙𝑒
#h>B12R
𝐷𝑢𝑟𝑐ℎ𝑠𝑎𝑡𝑧 = 𝑓D236 𝐿𝑎𝑡𝑒𝑛𝑧 = 𝑡D23,h>B12 + 𝑡D23"
Kosten: #Module ∗ Logik + Reg. uvwxa +Steuerlogik + DE MUX + Ein.−/Aus. register
Ausgang hängt nur von Zuständen ab rückgekoppelte Pfade können nicht durch eine zusätzliche Registerstufe getrennt werden
ii. FSM 𝑖3 : Eingänge 𝑜3 : Ausgänge 𝑠3 : Zustände Moore Automat
(𝑠 f = 𝑓 𝑠, 𝑖 ; 𝑜 = 𝑔(𝑠)) Eintaktung eines Registers: 𝑡D)t egal 𝑡=R&1E + 𝑡<>2B ≤ 𝑠𝑡𝑎𝑏𝑖𝑙𝑒𝑟 𝐸𝑖𝑛𝑔𝑎𝑛𝑔
𝑓 𝑠, 𝑖 : Zustandübergangsrelation
𝑔(𝑠, 𝑖): Ausgaberelation • Änderung des Eingangs wirkt sich erst im nächsten Takt am Ausgang hängt von Zuständen & Eingängen ab
Mealy Automat (𝑠 f = 𝑓 𝑠, 𝑖 ; 𝑜 = 𝑔(𝑠, 𝑖))
Zustandsüberführungstabelle: Ausgang aus
Wahrheitstabelle mit Folgezustände und Ausgänge in • Zustandsüberführungstabelle: Ausgänge in extra Tabelle gelistet • Eingang wirkt sich direkt am Ausgang aus
Abhängigkeit der Eingänge und aktuellen Zustände • Signale vor Registern: Folgezustände Vorteile: weniger Zustände à übersichtliche Beschreibung
• nächster Zustand wird erst mit nächster • Signale nach Registern: aktuelle Zustände Nachteile: lange kombinatorische Pfade bei Verkettung
steigender Takmlanke entgegengenommen Vorteile: kein kombinatorischer Pfad von Eingängen zu Ausgängen: mehrere FSMs (zu vermeiden)
Reset bei Zustandsdiagramm nicht vergessen! wichbg für Begrenzung der Logikbefe in sequenbellen Schaltwerken
Nachteil: hohe Anzahl an Zuständen
Nick Slotnarin WS1920 – alle Angaben ohne Gewähr auf Korrektheit