LEHRSTUHL FÜR INTEGRIERTE SYSTEME

Fakultät für Elektrotechnik und Informationstechnik

Technische Universität München
Professor Dr. sc.techn. Andreas Herkersdorf

Digitaltechnik -
Teil 2/2: Digitale Schaltungen

Datum: 12. 04. 2010

Zeit: 09:00 Uhr Name:
Dauer: 120 Minuten
Vorname:
Erlaubte Hilfsmittel:
1. 4 Blatt DIN A4, geheftet Matrikelnr.:
(hand- oder maschinenbeschriftet)
2. nicht programmierbarer Taschenrechner

Dieser Teil der Prüfung besteht aus 6 Aufgaben.

In diesem Teil können max. 60 von insgesamt 120 Punkten erreicht werden.

Wichtige Hinweise:
1. Tragen Sie bitte auf dieses Deckblatt rechts oben Ihren Namen, Vornamen und
Matrikelnummer ein.
2. Bearbeiten Sie jede Teilaufgabe in dem zur Verfügung gestellten Platz. Falls der Platz nicht
ausreicht, verwenden Sie die Rückseite des Blattes und machen Sie kenntlich zu welcher
Aufgabe diese Lösung gehört.
3. Lassen Sie alle ausgeteilten Blätter zusammengeheftet.
4. Geben Sie sämtliche erhaltenen Blätter zurück.
5. Verwenden Sie weder Bleistift, noch die Farbe rot oder grün.
6. Es ist jeweils nur ein Ergebnis zugelassen. Streichen Sie
ungültige Lösungen. Erreichte Punkte
7. Aufgaben mit * können ohne vorhergehende Ergebnisse gelöst werden.
8. Diese Prüfung besteht aus 11 nummerierten Seiten. 1 /5
9. Der Lösungsweg muss erkennbar sein! Ergebnisse ohne Lösungsweg
werden nicht gewertet! 2 /7
3a /6
Hiermit bestätige ich, dass ich vor Prüfungsbeginn darüber in
Kenntnis gesetzt wurde, dass ich im Falle einer plötzlich während 3b /4
der Prüfung auftretenden Erkrankung das Aufsichtspersonal 4a
umgehend informieren muss. Dies wird im Prüfungsprotokoll /6
vermerkt. Danach muss unverzüglich ein Rücktritt von der Prüfung 4b /5
beim zuständigen Prüfungsausschuss beantragt werden. Ein
vertrauensärztliches Attest - ausgestellt am Prüfungstag - kann 5a /6
gegebenenfalls innerhalb der nächsten Tage nachgereicht werden.
Wird die Prüfung hingegen in Kenntnis der gesundheitlichen 5b /9
Beeinträchtigung dennoch regulär beendet, kann im Nachhinein
kein Prüfungsrücktritt aufgrund von Krankheit beantragt werden.
5c /4
6 /8
Unterschrift: ________________________
Σ /60
Viel Erfolg bei der Bearbeitung der Prüfungsaufgaben!
 WS 09/10
Digitale Schaltungen

Aufgabe 1: MOSFETs (5)

1. * Gegeben ist der folgende nMOS Transistor. Benennen Sie die gekennzeichneten
Materialien.

von 3

2. * Ordnen Sie folgende Abbildungen den markierten Punkten 1-4 in der dargestellten
Kennlinie zu:

VGS VGS

VDS VDS
(a) (b)
VGS VGS

VDS VDS
(c) (d) von 2

ID
(3)
VGS2

(1)
(4)
VGS1
(2)

VDS

1 Σ1
 WS 09/10
Digitale Schaltungen

Aufgabe 2: Zahlendarstellung (7)

1. * Wandeln Sie die Zahl 221 (Basis 3) in eine Dezimalzahl um.

von 1

2. * Wandeln Sie die Dezimalzahl 83 in eine Zahl zur Basis 7 um.

von 2

3. * Welches ist der größtmögliche Dezimalwert, den Sie mit einer dreistelligen
Zahl zur Basis 6 darstellen können?

von 1

4. * Aus welchen Bestandteilen besteht eine Gleitkommazahl in der Darstellung

nach IEEE 754?

von 2

5. * Was ist bei der Addition zweier Gleitkommazahlen unbedingt zu beachten?

von 1

Σ2
2
 WS 09/10
Digitale Schaltungen

Aufgabe 3: CMOS Inverter (10)

VDD
Gegeben ist folgender CMOS Inverter mit ange-
hängter kapazitiver Last CL.
Folgende Werte sind gegeben:
μA μA
K P ' = 53 2
, K N ' = 132,5 2 , Wmin = L min = 0,25μm
V V
−14
C L = 2 ⋅ 10 F, VDD = 2,5V
Die Abmessungen der Transistoren seien zunächst CL
minimal. VA VC

1. * Ergänzen Sie im folgenden Diagramm

qualitativ den Verlauf der Ausgangsspannung
GND
VC. Machen Sie dabei v.a. die unterschied-
lichen Anstiegs- und Abfallzeiten deutlich!

von 2

2. * Wie müssen die Abmessungen der Transistoren verändert werden, um

symmetrisches Schaltverhalten zu erreichen? Geben Sie die neuen Werte an!
Versuchen Sie dabei, die Größe der Transistoren möglichst minimal zu halten.

von 2

3. * Die Schaltgeschwindigkeit des Inverters soll nun um 50% gesteigert werden.

Auf welchen Wert muss VDD angepasst werden?
Vernachlässigen Sie die Schwellspannungen.

von 2

3 Σ3a
 WS 09/10
Digitale Schaltungen

Der Inverter wird nun in einer sequentiellen Schaltung betrieben. Die Frequenz der
Schaltung beträgt 100 MHz. Die Schalthäufigkeit des Inverters betrage 0,5.

4. * Berechnen Sie die kapazitive Verlustleistung vor Anpassung der

Betriebsspannung.

von 2

5. Um wie viel Prozent steigert sich die kapazitive Verlustleistung nach

Anpassung der Betriebsspannung.
Sollten Sie Aufgabe 3.3 nicht gelöst haben, gehen Sie von VDD=4V aus.

von 2

4 Σ3b
 WS 09/10
Digitale Schaltungen

Aufgabe 4: CMOS Logik

a) CMOS Logik (6)

Setzen Sie folgende Logikgleichung ohne Umformungen (DeMorgan etc.) in eine

entsprechende CMOS-Transistorschaltung um:

Y = A ⋅ ((B + C) + D)
von 6
Verwenden Sie lediglich die minimal mögliche Anzahl an Transistoren!

5
Σ4a
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Digitale Schaltungen

b) Alternative CMOS Logik (5)

Gegeben ist folgende CMOS Schaltung.

Beachten Sie die irreguläre Verschaltung von nMOS und pMOS Transistoren!

1. * Ergänzen Sie zunächst die folgende Logiktabelle:

A B Z
0 0
0 1
1 0 von 2
1 1

2. Um welches Gatter handelt es sich hier?

von 1
3. * Welcher entscheidende Nachteil ergibt sich bei diesem Gatter im Vergleich
zu einem regulären CMOS-Gatter. Erklären Sie!

von 2

6
Σ4b
 WS 09/10
Digitale Schaltungen

Aufgabe 5: Sequentielle Logik

a) Pipelining (6)

Gegeben sei folgende sequentielle Logik:

Die Gatterverzögerung sei für NAND- und NOR-Gatter 2 ns, für NOT 1ns.

Für die Register gilt: tsetup = 1 ns; thold = 0,5 ns; tc2q = 1 ns

1. * Mit welcher maximalen Taktfrequenz kann die Schaltung betrieben werden?

von 2

2. * Sie dürfen nun eine zusätzliche Registerstufe einfügen, um die Geschwin-

digkeit der Schaltung zu erhöhen. Wo würden Sie dies tun?
Bitte markieren Sie in der Schaltung! von 1

3. Welche kritische Pfadlänge der Schaltung ergibt sich nun?

von 1

4. Angenommen Sie dürfen nun zu der zusätzlichen Registerstufe das Register 2

beliebig verschieben. Könnte dadurch eine zusätzliche Geschwindigkeits-
steigerung erreicht werden (Begründung, keine Rechnung erforderlich)?

von 2

7 Σ5a
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Digitale Schaltungen

b) Finite State Machine (13)

Gegeben ist folgendes State Diagramm:

1. * Welcher Typ von FSM ist hier dargestellt?

von 1
2. * Definieren Sie eine minimale binäre
Codierung für die Zustände.

von 1

3. Stellen Sie eine zum Zustandsdiagramm äquivalente Darstellung der FSM als
Wahrheitstabelle auf. Bezeichnen Sie Eingänge und Ausgänge!

von 7

8 Σ5b
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Digitale Schaltungen

4. Stellen Sie die disjunktive Normalform (DNF) für den Primärausgang Y auf.

von 2

5. * Gegeben sei nun ein weiterer Ausgang Z, wobei gilt:

Z = S1 ⋅ S 0 ⋅ A + S1 ⋅ S 0 ⋅ A + S1 ⋅ S 0 ⋅ A + S1 ⋅ S 0 ⋅ A + S1 ⋅ S 0 ⋅ A

Minimieren Sie die Formel mit Hilfe der Gesetze der booleschen Algebra!
Einzelschritte müssen erkennbar sein!

von 2

9
Σ5c
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Digitale Schaltungen

Aufgabe 6: DRAM Speicherzelle (8)

Gegeben ist folgende Schaltung:

1. * Ergänzen Sie die Schaltung zu einem 2-Bit DRAM Speicher.

2. * Ergänzen Sie die Signalverläufe für A, B, C und D, um
von 2
ƒ in Speicherzelle A eine ‚1’ zu schreiben
ƒ in Speicherzelle B eine ‚0’ zu schreiben
ƒ Speicherzelle A auszulesen

von 4

3. Ergänzen Sie den Signalverlauf für Y.

von 2

10
Σ6
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Digitale Schaltungen

Zusatzblatt

11