Masterarbeit Entwicklung Und Bewertung Einer Leistungselektronischen Messumgebung Berthold

Technischen Hochschule
Würzburg-Schweinfurt
Technologietransferzentrum Elektromobilität
Entwicklung und Bewertung einer

leistungselektronischen
Messumgebung
Masterarbeit
zur Erlangung des akademischen Grades

Master of Engineering
an der Technischen Hochschule
Würzburg-Schweinfurt
Fakultät Elektrotechnik
Bearbeiter: Bastian Berthold

3622704
Marienstraße 21
97522 Sand a. Main
Erstgutachter: Prof. Dr.-Ing. Ansgar Ackva
Zweitgutachter: Prof. Dr.-Ing. Joachim Kempkes
Eingereicht am: 30.09.2023
Erklärung
Ich erkläre hiermit, dass ich die vorliegende Masterarbeit selbständig und ohne unerlaubte
Hilfsmittel angefertigt, andere als die angegebenen Quellen und Hilfsmittel nicht benutzt und
die den benutzten Quellen wörtlich oder inhaltlich entnommenen Stellen als solche kenntlich
gemacht habe. Die Arbeit wurde bisher in gleicher oder ähnlicher Form oder auszugsweise noch
keiner anderen Prüfungsbehörde vorgelegt und auch nicht veröffentlicht.
Schweinfurt, den 29. September 2023 Bastian Berthold
II
Inhaltsverzeichnis
Symbol- und Abkürzungsverzeichnis VI
1 Einleitung 1
2 Stand der Technik 4
3 Grundlagen 6
3.1 Raumzeiger im α/β- und d/q-System . . . . . . . . . . . . . . . . . . . . . . . . 6
3.1.1 α/β-System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
3.1.2 d/q-System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3.1.3 Raumzeiger auf DGL angewendet . . . . . . . . . . . . . . . . . . . . . . 11
3.2 Bode-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.3 Daten und Formeln der Asynchronmaschine . . . . . . . . . . . . . . . . . . . . 13
3.3.1 Allgemeine Formeln der ASM . . . . . . . . . . . . . . . . . . . . . . . . 13
3.3.2 Daten der emulierten ASM . . . . . . . . . . . . . . . . . . . . . . . . . 14
4 Modell der Asynchronmaschine 16

4.1 Elektrisches Teilsystem im α/β-System . . . . . . . . . . . . . . . . . . . . . . 17
4.2 Mechanikmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
4.3 Berechnung von ω S im d/q-System . . . . . . . . . . . . . . . . . . . . . . . . . 19
5 Auslegung des LCL-Netzwerks 21

5.1 Auslegung RDUT und LDUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
5.2 Auslegung RLast und LLast . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
5.3 Auslegung C C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
6 Regleraufbau/-auslegung 25
6.1 Unterlagerter Stromregler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
6.1.1 Grundsätzlicher Aufbau . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
6.1.2 Entkopplung der d- und q-Achse . . . . . . . . . . . . . . . . . . . . . . 27
6.1.3 Regelstrecke für Reglerauslegung . . . . . . . . . . . . . . . . . . . . . . 29
6.2 Überlagerter Spannungsregler . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
6.2.1 Grundsätzlicher Aufbau . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
III
Inhaltsverzeichnis
6.2.2 Entkopplung der d- und q-Achse . . . . . . . . . . . . . . . . . . . . . . 32

6.2.3 Regelstrecke für Reglerauslegung . . . . . . . . . . . . . . . . . . . . . . 33
6.3 Reglervalidierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
6.3.1 Reglerbandbreite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
6.3.2 Störunterdrückung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
6.3.3 Führungsübertragungsverhalten . . . . . . . . . . . . . . . . . . . . . . . 37
7 Modellbildung 39
7.1 Simulationsmodell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
7.1.1 Abtastung der Messsignale . . . . . . . . . . . . . . . . . . . . . . . . . 39
7.1.2 Hardware-Modell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
7.1.3 FPGA-Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
7.2 FPGA-Implementierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
7.2.1 Diskretisierung des Modells . . . . . . . . . . . . . . . . . . . . . . . . . 44
7.2.2 Rechenfrequenz der Lastansteuerung . . . . . . . . . . . . . . . . . . . . 44
7.2.3 HDL-Fähigkeit des Modells . . . . . . . . . . . . . . . . . . . . . . . . . 45
7.2.4 Synchronisation der Signale . . . . . . . . . . . . . . . . . . . . . . . . . 48
7.2.5 Datentyp ”fixed point” . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
7.2.6 Integrierende Messung . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
7.2.7 Einprogrammierung ins FPGA . . . . . . . . . . . . . . . . . . . . . . . 52
8 Aufbau Prüfstand und Messergebnisse 54

8.1 Hardware-Aufbau . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
8.2 Benutzeroberfläche . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
8.3 Messergebnisse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
9 Fehlerfallbetrachtung 61
9.1 DUT regt Resonanz an . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
9.2 DUT stellt dauerhaft aktiven Spannungszeiger . . . . . . . . . . . . . . . . . . . 62
9.2.1 Last in aktiven Kurzschluss . . . . . . . . . . . . . . . . . . . . . . . . . 62
9.2.2 Last in offene Klemmen . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
9.3 Ausfall der DC-Versorgung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
10 Zusammenfassung und Ausblick 71
A Anhang 73
A.1 Approximation Totzeitglied . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
A.2 Widerstandsmessung Drosselwürfel . . . . . . . . . . . . . . . . . . . . . . . . . 74
A.3 Einfluss des Widerstandswertes im Fehlerfall . . . . . . . . . . . . . . . . . . . . 76
IV
Inhaltsverzeichnis
Abbildungsverzeichnis 77
Tabellenverzeichnis 79
Literaturverzeichnis 80
V
Symbol- und Abkürzungsverzeichnis
Formel- und Schaltplanzeichen
γ S , φS Winkel zwischen α- und d-Achse

σ Streuziffer
τ Zeitkonstante
φR Phasenreserve
Ψ magnetischer Fluss
ω Winkelgeschwindigkeit
ωd Durchtrittsfrequenz
ωS Winkelgeschwindigkeit des d/q-Systems in Bezug zum α/β-System
C Kapazität
C ZK Zwischenkreiskapazität
f PWM PWM-Frequenz des Umrichters
fR Resonanzfrequenz
i Strom
i′µ rotorflussbezogener Magnetisierungsstrom
j imaginäre Einheit
J Trägheitsmoment
KI I-Anteil des PI-Reglers
KP P-Anteil des PI-Reglers
KR Reglerverstärkung
KS Streckenverstärkung
L Induktivität
Lh Hauptfeldinduktivität
M Drehmoment
Mi inneres Drehmoment
n Drehzahl
p Polpaarzahl
P Leistung
R Widerstand
VI
RDUT,diff Widerstandsdifferenz zwischen RDUT,ideal und RDUT,ist

T1 große Zeitkonstante (symmetrisches Optimum)
TΣ Summenzeitkonstante (symmetrisches Optimum)
TR Reglerzeitkonstante
Tt Totzeit
u Spannung
uDC Zwischenkreisspannung des Umrichters
udiff Spannungsdifferenz hervorgerufen durch RDUT,diff
uZ Gegenspannung der ASM
Darstellung physikalischer Größen
x zeitlich veränderliche Größe

ẋ erste Ableitung nach der Zeit
x Raumzeigerdarstellung
häufig verwendete Indizes
x0 0-Komponente der Größe x

xα/β Größe x im α/β-System
xα α-Komponente der Größe x
xβ β-Komponente der Größe x
xσ Größe x steht in Zusammenhang mit der Streuung der ASM
xC Größe x des Kondensators des LCL-Netzwerkes
xDC Größe x der DC-Seite des Umrichters
xDUT Größe x der DUT-Seite
xd/q Größe x im d/q-System
xd d-Komponente der Größe x
xist Istwert der Größe x
xLast Größe x der Lastseite
xN Nenngröße x der ASM
xq q-Komponente der Größe x
xR Rotorgröße x der ASM
xS Statorgröße x der ASM
xsoll Sollwert der Größe x
xUVW Größe x im UVW-System
VII
Übertragungsfunktionen
F C (s) Übertragungsfunktion der Kapazität

F̃C (s) Übertragungsfunktion der Regelstrecke des Spannungsreglers (bestehend
aus der Kapazität und dem geschlossenen Stromregelkreis)
F g (s) Übertragungsfunktion des (gesamten) geschlossenen Regelkreises
F g,RL (s) Übertragungsfunktion des geschlossenen Stromregelkreises (Regelstrecke
inkl. Regler)
F̃g,RL (s) approximierte Übertragungsfunktion des geschlossenen Stromregelkreises
(Regelstrecke inkl. Regler)
F o (s) Übertragungsfunktion des (gesamten) offenen Regelkreises
F o,RL (s) Übertragungsfunktion des offenen Stromregelkreises (Regelstrecke inkl.
Regler)
F R (s) Übertragungsfunktion des Standard-PI-Reglers
F RL (s) Übertragungsfunktion der Regelstrecke des Stromreglers (bestehend aus
RLast und LLast )
F R,C (s) Übertragungsfunktion des Spannungsreglers
F R,RL (s) Übertragungsfunktion des Stromreglers
F stör (s) Störübertragungsfunktion
Abkürzungen
AKS aktiver Kurzschluss

ASM Asynchronmaschine
CORDIC Coordinate Rotation Digital Computer
DUT Device Under Test
ESB Ersatzschaltbild
FPGA Field Programmable Gate Array
GUI Graphical User Interface
HDL Hardware Description Language
HSI6 Hyper-SiC-Inverter-6-Phase
OC Open Collector (offene Klemmen)
PWM Pulsweitenmodulation
ZK Zwischenkreis
VIII
1 Einleitung
In den letzten Jahren zeigt sich eine immer stärkere Entwicklung weg vom reinen Verbren-
nungsmotor hin zur Elektrifizierung des Antriebs in Fahrzeugen. Diese neuen Antriebssysteme
– egal ob hybrid oder rein elektrisch – bringen völlig neue Bauteile und Komponenten mit
sich (siehe Abbildung 1.1). Bevor diese neuen Technologien jedoch in die serienmäßige Pro-
duktion gehen können, muss sichergestellt werden, dass die Produkte den hohen Standards der
Automobilindustrie genügen. Deswegen werden Prototypen in der Entwicklungsphase einge-
hend auf Funktionalität und Sicherheit erprobt. Neben dem eigentlichen Elektromotor stellt
die Leistungselektronik, welche die Gleichspannung der Batterie umwandelt und so den Motor
mit Drehstrom versorgt, einen elementaren Bestandteil moderner elektrischer Antriebssysteme
dar.
Abbildung 1.1: Systemübersicht eines elektrischen Antriebssystems für einen PKW [BMS22]
1
1 Einleitung
Tabelle 1.1: Auflistung der in Abbildung 1.1 abgebildeten Komponenten

1 e-Achse (Elektromotor, Leistungselektronik und Getriebe zu einem Bauteil kombiniert)
2 Control Unit
3 Ladebuchse
4 Charger-Converter
5 12 V-Batterie
6 Elektromotor
7 Getriebe
8 Leistungselektronik
9 400 V-Batterie
Um Leistungselektroniken zu testen, gibt es drei grundlegende Ansätze. Zum einen der kon-
ventionelle Motor-Generator-Prüfstand (siehe Abbildung 1.2), bei dem der Prüfling (DUT -
device under test) einen realen Motor antreibt, der mit einem Generator inklusive nachgeschal-
teter Leistungselektronik belastet wird. Dadurch, dass der Prüfling wie im realen Betrieb einen
DUT
M M
Abbildung 1.2: Konventioneller Motor-Generator-Prüfstand
Elektromotor antreibt, kann der Prüfling quasi unter realen Bedingungen getestet werden. Ein
Lastmoment kann über den zweiten Motor gestellt werden. Auch der generatorische Betrieb
kann durch Energieflussumkehr erprobt werden. Allerdings hat dieses Konzept einen entschei-
denden Nachteil: Es ist material- und damit kostenintensiv. Darüber hinaus weist ein solcher
Prüfstand durch seine vielen Komponenten einen hohen Platzbedarf auf. Die drehenden Teile
des Prüfstandes bergen ein zusätzliches Gefahrenpotenzial sowie Wartungsbedarf.
Zum anderen gibt es das Konzept, den Prüfling nur mit einer dreiphasigen Drossel zu be-
lasten, wie in Abbildung 1.3 zu sehen. Die deutliche Material- bzw. Bauteilreduktion senkt
DUT
Abbildung 1.3: Drosselprüfstand
die Betriebs- und Anschaffungskosten des Prüfstandes enorm. Allerdings können mit diesem
Prüfaufbau nur einzelne, nicht realitätsnahe Betriebspunkte getestet werden. Dadurch wird der
Prüfling anders belastet und auch das dynamische sowie generatorische Verhalten kann nicht
2
1 Einleitung
geprüft werden. Somit können zwar die Stromtragfähigkeit und das Verlustverhalten getestet
werden, von einer realitätsnahen oder gar vollumfänglichen Funktionserprobung kann jedoch
keineswegs die Rede sein. Insbesondere die Belastung des DC-Zwischenkreises und seiner Bau-
teile entspricht bei diesem Test in keiner Weise den realen Belastungen, da in der Drossel
größtenteils Blindleistung umgesetzt wird.
Daher stellt sich die Frage nach dem dritten Konzept, dem Motoremulator. Mit einem solchen
Emulator können Leistungselektroniken für elektrische Antriebssysteme realitätsnah getestet
werden. Ein Motoremulator bildet das (elektrische) Verhalten eines echten Motors - durch pas-
sive Bauteile und einem weiteren (Last-) Umrichter - nach (siehe Abbildung 1.4). Dadurch
”denkt” der DUT, er sei an einen realen Motor angeschlossen und es kann der komplette Aus-
steuerbereich des Umrichters in beide Energieflussrichtungen (d. h. sowohl motorisch als auch
generatorisch) getestet werden. Einige Firmen bieten solche Motoremulationssysteme zu teils
horrenden Summen an. Daher beschäftigt sich diese Arbeit mit der Frage nach einem kosten-
günstigen Prüfstandskonzept, mit dem Standardleistungselektroniken für elektrische Antriebe
realitätsnah getestet werden können.
DUT
Abbildung 1.4: Motoremulator
3
2 Stand der Technik
Zu diesem Zweck wurde am TTZ-EMO ein Prüfstandskonzept entwickelt, dessen grundsätzliche
Funktionalität in der Theorie per Simulation und in der Praxis bei Versuchen in Ko-operation
mit einem Industriepartner nachgewiesen wurde.
DUT Koppelnetzwerk Lastumrichter
Abbildung 2.1: Grundlegender Aufbau des Prüfstandes
Der schematische Aufbau des Prüfstandes ist in Abbildung 2.1 ersichtlich. Dabei besteht der
Prüfstand grundlegend aus drei Komponenten:
- zu prüfender Umrichter (DUT)
- Koppelnetzwerk (LCL-Netzwerk)
- Lastumrichter
Bei den mit einem Industriepartner durchgeführten Tests wurde ein Prüfstand gemäß Abbil-
dung 2.1 aufgebaut. Die Messdatenauswertung, die Geberemulation für den DUT-Umrichter
sowie die Ansteuerung des Lastumrichters erfolgte mittels eines Field Programmable Gate Ar-
ray Systems (kurz: FPGA-System), welches durch eine Ethernet-Schnittstelle mit einem PC
verbunden war. Für das LCL-Netzwerk wurden sinnvoll erscheinende Werte angenommen und
zusätzliche Dämpfungswiderstände in Reihe zu den Kondensatoren geschaltet. Während der
Prüfling Strom in das Netzwerk einprägte, wurde der Last eine Sollspannung vorgegeben, welche
der Lastumrichter einstellte. Nach der Eingabe verschiedener Betriebspunkte und Auswertung
der (stationären) Messwertverläufe kam man zu dem Schluss, dass dieses Konzept grundsätz-
lich funktioniert und es wert ist, weiter verfolgt zu werden.
Die Aufgabe dieser Arbeit war es nun, auf Grundlage von diesem Konzept eine funktionierende
leistungselektronische Messumgebung zu entwickeln, mit der Standardumrichter für elektrische
Antriebssysteme realitätsnah getestet werden können. Dabei stellt der DUT eine Art ”Black
Box” dar, der einen Strom in das LCL-Netzwerk einprägt. Der Lastumrichter und das Koppel-
netzwerk bilden den virtuellen Motor. Da der DUT als Black Box behandelt werden soll, ist
4
2 Stand der Technik
lediglich der von ihm in das Netzwerk eingeprägte Strom iDUT als Messgröße im LCL-Netzwerk
bekannt. Ein Modell einer Asynchronmaschine muss mittels dieses gemessenen Stromes die
dem nachzubildenden Motor entsprechende Gegenspannung, welche der DUT-Umrichter sehen
würde, berechnen. Die Anforderung an den Lastumrichter ist, diese Gegenspannung zu stellen.
Wichtig hierbei ist, dass die Gegenspannung in der Art im Netzwerk abfällt, dass der DUT-
Umrichter zu jedem Zeitpunkt genau die Verhältnisse an seinen Klemmen sieht, die er sehen
würde, wäre er am realen Motor angeschlossen. Das heißt, dass das Verhältnis zwischen ohm-
schen sowie induktiven Spannungsanteil und Gegenspannung im Netzwerk dem im realen Motor
entspricht. Ist dies sichergestellt, entspricht der Stromverlauf iDUT im virtuellen Motor dem
Statorstromverlauf eines echten Motors. Außerdem muss das Netzwerk so ausgelegt werden,
dass die Impedanz, die der Prüfling sieht, der Impedanz entspricht, die er sehen würde, wäre
ein realer Motor angeschlossen. In einer früheren Diplomarbeit an der THWS wurde ein ähnli-
cher Ansatz verfolgt. Allerdings wurde damals ein System entwickelt, das speziell eine Baureihe
von Synchronmaschinen eines bekannten Herstellers von elektrischen Antriebssystemen nach-
bilden kann. Da diese Arbeit ein allgemeines Konzept zur Nachbildung von Elektromotoren
für Standardumrichtern als Ziel hatte, ist sie als eigenständiger Beitrag zu dem Themenkom-
plex Motoremulation für Leistungselektroniken zu sehen. Außerdem wird in dieser Arbeit keine
Synchron- sondern eine Asynchronmaschine (ASM) emuliert. Genauer gesagt eine Asynchron-
käfigläufermaschine. Jedoch wurde darauf geachtet, dass das Modell mit wenig Aufwand auf
andere Motordaten sowie -typen angepasst werden kann. Somit wurde ein modulares Konzept
verfolgt und verwirklicht. Eine auf dieser Masterarbeit aufbauende Bachelorarbeit hat sich mit
der Umsetzung eines Synchronmaschienenmodells beschäftigt.
5
3 Grundlagen
3.1 Raumzeiger im α/β- und d/q-System

Die folgenden Ausführungen zu Raumzeigern im α/β- und d/q-System basieren auf [Nuß17;
Tei13].
Es hat sich gezeigt, dass bei dreiphasigen, symmetrischen Systemen (wie z. B. dem LCL-
Netzwerk) eine Betrachtung im (ortsfesten) α/β-System, bei Drehfeldmaschinen (wie z. B. der
ASM) gar im (rotierenden) d/q-System von Vorteil ist. Überführt man die Gleichungen des
LCL-Netzwerkes ins α/β-System, lassen sich anschaulich Rückschlüsse auf die korrekte Ausle-
gung ziehen. Außerdem wird das α/β-System als Zwischenschritt benötigt, um die gemessenen
UVW-Größen für die Regelung ins d/q-System zu überführen. Die Regelung findet im d/q-
System statt, da diese Betrachtungsweise bei einer ASM im stationären Fall zu Gleichgrößen
führt. Die ständige Transformation von dreiphasigen Größen ins α/β- respektive d/q-System
und umgekehrt sowie das Verständnis der mit ihnen einhergehenden verschiedenen Bezugssys-
teme ist für diese Arbeit unabdingbar, weshalb kurz auf diese eingegangen werden soll. Da
dieses Thema jedoch fest in der Drehstromtechnik und damit der Elektrotechnik verankert ist,
soll auf eine ausführliche Beschreibung oder gar Herleitung verzichtet werden.
Für die Überführung von dreiphasigen, symmetrischen (Wechsel-) Größen in das α/β-System
bzw. d/q-System werden Raumzeiger eingeführt. Analog zu dem Zeitzeiger besteht der Raum-
zeiger aus einem Realteil (α- bzw. d-Komponente) und einem Imaginärteil (β- bzw. q-Kom-
ponente).
3.1.1 α/β-System
Zunächst wird der Raumzeiger in einem ortsfesten Koordinatensystem (α/β-System) betrach-
tet. Hierbei wird die Realachse (also die α-Achse) für gewöhnlich über die U-Achse des drei-
phasigen, symmetrischen Systems gelegt (siehe Abbildung 3.2). Dabei ist der Raumzeiger de-
finiert über:
2 2π 4π

z(t) = zα + j · zβ = · z1 (t) + z2 (t) · e j· 3 + z3 (t) · e j· 3 (3.1)
3
6
3 Grundlagen
Gleichung 3.1 aufgeteilt nach Real- und Imaginärteil:

2 1 1
Re (z(t)) = zα = · z1 (t) − · z2 (t) − · z3 (t) (3.2)
3 2 2
√ √ !
2 3 3
Im (z(t)) = zβ = · 0+ · z2 (t) − · z3 (t) (3.3)
3 2 2
Enthält das dreiphasige System einen Gleichanteil kommt noch eine z0 -Komponente hinzu:
1
z0 (t) = · (z1 (t) + z2 (t) + z3 (t)) (3.4)
3
Somit lässt sich ein dreiphasiges System über folgende Beziehung in ein ortsfestes α/β-System
überführen:    
zα z1
 zβ  = Tα/β ·  z2  (3.5)
   
z0 z3
Mit der Transformationsmatrix:
 
1 − 21 − 12
2 √ √
(3.6)
 
Tα/β = · 3 3
 0

3 2 2 
1 1 1
2 2 2
Diese Transformation wird auch Clarke-Transformation genannt und kann relativ simpel in
Matlab Simulink mittels eines Gain-Blockes mit der entsprechenden Transformationsmatrix
implementiert werden. Mithilfe dieser Blöcke wird im Modell die Transformation vom UVW-
ins α/β-System und umgekehrt realisiert (siehe Abbildung 3.1). Bei Drehfeldmaschinen kann
2 2
UVW alpha_beta
Clarke Transformation
1 1
alpha_beta UVW
Inverse Clarke Transformation
Abbildung 3.1: Transformation zwischen UVW- und α/β-System
in der Regel die Nullkomponente weggelassen werden, da sich die drei Phasengrößen bei nicht
7
3 Grundlagen
angeschlossenem Sternpunkt zu null aufaddieren und somit kein Gleichanteil vorhanden ist.
Dadurch vereinfacht sich die Transformationsmatrix in Abbildung 3.1 entsprechend. Wird die
Nullkomponente jedoch benötigt, da nicht davon ausgegangen werden kann, dass sie sich auto-
matisch zu null ergibt, kann die Matrix entsprechend Gleichung 3.6 ergänzt werden. In Kapitel
6 wird auf die Bedeutung der Nullkomponente für diese Arbeit näher eingegangen.
Abbildung 3.2: Zusammenhang UVW- und α/β-System
In Abbildung 3.2 lässt sich auch die Zusammensetzung in den Klammern von Gleichung 3.2
sowie 3.3 nachvollziehen. z1 (auf U-Achse) geht voll in die α-Komponente ein, da die Achsen
deckungsgleich sind. z2 (auf V-Achse) und z3 (auf W-Achse) vermindern die α-Komponente
im gleichen Maß (”ziehen” α-Komponente Richtung negativer α-Halbebene). Da die U-Achse
senkrecht zur β-Achse steht, liefert z1 keinen Beitrag zur β-Komponente. z2 (auf V-Achse)
liefert einen positiven Beitrag während die W-Achse (z3 ) in die negative β-Richtung zeigt.
8
3 Grundlagen
3.1.2 d/q-System
Vom ortsfesten α/β-System ausgehend lassen sich dreiphasige Größen auch in einem rotieren-
den Bezugssystem ausdrücken. Da eine Asynchronmaschine emuliert werden soll, wird wie üb-
lich hier ein rotorflussfestes Koordinatensystem (d/q-System) zugrunde gelegt. Hierbei rotiert
das d/q-System mit der Winkelgeschwindigkeit des Rotorflusses in Bezug zum α/β-System .
Dadurch ergeben sich im d/q-System für die Raumzeigerkomponenten Gleichgrößen, betrachtet
man einen stationären Betriebsfall, was im Hinblick auf die Regelung eine erhebliche Erleichte-
rung darstellt. Eine Größe im α/β(0)-System kann über folgende Beziehung ins d/q(0)-System
überführt werden:    
zd zα
 zq  = Td/q ·  zβ  (3.7)
   
z0 z0
Mit der Transformationsmatrix:
 
cos(γS ) sin(γS ) 0
(3.8)
 
 − sin(γS ) cos(γS ) 0 
Td/q =  
0 0 1
In Abbildung 3.3 ist der Zusammenhang zwischen dem α/β- und dem d/q-System nachvoll-
ziehbar. Es zeigt sich, dass das d/q-System mit dem Winkel γ S zum α/β-System steht und
Abbildung 3.3: Zusammenhang α/β- und d/q-System
somit mit der Winkelgeschwindigkeit ωS = γ̇S rotiert, was auch in der in Gleichung 3.8 ent-
haltenen Drehmatrix deutlich wird. Da sich das Nullsystem nicht ändert, ist die Drehmatrix
9
3 Grundlagen
so erweitert, dass die Nullkomponente bei der Transformation unverändert übernommen wird.
Aus Abbildung 3.3 lässt sich der Zusammenhang
z d/q = e−j·γS · z α/β (3.9)
ableiten. Diese Transformation wird auch Park-Transformation genannt. Analog zur Clarke-
Transformation lassen sich die oben beschriebenen Formeln relativ simpel in Matlab Simulink
implementieren (siehe Abbildung 3.4). Da meist dreiphasige Signale ins d/q(0)-System trans-
formiert werden, ist der Park- eine Clarke-Transformation vorgeschaltet. Abbildung 3.4 steht
Park Transformation
Clarke Transformation
x +
1
alpha_beta
UVW d
x +
2
d_q
x −
3 sin
phi_S
q
x +
cos
Inverse Park Transformation
x +
2
d_q alpha Inverse Clarke Transformation
x −
1
UVW
x +
beta
x +
Abbildung 3.4: Transformation zwischen UVW- und d/q-System
beispielhaft für die zahlreichen Transformationen im Modell. Oben eine Transformation vom
dreiphasigen ins d/q-System und unten die Rücktransformation von ebenjenem ins dreiphasige
UVW-System.
10
3 Grundlagen
3.1.3 Raumzeiger auf DGL angewendet

Die Raumzeigerdarstellung lässt sich nicht nur auf den Zeitverlauf physikalischer Größen anwen-
den, sondern auch Differentialgleichungen symmetrischer, unverkoppelter Phasengrößen (wie
sie beispielsweise im LCL-Netzwerk auftreten) lassen sich durch Raumzeiger beschreiben. All-
gemein ergibt sich die Struktur solcher Differentialgleichungssysteme zu:
żi = a · zi + b · ui mit i = 1, 2, 3 (3.10)
Wird Gleichung 3.10 mittels Gleichung 3.5 und 3.6 ins α/β-System transformiert, ergibt sich:
     
ż1 z1 u1
Tα/β ·  ż2  = a · Tα/β ·  z2  + b · Tα/β ·  u2  (3.11)
     
ż3 z3 u3
Vernachlässigt man die Nullkomponente, da sie für die komplexe Raumzeigerdarstellung zα +

j · zβ keine Bedeutung hat, führt Gleichung 3.11 auf:
ż α/β = a · z α/β + b · uα/β (3.12)
Löst man Gleichung 3.9 nach z α/β auf und setzt sie in Gleichung 3.12 ein, ergibt sich:
d j·γS
e · z d/q = a · e j·γS · z d/q + b · e j·γS · ud/q (3.13)
dt
Führt man die Differentiation des Klammerausdrucks durch, berücksichtigt die Definition
γ˙S = ωS und kürzt die Faktoren e j·γS , erhält man die Raumzeigerdifferentialgleichung im
d/q-System:
ż d/q = (a − j · ωS ) · z d/q + b · ud/q (3.14)
11
3 Grundlagen
3.2 Bode-Diagramm
Gerade für die Reglerauslegung in Kapitel 6 wurde sich systemtheoretischer Methoden bedient.
Grundlage hierfür bildet [Föl22]. Grundlegendes wie das Aufstellen der Übertragungsfunktion
- zum Beispiel mithilfe der Laplace-Transformation und davon ausgehend der Übergang zum
Frequenzgang - wird vorausgesetzt. Da sich jedoch des Öfteren des Bode-Diagramms bedient
wird, soll dieses kurz eingeführt werden.
Das Bode-Diagramm teilt sich auf in den Amplituden- und den Phasengang eines Systems.
Dabei stellt der Amplitudengang den Betrag und der Phasengang den Winkel des Frequenz-
gangs dar. Für ein einfaches Beispiel mit der Übertragungsfunktion F (s) = K · 1
s (also ein
Integrier-Glied) bedeutet das:
→ Frequenzgang: F (jω) = K
jω = −j · K
ω
→ Amplitudengang: |F (jω)| = K
ω
→ Phasengang: ∠F (jω) = −90°
Trägt man den Amplitudengang mit dem Maßstabsfaktor 20 dekadisch logarithmisch auf einer
ebenfalls logarithmischen ω-Achse auf, erhält man den ersten Teil des Bode-Diagramms. Der
zweite Teil besteht aus dem auf der logarithmischen ω-Achse aufgetragenen Phasengang. Wird
K = 1 gewählt, erhält man für einen Integrierer das Bode-Diagramm in Abbildung 3.5.
25
20
15
10
Magnitude (dB)
-5
-10
-15
-20
-25
-88
-88.5
-89
Phase (deg)
-89.5
-90
-90.5
-91
-91.5
-92
10-1 100 101

Frequency (rad/s)
Abbildung 3.5: Bode-Diagramm eines I-Gliedes
Es ist erkennbar, dass die Frequenz, bei der der Amplitudengang die 0 dB-Linie schneidet,
bei 1 rad
s liegt. Frequenzen kleiner als diese Durchtrittsfrequenz werden vom System durchge-
12
3 Grundlagen
lassen beziehungsweise verstärkt (Amplitudengang im positiven dB-Bereich) und Frequenzen

größer als die Durchtrittsfrequenz gedämpft (Amplitudengang im negativen dB-Bereich). Da
der Phasengang konstant auf −90° verweilt, führt das System im Ein-/Ausgangsverhalten stets
zu einer Phasenverschiebung um −90°. Kritisch wird es, wenn der Phasengang eines geregelten
Systems bei der Durchtrittsfrequenz zu einer Phasenverschiebung nahe der −180° (also einer
Mitkopplung) führt. Denn dann klingen Abweichungen zwischen Soll- und Istwerten nicht ab,
sondern auf und werden verstärkt. Das Gesamtsystem wird instabil. Um dies zu vermeiden,
muss auf eine ausreichende Phasenreserve (also Abstand der Phase bei der Durchtrittsfrequenz
von −180°) geachtet werden.
3.3 Daten und Formeln der Asynchronmaschine

3.3.1 Allgemeine Formeln der ASM
Auf eine Herleitung der Formeln für die Asynchronmaschine, welche für die Modellbildung in
Kapitel 4 benötigt werden, soll an dieser Stelle verzichtet werden. Es sei auf [Nuß17; Sch17]
verwiesen. Dort werden sie von einer dreiphasigen Asynchronmaschine ausgehend ausführlich
hergeleitet und ins α/β-System und später auch ins d/q-System transformiert.
Das primäre Ziel des Modells ist es, den Verlauf der Gegenspannung uZ zu berechnen. Als
einzige Messgröße steht dafür der Statorstrom iS (durch den DUT-Strom iDUT repräsentiert)
zur Verfügung. Daher stellt folgende Differentialgleichung für den Magnetisierungsstrom (siehe
Gleichung 3.15) in Verbindung mit der Definition der Gegenspannung (siehe Gleichung 3.16)
die Grundlage für das Asynchronmaschinenmodell im α/β-System dar:
′
i′µ,α/β + τR · i̇µ,α/β = j · ω · τR · i′µ,α/β + iS,α/β (3.15)
uZ,α/β = RR,be · (j · ω · τR − 1) · i′µ,α/β (3.16)
Anmerkung: Bei i′µ,α/β handelt es sich um den rotorflussbezogenen Magnetisierungsstrom, da

er in [Nuß17] über den Rotorfluss berechnet wird und definiert ist als:
Ψ R,α/β
i′µ,α/β = (3.17)
Lh
Daher hat er stets dieselbe Winkellage wie der Rotorflussraumzeiger und wird lediglich durch
Lh skaliert.
13
3 Grundlagen
Des Weiteren ist Gleichung 3.18 essenziell für die Auslegung des LCL-Netzwerkes, weshalb sie
an dieser Stelle ebenfalls eingeführt werden soll.
h i
iS,α/β + τσ · i̇S,α/β = KS · uS,α/β − RR,be · (j · ω · τR − 1) · i′µ,α/β (3.18)
| {z }
= uZ
Um die hier aufgeführten Gleichungen besser nachvollziehen zu können, sei an dieser Stelle das
Raumzeigerersatzschaltbild der Asynchronmaschine im α/β-System abgebildet (siehe Abbil-
dung 3.6). Aufgrund der internen magnetischen Verkopplung kann uZ nicht ohne Weiteres in
Abbildung 3.6 eingezeichnet werden. Die restlichen in den Gleichungen vorkommenden elektri-
schen Größen sind eingepfeilt.
Abbildung 3.6: Ersatzschaltbild der Asynchronkäfigläufermaschine
3.3.2 Daten der emulierten ASM

Um den Motoremulator zu entwickeln, werden die Daten eines echten Asynchronmotors benö-
tigt. Diese Daten sind austauschbar, sodass mit wenigen Änderungen der emulierte Motor
angepasst werden kann. Dazu werden die Daten einer im Labor des TTZ-EMOs vorhandenen
Maschine verwendet (siehe Tabelle 3.1). Zum einen ist diese Maschine im Rahmen vorheriger
Arbeiten und Versuche vermessen worden, sodass die Daten für diese Arbeit bekannt sind und
zum anderen ist die Maschine verfügbar, sodass Vergleichsmessungen zwischen fertigem Mo-
toremulatorprüfstand und tatsächlicher ASM-Maschine am Ende dieser Masterarbeit jederzeit
möglich sind. Mittels der in Tabelle 3.1 aufgeführten Maschinenparameter lassen sich die restli-
chen für den Motoremulator benötigten Parameter bestimmen (siehe Tabelle 3.2). Anmerkung:
Da Induktivitäten mit den erforderlichen Bauteilwerten zum Zeitpunkt der Messungen nicht
zur Verfügung standen, mussten die Maschinenparameter später entsprechend skaliert werden
(siehe Kapitel 8.1).
14
3 Grundlagen
Tabelle 3.1: Vorgegebene Parameter der emulierten ASM

Nennspannung UN = 327 V
Nennstrom IN = 13,1 A
Nennleistung PN = 4,5 kW
Leistungsfaktor cos φ = 0,74
Nennfrequenz fN = 113,8 Hz
Nenndrehzahl nN = 3000 min−1
Motorträgheitsmoment J = 0,0064 kgm2
Ständerwiderstand (kalt) RS = 0,399 Ω
Rotorwiderstand (kalt) RR = 0,302 Ω
Ständerstreuinduktivität Lσ,S = 1,36 mH
Rotorstreuinduktivität Lσ,R = 2,6 mH
Hauptfeldinduktivität Lh = 31,5 mH
Tabelle 3.2: Berechnete Parameter der emulierten ASM

fN
Polpaarzahl p= nN ≈2
Ständerinduktivität LS = Lh + Lσ,S = 32,86 mH
Rotorinduktivität LR = Lh + Lσ,R = 34,1 mH
L2h
Gesamtstreuziffer σ =1− LS ·LR = 0,1145
Ständerstreuziffer σS = LS
Lh − 1 = 0,0432
Rotorstreuziffer σR = LR
Lh − 1 = 0,0825
Nenndrehmoment M= PN
2·π·nN = 14,32 Nm
bezogener Rotorwiderstand RR,be = RR
(1+σR )2
= 0,2577 Ω
bezogene Hauptfeldinduktivität Lh,be = Lh

(1+σR ) = 29,1 mH
Rotorzeitkonstante τR = LR
RR = 0,1129 s
(1+σS )·σ·Lh
Streuzeitkonstante τσ = RS +RR,be = 0,0057 s
Streckenverstärkung KS = 1
RS +RR,be = 1,52 Ω1
15
4 Modell der Asynchronmaschine
Wie in Kapitel 3 erwähnt, ist die Betrachtung der (dreiphasigen) Drehfeldmaschine im α/β-
System durchaus vorteilhaft. Mit den in Kapitel 3.3 vorgestellten Gleichungen lässt sich die zu
emulierende Maschine vollständig beschreiben und ein mit ihnen implementiertes Maschinen-
modell liefert (fast) alle benötigten Größen. Lediglich die für die Entkopplung im Regler (siehe
Kapitel 6) benötigte Winkelgeschwindigkeit ω S muss im d/q-System berechnet werden (siehe
Kapitel 4.3). In Abbildung 4.1 ist eine Übersicht über das implementierte Maschinenmodell er-
sichtlich. Dabei stellen rote Ein-/Ausgänge Messgrößen und grüne im Modell berechnete Größen
dar. Analog zu den grünen Ausgängen sind Maschinenmodell-Subsysteme ebenfalls in Grün ein-
gefärbt. Transformationsblöcke inklusive Sinus-Cosinus-Berechnung (wird für die Park Trans-
formation benötigt) sind dunkelblau. Das ASM-Modell läuft später auf einem FPGA-System,
weshalb Schnittstellen zwischen dem FPGA und dem Prüfstand-PC definiert sind. Übergabe-
werte vom PC ans FPGA in hellblau, während die Signale, die das FPGA an den PC übergibt
gelb eingefärbt sind. Diese Farbcodierung zieht sich durch das gesamte Simulink-Modell. Das
x −+
Gleichungen im α/β-System
i_R_alphabeta alphabeta UVW

omega
alphabeta->UVW
M_i M_i
1 UVW alphabeta i_S_alphabeta

M_Last
i_DUT_ist x
omega
UVW->alphabeta
u_Z_alphabeta_soll Z-51 1 2 reset
u_C_soll reset
3 enable
2 reset
enable
reset Mechanikmodell
phi_S phi sin_cos Z-50 3
Gleichungen im d/q-System
sin_cos
sin_cos_Berechnung
omega
3 enable
i_µ_alphabeta
enable
2 reset
ASM - elektrisches Teilsystem reset
alphabeta UVW
sin_cos omega_S 2
alphabeta->UVW omega_S
i_µ_alphabeta
i_S_alphabeta
omega_S berechnen
Abbildung 4.1: Übersicht über Maschinenmodell
16
Modell bekommt als Eingang den gemessenen Strom durch die DUT-Induktivität iDUT,ist . Da
dieser dreiphasig ist, muss er zunächst ins α/β-System transformiert werden. Außerdem kann
über den Eingang M Last ein Lastmomentprofil für den virtuellen Motor vorgegeben werden.
Als Ausgang liefert das Maschinenmodell uC,soll (berechnete Gegenspannung des Motors →
Sollwert für den Spannungsregler), Sinus-/Cosinuswerte für φS (Winkel zwischen Rotorfluss
und α-Achse → Winkel (äquivalent zu γ S im Kapitel 3) für die Transformation zwischen α/β-
System und d/q-System) und ω S (Winkelgeschwindigkeit zwischen Rotorfluss und α-Achse →
für die Entkopplung der d- und q-Achsen in den Reglern). Die Aufteilung in drei Teilmodelle
(elektrisches Teilsystem, mechanisches Teilsystem, Teilsystem zur Berechnung von ω S ) dient
zur Steigerung der Modularität. Soll statt einer Asynchronmaschine zum Beispiel eine perma-
nent erregte Synchronmaschine emuliert werden, muss im Modell in Abbildung 4.1 lediglich das
elektrische Teilsystem der ASM durch eines der permanent erregten Synchronmaschine ersetzt
werden. Das Mechanikmodell kann unverändert bleiben.
4.1 Elektrisches Teilsystem im α/β-System

Das elektrische Teilsystem (siehe Abbildung 4.2) hat die Aufgabe, in Abhängigkeit vom gemes-
senen DUT-Strom (entspricht dem Statorstrom iS im virtuellen Motor) die Gegenspannung uZ
zu berechnen, die dann dem Spannungsregler als Sollwert dient. Demnach bilden die Gleichun-
gen 4.1 sowie 4.2 aus Kapitel 3 die Grundlage für das elektrische Teilsystem.
uZ,α = RR,be · (−ω · τR · i′µ,β − i′µ,α ) (4.1)
uZ,β = RR,be · (ω · τR · i′µ,α − i′µ,β ) (4.2)
Um mittels Gleichung 4.1 und 4.2 die benötigte Gegenspannung uZ berechnen zu können,
werden (neben den Maschinenparametern aus Kapitel 3.3) ω und i′µ,α/β benötigt. ω liefert
das Mechanikmodell, während i′µ,α/β aus der Differentialgleichung 4.3 respektive 4.4 gewonnen
werden kann.
i′µ,α + τR · i˙′ µ,α = −ω · τR · i′µ,β + iS,α (4.3)
i′µ,β + τR · i˙′ µ,β = ω · τR · i′µ,α + iS,β (4.4)
Damit das Mechanikmodell ω berechnen kann, muss im elektrischen Modell noch aus den
Strömen iS,α/β und i′µ,α/β das innere Drehmoment M i bestimmt werden. Dies geschieht mittels
Gleichung 4.5.
3
Mi = · p · Lh,be · (i′µ,α · iS,β − i′µ,β · iS,α ) (4.5)
2
17
i_S_alpha
Z-3
i_S_beta
M_i 2
i_µ_alpha M_i
i_µ_beta
Berechnung M_i
atan2 Z-2 4
phi_S
i_S_alpha
2
i_µ_alpha i_µ_alpha
i_S_alphabeta i_S_beta
u_z_alpha
omega
reset
3 reset
i_µ_beta i_µ_beta 3
4 enable u_Z_alphabeta_soll
enable
DGL für i_µ
u_z_beta
1 omega
omega
Z-3 Berechnung u_z
1 −+
i_R_alphabeta
i_µ_alphabeta 5
Abbildung 4.2: Elektrisches Teilsystem des ASM-Modells
Da gemäß [Nuß17] in den Gleichungen mit dem rotorflussbezogenen Magnetisierungsstrom i′µ

gearbeitet wird, entspricht die Phase der komplexen Zahl i′µ,α + j · i′µ,β dem Winkel zwischen α-
und d-Achse, da eine auf das rotorflussfeste d/q-System bezogene Größe im α/β-System stets
mit dem Transformationswinkel zwischen den beiden Systemen rotiert. Dementsprechend gilt:
∠(i′µ,α + j · i′µ,β ) = φS (4.6)
4.2 Mechanikmodell
Im vergleichsweise simplen Mechanikmodell ist lediglich die Bewegungsgleichung
p
ω̇ = · (Mi − MLast ) (4.7)
J
18
implementiert. Neben dem im elektrischen Teilsystem berechneten inneren Drehmoment hat

das mechanische Teilsystem einen Eingang M Last . Über ihn wird der Lastmomentverlauf vor-
gegeben. Reibung wurde hierbei vernachlässigt.
Anmerkung: Normalerweise gehört neben der Bewegungsgleichung auch die Drehmomentbezie-

hung, welche mit Gleichung 4.5 beschrieben wird, in das Mechanikmodell. Allerdings wurde sich
aufgrund der angestrebten Modularität dazu entschieden, eben jene im elektrischen Teilsystem
unterzubringen. Ändert sich der Bautyp des emulierten Motors, ändert sich auch die Gleichung
zur Berechnung des inneren Drehmoments. Durch die gewählte Implementierung muss lediglich
der Block “elektrisches Teilsystem” ausgetauscht werden, während der Block ”Mechanikmodell”
unverändert bleiben kann.
4.3 Berechnung von ω S im d/q-System

Wie bereits erwähnt, wird für die Entkopplung der d- und q-Achse bei der Reglerauslegung in
Kapitel 6 die Winkelgeschwindigkeit zwischen α/β- und d/q-System benötigt. Im elektrischen
Teilsystem wird zwar φS berechnet, da es sich allerdings um die Phase einer komplexen Zahl
handelt, beinhaltet diese periodische Sprünge, weshalb ω S nicht über die Beziehung ωS = φ˙S per
Differentiation bestimmt werden kann. Deshalb ist der Block ”ω S berechnen” von Nöten (siehe
Abbildung 4.3). Dieser ist quasi ein auf die Berechnung von ω S reduziertes Maschinenmodell
omega_S_Addition
-6
1 Z omega
omega
-3
i_µ_alphabeta 4 Z alphabeta
dq i_µ_d
sin_cos 3 sin_cos
alphabeta->dq omega_S 1
omega_S
i_S_alphabeta 5 Z-6 alphabeta
dq i_S_q
sin_cos 3 sin_cos
alphabeta->dq
2 reset
reset
Abbildung 4.3: Auf Berechnung von ω S reduziertes Maschinenmodell im d/q-System
im d/q-System. ω S lässt sich über folgende Gleichung bestimmen:
ωS = ω + ωR (4.8)
19
ω wurde bereits im elektrischen Teilsystem berechnet und kann unverändert übernommen und
in Gleichung 4.8 eingesetzt werden. ω R kann mittels Gleichung 4.9 bestimmt werden.
1 iS,q
ωR = · (4.9)
τR i′µ,d
iS,q entspricht der q-Komponente des gemessenen DUT-Stromes und kann somit (eine Trans-
formation vom dreiphasigen ins d/q-System vorausgesetzt) als gegeben angesehen werden. i′µ
wurde ebenfalls bereits im α/β-System berechnet, weshalb i′µ,d am einfachsten mittels einer
Park Transformation gewonnen werden kann. Da sich der (bezogene) Magentisierungsstrom i′µ
erst mit der Zeit aufbaut, ist er zu Beginn nahezu null. Allerdings steht er in der Gleichung 4.9
im Nenner, was zu Komplikationen bei der Berechnung und Simulation des Modells führt (in
Kapitel 7.2.3 wird das Problem, seine Lösung und damit die Implementierung der Gleichungen
4.8 und 4.9 erneut aufgegriffen und ausgeführt).
20
5 Auslegung des LCL-Netzwerks
Die Auslegung des Koppelnetzwerks ist ein elementarer Bestandteil dieser Arbeit und des Prüf-
standes an sich. Nur mit einer korrekten und durchdachten Auslegung kann der Prüfstand als
Motoremulator korrekt arbeiten und funktionieren.
Da sich an beiden Enden des Netzwerkes Leistungselektroniken - also Bauteile, die mit gepuls-
ten Spannungen arbeiten - befinden, ist es unabdingbar, hier Induktivitäten (LDUT und LLast )
anzubringen, um im Mittel den gewünschten Strom einzuprägen und diesen entsprechend zu
glätten. Da reale Induktivitäten auch immer einen bestimmten ohmschen Anteil aufweisen,
werden die Induktivitäten im Modell jeweils um einen Widerstand (RDUT und RLast ) ergänzt.
Hinzu kommt, dass, um den Motor korrekt zu emulieren, die Statorinduktivität sowie der
Statorwiderstand nachgebildet werden müssen, was eine Induktivität auf der DUT-Seite un-
erlässlich macht. Darüber hinaus muss im Koppelnetzwerk die entsprechende (sinusförmige)
Gegenspannung nachgebildet werden. Dass die Gegenspannung einen relativ sauberen Sinus
ohne Oberschwingungen, hervorgerufen durch die Schaltfrequenzen der Umrichter, darstellen
muss, spricht für den Einsatz einer Kapazität, da sie die Eigenschaft besitzt Spannungen zu
glätten. Daher geschieht die Nachbildung der Gegenspannung an der Kapazität C C zwischen
den beiden Induktivitäten. In der Einleitung wurde erwähnt, dass bei ersten Versuchen mit
einem Industriepartner noch ein Dämpfungswiderstand RC in Reihe zu C C verbaut war. Um
jedoch Wärmeverluste in den Widerständen zu vermeiden, ist das Netzwerk in dieser Arbeit
ohne einen solchen Widerstand RC ausgelegt und implementiert worden. In Abbildung 5.1 ist
ein einphasiges Ersatzschaltbild (ESB) des eben beschriebenen Netzwerkes dargestellt. Die fol-
genden Überlegungen zur Auslegung des Netzwerks geschehen anhand von diesem einphasigen
Ersatzschaltbild, können aber problemlos auf ein dreiphasiges Netzwerk übertragen werden.
Abbildung 5.1: (einphasiges) Ersatzschaltbild des LCL-Koppelnetzwerks
21
5.1 Auslegung RDUT und LDUT

RDUT bildet den Motorwiderstand, den der DUT-Umrichter sehen würde, wäre er an dem realen
Motor angeschlossen, nach. Analog bildet LDUT die Motorinduktivität nach. Dementsprechend
muss an RDUT der ohmsche Anteil und an LDUT der induktive Anteil der Statorspannung ab-
fallen. Bei der (permanent erregten) Synchronmaschine ist die Auslegung recht simpel: RDUT
muss dem Statorwiderstand und LDUT der Statorinduktivität entsprechen. Bei der Asynchron-
maschine ist die Betrachtung aufgrund der internen magnetischen Verkopplung von Stator und
Rotor nicht ganz so stringent. Hier lohnt ein Blick auf die Differentialgleichungen der Asyn-
chronmaschine im α/β-System, wie sie in Kapitel 3 eingeführt wurden.
iS,α + τσ · i̇S,α = KS · (uS,α − uZ,α ) (5.1)
iS,β + τσ · i̇S,β = KS · (uS,β − uZ,β ) (5.2)
Die Spannung, die der Umrichter an seinen Klemmen sieht, ist die Statorspannung uS,α/β . Löst
man die beiden Gleichungen 5.1 und 5.2 nach den jeweiligen Komponenten der Statorspannung
auf, erhält man:
1 τσ
uS,α = · iS,α + · i̇S,α + uZ,α (5.3)
KS KS
1 τσ
uS,β = · iS,β + · i̇S,β + uZ,β (5.4)
KS KS
Anhand von Gleichung 5.3 sowie 5.4 erkennt man, dass uS aus drei Teilen besteht (siehe Ab-
bildung 5.2):
1. einem ohmschen Anteil, der an 1

KS = RDUT abfällt,
2. einem induktiven Anteil, der an τσ

KS = LDUT abfällt und
3. einer Gegenspannung uZ , die an C C abfällt.
Abbildung 5.2: (einphasiges) ESB des LCL-Koppelnetzwerks mit Spannungsanteilen
22
Damit und mit den Werten aus Tabelle 3.1 und 3.2 lässt sich RDUT zu
1
RDUT = = RS + RR,be = 0,6567 Ω (5.5)
KS
und LDUT zu
τσ
LDUT = = (1 + σS ) ∗ σ ∗ Lh = 3,8 mH (5.6)
KS
berechnen.
5.2 Auslegung RLast und LLast

Damit der Prüfling nur RDUT und LDUT als Impedanz sieht, muss der Lastumrichter den
DUT-Strom aufnehmen, sodass kein Strom vom DUT-Umrichter in die Kapazität fließt. Des-
halb ist es ein sinnvoller Ansatz für die Lastimpedanz, diese so auszulegen, dass sie aus Sicht des
Lastumrichters denselben Wert hat wie die DUT-Impedanz für den Prüfling. Dieses Vorgehen
hat den Effekt, dass der Stromrippel auf beiden Seiten gleich groß ist. Bei dieser Herangehens-
weise kann die Kapazität außer Acht gelassen werden, da hier nur der DUT-Strom betrachtet
wird. Der Differenzstrom, der die Kapazität auf die entsprechende Gegenspannung lädt, spielt
zunächst keine Rolle. Zu dieser Vereinfachung kommt eine weitere vereinfachende Annahme:
Da der DUT-Umrichter nur RDUT und LDUT als Impedanz sehen soll, wird sie mit der PWM-
Frequenz des DUT-Umrichters berechnet und die Lastimpedanz mit der PWM-Frequenz des
Lastumrichters.
Z DUT = RDUT + j · 2π · fPWM,DUT · LDUT (5.7)
Da RDUT ≪ 2π · fPWM,DUT · LDUT wird im Folgenden nur der Imaginärteil der Impedanzen
betrachtet.
Im (Z DUT ) = 2π · fPWM,DUT · LDUT (5.8)
Im (Z Last ) = 2π · fPWM,Last · LLast (5.9)
Aus der Annahme fPWM,Last = 3 · fPWM,DUT und der Forderung, dass die Impedanzen gleich
groß sein sollen (Gleichung 5.8 und 5.9 gleichsetzen) folgt:
!
2π · fPWM,DUT · LDUT = 2π · 3 · fPWM,DUT · LLast (5.10)
! 1
LDUT = 3 · LLast ⇒ LLast = · LDUT = 1,27 mH (5.11)
3
Dieses Verhältnis wird für die Auslegung des Lastwiderstandes analog übernommen, also:
1
RLast = 3 · RDUT = 0,22 Ω.
23
5.3 Auslegung C C
Da durch die beiden Induktivitäten und die Kapazität ein Schwingkreis entsteht, spielen Über-
legungen zur Resonanzfrequenz bei der Auslegung von C C eine elementare Rolle. Wenn nämlich
die Kapazität so ausgelegt wird, dass die höchste Resonanzfrequenz innerhalb der Bandbreite
der Reglerstruktur liegt, so sollte ein gut ausgelegter Regler in der Lage sein, eine etwaige
Resonanzschwingung auszuregeln und so zu unterdrücken. Gleichzeitig sollte darauf geachtet
werden, die Kapazität nicht zu groß auszulegen, da sonst bei höheren Frequenzen der für die
geforderten Spannungen nötige Strom durch die Kapazität zu groß werden kann. Dies kann
zu Problemen sowohl bei der Bauteilverfügbarkeit (große Kondensatoren für hohe Ströme bei
gleichzeitig hohen Spannungen für beide Polaritäten) als auch bei der Leistung des Lastum-
richters (muss hohen Differenzstrom zusätzlich zur DUT-Stromaufnahme stellen) führen.
Je kleiner die Induktivität in Reihe zur Kapazität, desto größer die Resonanzfrequenz. Für
die Betrachtung der Reihen-Induktivität gibt es drei Möglichkeiten: Nur die DUT-Seite (al-
so LDUT ), nur die Lastseite (also LLast ) oder das gesamte Koppelnetzwerk. Bei letzterem Fall
befinden sich LDUT und LLast in einer Art Parallelschaltung. Bei einer Parallelschaltung von In-
duktivitäten ist die Gesamtinduktivität stets kleiner als die kleinste Einzelinduktivität. Deshalb
wird für die Auslegung von C C die Gesamtinduktivität Lparallel (Gleichung 5.12) herangezogen.
Stellt man die Formel für die Resonanzfrequenz eines Reihenschwingkreises (Gleichung 5.13)
nach der Kapazität um, erhält man Gleichung 5.14.
LDUT · LLast
Lparallel = (5.12)
LDUT + LLast
1
fR = √ (5.13)
2π · L · C
1
C= (5.14)
(2π · fR )2 · L
Im ersten Anlauf wurde eine Resonanzfrequenz von 1 kHz festgelegt, was zu einer Kapazität
von circa 27 µF führte. Zunächst schien diese erste Festlegung durchaus sinnvoll, da die Reso-
nanzfrequenz innerhalb der Reglerbandbreite lag (siehe Kapitel 6.3) und die Ladeströme für die
Kondensatorgröße beherrschbar waren (einstelliger bis niedriger zweistelliger A-Bereich). Aller-
dings stellte sich heraus, dass uC aufgrund einer zu geringen Störunterdrückung das Schwingen
anfing. Deswegen musste C C vergrößert werden (nähere Ausführungen dazu in Kapitel 6.3).
Es wurde sich auf eine Obergrenze von 60 µF festgelegt, wodurch die Resonanzfrequenz auf
670 Hz herabgesetzt wurde.
24
6 Regleraufbau/-auslegung
Die Überlegungen in diesem Kapitel basieren auf [Bec12; Föl22; RZ22].
Geregelt werden soll die im Modell berechnete Gegenspannung, welche an den Kondensatoren
des LCL-Kopplenetzwerks abfällt. Sie wird über den Lastumrichter eingestellt, weshalb der
Laststrom mitgeregelt werden muss. Dadurch ergibt sich als Reglerstruktur eine Kaskaden-
regelung. Ein Stromregler für den Laststrom iLast bildet die innere Regelschleife, welche von
einem Spannungsregler für uC überlagert wird. Der Strom iDUT , welchen der Lastumrichter
zusätzlich zum Differenz(lade)strom stellen bzw. aufnehmen muss, wird als eine Art Störgrö-
ßenaufschaltung zwischen den beiden Reglern berücksichtigt. Demnach sind drei Messgrößen
für die Reglerimplementierung zwingend erforderlich: iDUT , iLast und uC . Dadurch entsteht die
in Abbildung 6.1 ersichtliche Struktur. Hierbei wurde bewusst das elektrische Ersatzschaltbild
(ESB) des LCL-Netzwerkes in den Signalflussplan des Reglers integriert, um den Zusammen-
hang zwischen Mess-, Modell- und Reglergrößen aufzuzeigen.
+
- A A
Abbildung 6.1: Signalflussplan des Reglers inkl. ESB des LCL-Netzwerkes
Als Regler wurde für beide Regelschleifen ein PI-Regler in der Struktur FR (s) = KP + KI · 1
s
gewählt. Grund hierfür ist, dass der I-Anteil des PI-Reglers trotz etwaiger Modellunsicher-
heiten (Bauteilerwärmung, drei idealerweise identische C’s bzw. L’s in Realität nicht exakt
symmetrisch etc.) eine robuste stationäre Genauigkeit garantiert. Die gesamte Regelung findet
im d/q-System statt, da bei einer Asynchronmaschine im stationären Betriebsfall Gleichgrö-
ßen anstelle von Wechselgrößen eingeregelt werden müssen. Damit die eigentlich verkoppelten
d- und q-Achsen unabhängig voneinander geregelt werden können, muss eine Entkopplung
stattfinden. Wie sich diese - durch die Transformation ins d/q-System zustande kommende -
Verkopplung der beiden Achsen lösen lässt, zeigt sich anhand der Formeln für das jeweils zu
regelnde Teilsystem (siehe folgende Unterkapitel). Abbildung 6.2 zeigt das Subsystem, in dem
25
die Reglerstruktur in Matlab Simulink realisiert ist. An dieser Stelle sei an die Farbkodierung
erinnert: Rote Eingänge symbolisieren Messsignale, während grüne Eingänge Rechengrößen
aus dem Modell repräsentieren. Außerdem sind Transformationen blau gekennzeichnet. Hin-
zu kommen die hellorangen Regler-Subsysteme sowie die dunkelorangen Entkopplung-Blöcke.
Weiterhin sind die Schnittstellen FPGA→PC gelb und die PC→FPGA hellblau markiert.
i_DUT_ist
1 6 sin_cos
UVW
sin_cos
UVW->dq
PI_Spannungsregler
dq
5 enable
enable Z-4
3 u_C_soll PI_Stromregler
u_C_soll
i_C_soll − i_Last_soll
4 u_C_ist i_C_soll + i_Last_soll
u_C_ist
6 sin_cos
i_Last_ist 2 Z-7 i_Last_ist
sin_cos
7 omega_S
omega_S u_C_ist 4 Z-7 u_C_ist
u_Regler_dq0 d_q_0
sin_cos 6 Z-7 alpha_beta_0 1

sin_cos
sin_cos 6 Z-14 sin_cos u_Last_Regler
dq0->alphabeta0
Z-7 omega_S
enable 5 Z-7 enable
Abbildung 6.2: Subsystem der Kaskadenregelung mit ”Störgrößenaufschaltung”
6.1 Unterlagerter Stromregler

6.1.1 Grundsätzlicher Aufbau
Wie bei Kaskadenregelungen üblich wurde im ersten Schritt der innere Regler entworfen. In
diesem Fall ist dies der unterlagerte Stromregler, der dafür zuständig ist, den erforderlichen
Laststrom iLast einzuregeln. Der Solllaststrom besteht aus zwei Teilen: Zum einen aus dem
Sollladestrom für den Kondensator iC,soll (liefert der überlagerte Spannungsregler) und zum
anderen aus dem gemessenen DUT-Strom (”Störgrößenaufschaltung”). Abbildung 6.3 gibt Auf-
schluss über den Aufbau des unterlagerten Stromreglers. Obwohl bei Drehfeldmaschinen das
Nullsystem in der Regel weggelassen werden kann, ist es hier mit berücksichtigt. Grund für die
Vernachlässigung der Nullkomponente (sie gibt den Gleichanteil der drei Phasengrößen an) bei
realen Maschinen ist, dass sich die Strangströme zu null addieren und somit der Gleichanteil
gleich null ist. Soll nun eine Drehstrommaschine emuliert werden, muss sichergestellt werden,
dass der Strom iDUT , den der Prüfling in den virtuellen Motor einprägt, keine Nullkomponente
aufweist. Allerdings kann die Nullkomponente dieses Stroms nur indirekt zu null geregelt wer-
den, da nicht der Strom iDUT sondern der Strom iLast über die Reglerkaskade geregelt wird.
26
i_Last_soll_d enable
+−
i_Last_soll 1 Z-2 6 Z-3 enable
i_Last_soll_q
reset
+ Eingang
−
i_Last_ist_d Ausgang + + 1
+ +
i_Last_ist 2 UVW i_Last_ist_q K_p u_Regler_dq0
dq0
sin_cos 4 sin_cos i_Last_ist_0
* ,1
* ,1
x K_i
UVW->dq0
0
0
limit
0 u_C_ist
PI-Spannungsregler 3 UVW
-4
dq Z
*, 1 4 sin_cos
sin_cos UVW->dq
omega_S 5 omega_S
û_dq0
i_dq
Entkopplung
Abbildung 6.3: Aufbau des Stromreglers
Wird die Nullkomponente des Laststroms jedoch zu null geregelt, ist sichergestellt, dass auch
der DUT-Strom keinen Gleichanteil aufweist. Da der Sternpunkt der im Stern verschalteten
Kondensatoren nicht angeschlossen ist, ist die Summe der drei Kondensatorströme zwingend
gleich null. Daher kann der Strom iC keinen Beitrag zum Gleichanteil des Laststromes liefern.
Aufgrund dessen kann lediglich die zweite Komponente des Laststromes - nämlich iDUT - eine
Nullkomponente beinhalten. Da die Nullkomponente von iLast jedoch zu Null geregelt wird,
wird indirekt der Gleichanteil des DUT-Stromes zu null geregelt. Daher besteht der Strom-
regler aus insgesamt drei identischen, voneinander unabhängigen PI-Reglern. Da der Sollwert
für die Nullkomponente 0 ist, wird der Istwert negiert auf den PI-Regler gegeben, da sich die
Regelabweichung bekanntermaßen zu isoll,0 − iist,0 = 0 − iist,0 = −iist,0 berechnet. Außerdem
kann der Nullregler über die Bedienoberfläche des Prüfstand-PCs zu- oder abgeschaltet wer-
den. Zusätzlich kann die in Kapitel 6.1.2 behandeltet Entkopplung sowie die uC -Kompensation
(siehe Kapitel 6.1.2) zu Testzwecken unabhängig (de-)aktiviert werden.
6.1.2 Entkopplung der d- und q-Achse

Wie bereits erwähnt, bedarf es einer Entkopplung, sodass die PI-Regler unabhängig vonein-
ander arbeiten können. Für den unterlagerten Stromregler muss diese Enkopplung um eine
Kompensation von uC erweitert werden. Diese Kompensation ist notwendig, da ein Regler für
iLast eigentlich eine Regelstrecke bestehend aus der Kapazität C C sowie der Reihenschaltung
von LLast und RLast sieht. Die Tatsache, dass C C den Strom iLast nur anteilig - nämlich nur den
Differenzstrom - sieht, erschwert die Reglerauslegung zusätzlich. Dieses Problem kann durch
eine Kompensation (im Grunde eine Art Vorsteuerung) von uC,ist umgangen werden und damit
die Regelstrecke für den Stromregler vereinfacht werden. Mittels der in Kapitel 3.1 vorgestell-
ten Gleichungen zur Überführung von Phasengrößendifferentialgleichungen in das α/β- bzw.
27
d/q-System lässt sich herleiten, wie die Entkopplung realisiert werden kann. Da es sich um ent-
koppelte Phasengrößendifferentialgleichungen handelt, kann eine Verkopplung im α/β-System
ausgeschlossen werden. Deshalb setzt die folgende Herleitung direkt im α/β-System an. Zur
Erinnerung der allgemeine Fall:
ż α/β = a · z α/β + b · uα/β (6.1)
Mit z α/β als Anregungsfunktion und uα/β als zu betrachtende Größe im α/β-System, gilt für
das System im d/q-System:
ż d/q = (a − j · ωS ) · z d/q + b · ud/q (6.2)
Die für Gleichung 6.1 relevante Differentialgleichung lautet:
uLast,α/β = RLast · iLast,α/β + LLast · i̇Last,α/β + uC,α/β (6.3)
uLast,α/β − uC,α/β = RLast · iLast,α/β + LLast · i̇Last,α/β (6.4)
Hierbei ist z α/β = iLast,α/β und uα/β = uLast,α/β − uC,α/β . Umstellen nach ż α/β liefert:
RLast 1
i̇Last,α/β = − · iLast,α/β + · uLast,α/β − uC,α/β (6.5)
LLast LLast
Und somit:
RLast
a=− (6.6)
LLast
1
b= (6.7)
LLast
Einsetzen in 6.2 und auflösen nach uLast,d/q :
uLast,d/q = (RLast + j · LLast · ωS ) · iLast,d/q + LLast · i̇Last,d/q + uC,d/q (6.8)
Ausmultiplizieren und sortieren nach Real- und Imaginärteil ergibt:

Re uLast,d/q = uLast,d = RLast · iLast,d + LLast · i̇Last,d − LLast · ωS · iLast,q + uC,d (6.9)

Im uLast,d/q = uLast,q = RLast · iLast,q + LLast · i̇Last,q + LLast · ωS · iLast,d + uC,q (6.10)
Gleichungen 6.9 und 6.10 machen deutlich: Regelstrecke, Entkopplung und Kompensation.
28
Damit ergibt sich die in Abbildung 6.4 gezeigte Struktur für den ”Entkopplung”-Block des
unterlagerten Stromreglers, während die Kompensation wie in Abbildung 6.3 rechts zu sehen
über einen Summationsblock geschieht.
x û_Last_d
2 x
i_Last_ist_q
i_dq
1 Z-2
omega_S
i_Last_ist_d
x x 1
û_Last_q
û_dq0
Abbildung 6.4: Entkopplung der d- und q-Achse (unterlagerter Stromregler)
6.1.3 Regelstrecke für Reglerauslegung

Die in den Gleichungen 6.9 und 6.10 rot markierte Regelstrecke muss noch um eine Totzeit Tt
erweitert werden. Die Totzeit entsteht dadurch, dass der Lastumrichter die geforderte Spannung
nur verzögert mittels Pulsweitenmodulation (PWM) einstellen kann und der Regler erst auf
Regelabweichungen reagieren und das Istsignal nachführen kann, wenn der Istwert tatsächlich
vom Sollwert abweicht. Hinzu kommt eine zusätzliche Verzögerung durch die Methode der
integrierenden Messung (siehe Kapitel 7.2.6). Dadurch erhält man folgendes Streckenmodell:
diLast (t)
RLast · iLast (t) + LLast · = uLast (t − Tt ) − uC (t − Tt ) = △u(t − Tt ) (6.11)
dt
Gleichung 6.11 führt mittels Laplace-Transformation auf folgende Übertragungsfunktion:

1
ILast (s) RLast
FRL (s) = = LLast
· e−s·Tt (6.12)
△U (s) RLast ·s+1
Da der Stromregler den inneren Regler darstellt und somit Teil der Regelstrecke für den über-
lagerten Spannungsregler ist, macht es Sinn, den Stromregler auf das Führungsverhalten hin
zu optimieren. Dadurch wird sichergestellt, dass der Spannungsregler ein dynamisches und
nur wenig überschwingendes Regelstreckenmodell sieht. Darüber hinaus wurden keine signifi-
kanten Störquellen identifiziert, wodurch eine Optimierung des Störverhaltens nicht zwingend
erforderlich erscheint. Da der Stromregler mit dem Blick auf sein Führungsverhalten hin aus-
29
gelegt wird, liegt es nahe, eine Pol-Nullstellen-Kompensation durchzuführen. Deshalb wird die
Nullstelle des Reglers so gewählt, dass sie sich mit dem Pol von FRL (s) kürzt:
= TR
z}|{
K
P
KI · ·s + 1
1 KP · s + KI KI
FR (s) = KP + KI · = = (6.13)
s s s
LLast
⇒ TR,RL = (6.14)
RLast
Damit ergibt sich folgende Übertragungsfunktion des offenen (inneren) Regelkreises:

LLast
KI,RL · RLast ·s+1 1
KI,RL
RLast
Fo,RL (s) = FR,RL (s) · FRL (s) = · LLast
· e−s·Tt = · e−s·Tt
s RLast ·s+1 RLast · s
(6.15)
Da es sich bei Gleichung 6.15 um ein System mit Totzeit handelt, bietet sich das Frequenzkenn-
linienverfahren an, um KI zu bestimmen. Hierfür wird Gleichung 6.15 in den Frequenzbereich
überführt. Hier kann nun bei vorgegebener Phasenreserve φR der fehlende Reglerparameter KI
bestimmt werden. Der Frequenzgang des offenen Kreises ergibt sich zu:
KI,RL
Fo,RL (jω) = · e−jω·Tt (6.16)
RLast · jω
Die Durchtrittsfrequenz ωd bestimmt sich über den Betrag von Gleichung 6.16:
! KI,RL KI,RL
|Fo,RL (jωd )| = 1 = ⇒ ωd = (6.17)
RLast · ωd RLast
Die Phase von Fo,RL (jωd ) ergibt sich über:
= ∠(−j)
z}|{
π
∠ (Fo,RL (jωd )) = − − ωd · Tt (6.18)
2
Die Phasenreserve ist definiert als:
φR = ∠ (Fo,RL (jωd )) + π (6.19)
Gibt man sich eine Phasenreserve (z. B. von π/3) vor und setzt Gleichung 6.17 in Gleichung
6.18 und das Resultat in Gleichung 6.19 ein und löst anschließend nach KI,RL auf, erhält man:
RLast π
KI,RL = · − φR (6.20)
Tt 2
30
Zum Schluss muss noch aus der in Gleichung 6.13 eingeführten Abkürzung TR = KP
KI und dem
mit Gleichung 6.20 berechneten K I,RL der Reglerparameter K P,RL bestimmt werden. In Abbil-
dung 6.5 ist der PI-Stromregler gezeigt. Da die Ausgangsspannung durch die maximal stellbare
limit
6 up
4
x ++ u y 1
K_p
Ausgang
lo
3
Eingang
x +
5 ++ + u
K_i 1
enable 1 E y
z x
reset 2 R
−
+
Abbildung 6.5: PI-Stromregler mit Limitation und Anti-Windup
Spannung des Lastumrichters begrenzt ist, muss eine Anti-Windup Maßnahme ergriffen wer-
den. [Ort13]
6.2 Überlagerter Spannungsregler

6.2.1 Grundsätzlicher Aufbau
In Abbildung 6.6 ist der Aufbau des übergeordneten Spannungsreglers ersichtlich. Da durch
enable
u_C_soll_d 1 Z-3 enable
2 UVW +−
dq u_C_soll_q
u_C_soll sin_cos
reset
UVW->dq
Eingang Ausgang ++ 1
i_C_soll
4 K_p
* ,1
sin_cos
0
+−
K_i
PI-Stromregler
u_C_ist_d
sin_cos
dq u_C_ist_q
3 UVW
u_C_ist 3 u_uvw
u_C_ist UVW->dq
sin_cos 4 sin_cos î_dq Z-2
omega_S 5 omega_S
Entkopplung
Abbildung 6.6: Aufbau des Spannungsreglers
die Sternschaltung der Kondensatoren sichergestellt ist, dass iC,U + iC,V + iC,W = 0 und damit
iC,0 = 0 gilt, ergibt sich die Nullkomponente von uC automatisch zu Null. Daher müssen nur
die d- und q-Komponente der Kondensatorspannung geregelt werden. Analog zum Stromregler
kann auch hier die Entkopplung zu- oder abgeschaltet werden.
31
6.2.2 Entkopplung der d- und q-Achse

Genau wie beim unterlagerten Stromregler muss auch beim überlagerten Spannungsregler eine
Entkopplung zwischen d- und q-Achse implementiert werden, um das unabhängige Arbeiten
der beiden PI-Regler zu gewährleisten. Die Herleitung setzt wie schon in Kapitel 6.1 bei der
Differentialgleichung des Systems im α/β-System an.
iC,α/β = CC · u̇C,α/β (6.21)
Hierbei ist z α/β = uC,α/β und uα/β = iC,α/β .

Umstellen nach ż α/β liefert:
1
u̇C,α/β = 0 · uC,α/β + ·i (6.22)
CC C,α/β
Und somit (siehe Gleichung 6.1):

a=0 (6.23)
1
b= (6.24)
CC
Einsetzen in 6.2 und auflösen nach iC,d/q :
iC,d/q = j · CC · ωS · uC,d/q + CC · u̇C,d/q (6.25)
Ausmultiplizieren und sortieren nach Real- und Imaginärteil ergibt:

Re iC,d/q = iC,d = CC · u̇C,d − CC · ωS · uC,q (6.26)

Im iC,d/q = iC,q = CC · u̇C,q + CC · ωS · uC,d (6.27)
Gleichungen 6.26 und 6.27 machen deutlich: Regelstrecke und Entkopplung. Damit ergibt sich
die in Abbildung 6.7 gezeigte Struktur für den ”Entkopplung”-Block des überlagerten Span-
nungsreglers.
x
x
u_RC_q
u_uvw 1 UVW
-2
dq 3 Z 1
sin_cos 2 sin_cos
omega_S î_dq
UVW->dq
u_RC_d
x x
Abbildung 6.7: Entkopplung der d- und q-Achse (überlagerter Spannungsregler)
32
6.2.3 Regelstrecke für Reglerauslegung

Die Regelstreckenübertragungsfunktion für den überlagerten Spannungsregler besteht aus einer
Reihenschaltung der Übertragungsfunktion für die Kapazität (Gleichung 6.28) und der für den
geschlossenen (unterlagerten) Stromregelkreis (Gleichung 6.29).
UC (s) 1
FC (s) = = (6.28)
IC (s) CC · s
KI,RL
Unter Berücksichtigung von Gleichung 6.17 gilt für Gleichung 6.29 die Abkürzung ωd = RLast .
ωd −s·Tt
Fo,RL (s) s ·e 1
Fg,RL (s) = = = (6.29)
1 + Fo,RL (s) 1 + ωsd · e−s·Tt s
ωd · e s·Tt +1
Für den Reglerentwurf störend ist die e-Funktion im Nenner des geschlossenen Stromregelkrei-
ses. Daher wird eben jene durch eine Taylorentwicklung um den Punkt s = 0 (entspricht dem
stationären Betriebsverhalten), die nach dem linearen Glied abgebrochen wird, genähert. Der
Beweis, dass diese Näherung für den relevanten Frequenzbereich zulässig ist, findet sich im
Anhang (Kapitel A.1). Dadurch ergibt sich:
e s·Tt ≈ 1 + s · Tt (6.30)
Gleichung 6.30 in 6.29 eingesetzt:
1 1
F̃g,RL (s) = s = Tt 1
(6.31)
ωd · (1 + s · Tt ) + 1 ωd · s2 + ωd ·s+1
Demnach ergibt sich die Regelstrecke für den Spannungsregler zu:
1 1
F̃C (s) = FC (s) · F̃g,RL (s) = · Tt 1
(6.32)
CC · s ωd · s2 + ωd ·s+1
Gemäß [Sch15; Föl22] wird der Regler für diese Regelstrecke nach dem symmetrischen Opti-
mum ausgelegt. Beim symmetrischen Optimum geht man von einer Strecke (mit entsprechender
Streckenverstärkung K S im Zähler) aus, die man in schnelle und langsame Systemteile auftei-
len kann. Da der Stromregler auf Führungsverhalten optimiert wurde, kann davon ausgegangen
werden, dass er kleine Zeitkonstanten aufweist und dadurch den schnellen Systemteil repräsen-
tiert. Aufgrund einer ausreichenden Störunterdrückung (siehe Kapitel 6.3.2) sind die Konden-
33
satoren relativ groß ausgelegt, was zu einer großen Zeitkonstante, sprich einem langsameren
Systemverhalten führt. Von daher kann man aus Gleichung 6.32 ableiten:
= KS
z}|{
1
(6.33)
Tt 2 1
(CC · s) · ·s + ·s+1
| {z } ωd ωd
langsamer ST | {z }
schneller Systemteil (ST)
Demnach wird die große Zeitkonstante zu T1 = CC angenommen. Die Summenzeitkonstante

wird aufgrund von Beziehung 6.34 zu TΣ = 1
ωd bestimmt.
= TΣ
z }| {
(1 + τ1 s)(1 + τ2 s) = τ1 τ2 s2 + (τ1 + τ2 ) ·s + 1 (6.34)
In [Föl22] ist anders als in dieser Arbeit die Reglerstruktur KR

s · (1 + TR · s) angesetzt. Deshalb
müssen zunächst über Gleichung 6.35 und 6.36 die beiden Parameter K R und T R bestimmt
werden, ehe über die Beziehung 6.37 der Regler in die gewünschte Struktur gebracht werden
kann.
T1
KR = (6.35)
8 · KS · TΣ2
TR = 4 · TΣ (6.36)
= KP,C = KI,C
KR z }| { z}|{ 1
FR,C (s) = · (1 + TR · s) = KR · TR + KR · (6.37)
s s
Es ergibt sich die Übertragungsfunktion des offenen Regelkreises zu:
KR + KR · TR · s
Fo (s) = FR,C (s) · F̃C (s) = (6.38)
s · (CC · s) · ωTdt · s2 + ω1d · s + 1
Und damit die Übertragungsfunktion des geschlossenen Kreises zu:
KR+KR ·TR ·s
T
Fo (s) s·(CC ·s)· ω t ·s2 + ω1 ·s+1
Fg (s) = = d
KR+KR ·TR ·s
d
(6.39)
1 + Fo (s) 1+ T

s·(CC ·s)· ω t ·s2 + ω1 ·s+1
d d
34
6.3 Reglervalidierung
6.3.1 Reglerbandbreite
Um die aktuelle Auslegung der Reglerkaskade zu untersuchen, zu optimieren und den Regler so
letzten Endes zu validieren, wurden verschiedene Methoden angewandt. Allen voran das Bode-
Diagramm. So wurde mittels Matlab das Bode-Diagramm des offenen Regelkreises geplottet,
um die Durchtrittsfrequenz und damit die Bandbreite des Regelkreises zu untersuchen. In
Abbildung 6.8 ist das erwähnte Bode-Diagramm gezeigt. Auch ist hier die Frequenz markiert,
bei der der Amplitudengang die 0 dB-Linie schneidet. Hier befindet sich die Durchtrittsfrequenz.
Bis zu dieser Frequenz von etwa 1,7 · 104 rad
s ≈ 2,7 kHz ist der Regler in der Lage das Sollsignal
einzuregeln. Demnach hat der Regler eine Bandbreite von circa 2,7 kHz. Wie in Kapitel 5.3
100
80
60
40
Magnitude (dB)
20
-20
-40
-60
-80
-140
-145
-150
-155
Phase (deg)
-160
-165
-170
-175
-180
102 103 104 105 106
Frequency (rad/s)
Abbildung 6.8: Bode-Diagramm des offenen Regelkreises
erwähnt, sollten alle Resonanzfrequenzen des LCL-Netzwerkes unterhalb dieser Grenze liegen,
sodass der Regler in der Lage ist, ein mögliches resonantes Aufschwingverhalten wegzuregeln
und somit zu unterdrücken.
6.3.2 Störunterdrückung
Es hat sich gezeigt, dass die Störunterdrückung des Regelkreises einen weiteren begrenzenden
Faktor darstellt. Zur Erinnerung: Die Aufschaltung des DUT-Stromes kann als Strögrößenauf-
schaltung interpretiert werden. Demnach ergibt sich ein Störgrößeneingriff auf das System des
Kondensators, da nach dem Regler dieses Systems der DUT-Strom als Störgröße aufgeschalten
35
wird und als zusätzliche Sollwertkomponente an den Stromregler weitergegeben wird. Demnach
ergibt sich die Störgrößenübertragungsfunktion zu:
1
FC (s) CC ·s
FStör (s) = = KR+KR ·TR ·s
(6.40)
1 + Fo (s) 1+ T

s·(CC ·s)· ω t ·s2 + ω1 ·s+1
d d
Um den Einfluss der Störgröße nachzuvollziehen, wurde das Bode-Diagramm der Störüber-
tragungsfunktion geplottet (siehe Abbildung 6.9). Um eine ausreichende Störunterdrückung
5
-5
-10
Magnitude (dB)
-15
-20
-25
-30
-35
-40
90
45
Phase (deg)
-45
-90
102 103 104 105 106
Frequency (rad/s)
Abbildung 6.9: Bode-Diagramm der Störübertragungsfunktion
und damit das gewünschte Führungsübertragungsverhalten zu gewährleisten, muss der Ampli-

tudengang der Störübertragungsfunktion für die Frequenzen des Betriebsbereichs weit genug
im negativen dB-Bereich sein (als Grenze wurden etwa -15 dB festgelegt). Es gibt zwei offen-
sichtliche Stellschrauben, um den Amplitudengang ins Negative zu verschieben. Zum einen
die Vergrößerung der Kapazität. Dadurch wird das System F C bzw. der Systemausgang uC
weniger anfällig für die Störung iDUT . Denn bei gleichem Strom iDUT fällt an einer größeren
Kapazität weniger Spannung ab als bei einer kleineren. Jedoch darf wie bereits angesprochen
die Kapazität nicht zu groß gewählt werden, da sonst der benötigte Differenzstrom, um die ge-
wünschte Gegenspannung einzustellen, zu groß werden würde. Sprich das Phänomen, was beim
Störstrom noch vorteilhaft war, ist bei der Betrachtung des benötigten Ladestroms nachteilig.
Für die Kapazitäten wurde daher ein Wert von maximal CC = 60 µF festgelegt. Da diese Maß-
nahme durch eben beschriebene Effekte nur in begrenztem Maß anwendbar ist, reicht sie nicht
36
aus, um den Amplitudengang derart zu beeinflussen, dass ein akzeptabler Frequenzbereich un-
terhalb der festgelegten dB-Grenze von -15 dB erreicht wird (maximal wären gerade einmal
95 Hz erreichbar). Deshalb wurde ebenfalls an der zweiten Stellschraube gedreht. Die Steige-
rung der Dynamik des Stromreglers. Ist der Stromregler schneller, nimmt die Last schneller die
Störgröße iDUT auf, was dazu führt, dass die Störgröße schneller keinen Einfluss mehr auf das
System F C hat. Hierfür wurde die Phasenreserve des Stromreglers von anfänglich 60° auf 45°
reduziert. Diese Maßnahme zur Steigerung der Dynamik ist allerdings ebenfalls begrenzt. Sie
führt zu einem größeren Überschwingen und im schlimmsten Fall zur Instabilität des Systems.
Mit der aktuellen Reglerkonfiguration lassen sich Frequenzen bis circa 1,5 · 103 rad
s ≈ 240 Hz
realisieren (siehe Abbildung 6.9 markierter Bereich). Sollte sich herausstellen, dass dieser Fre-
quenzbereich nicht ausreichend ist, stellt das Hinzufügen eines Dämpfungswiderstandes eine
weitere Möglichkeit dar, eine störende Schwingung von uC zu unterdrücken beziehungsweise
zu minimieren. Allerdings muss hierbei darauf geachtet werden, dass der Widerstand nicht zu
groß gewählt werden darf, um die Wärmeverluste in Grenzen zu halten.
6.3.3 Führungsübertragungsverhalten
Um das Führungsverhalten des geschlossenen Regelkreises zu bewerten, wurde die Sprungant-
wort des Systems geplottet (siehe Abbildung 6.10). Es ist ein relativ deutlicher Überschwinger
1.5 Sprungantwort
Führungssprung
1
Amplitude
0.5
0 1 2 3 4 5 6 7 8 9 10
Time (seconds) 10-4
Abbildung 6.10: Sprungantwort des geschlossenen Regelkreises
zu erkennen, welcher allerdings als unkritisch zu beurteilen ist, da die Spannung uC zum Start
- also dann, wenn der Überschwinger auftritt - noch sehr klein ist (startet bei null und baut
37
sich erst auf). Darüber hinaus klingt die Schwingung sehr schnell ab und nimmt den Sollwert
an. Bereits nach 8 · 10−4 s also 0,8 ms ist keine Regelabweichung mehr zu erkennen. Deshalb
wird das Führungsverhalten des geschlossenen Regelkreises insgesamt als sehr gut bewertet.
38
7 Modellbildung
7.1 Simulationsmodell
Bevor ein solch umfangreiches und komplexes Projekt in der Realität mittels Hardware getestet
werden kann, ist es unabdingbar, ein Simulationsmodell zu erstellen, an dem die einzelnen Ent-
wicklungsphasen durchlaufen werden können. Dabei wurde das Modell stetig weiterentwickelt
und schrittweise mehr Realität in die Simulation gebracht, um den realen Prüfstand möglichst
exakt nachbilden zu können. Abbildung 7.1 zeigt das Matlab Simulink Modell in der Übersicht.
Pulse Generator
(f = 10e6 Hz)
Umrichteraufbau FPGA
i_DUT_mess In S/H i_DUT_ist
Gate_Last u_Z_ref
i_Last_mess In S/H i_Last_ist
Sigma-Detla-Wandler R_DUT_diff
mit Sinc3-Filter
Gate_DUT +
i_DUT_ref +
u_C_ref
u_C_mess in out u_C_ist
u_DUT
u_Last
i_DUT
i_Last
u_C
i_C
i_DUT_ref
i_Last_ist i_DUT_ist i_C_ist u_Last_ist u_DUT_ist u_C_ist
u_C_ist
i_DUT_ist
Inputs (PC->FPGA)
Abbildung 7.1: Gesamtübersicht über Simulinkmodell
7.1.1 Abtastung der Messsignale

Um die Arbeitsweise der Messtechnik nachzubilden, wird die Abtastung der Messsignale mit
simuliert (siehe hellgrün gefärbte Blöcke in Abbildung 7.1). Dadurch soll eine möglichst reali-
tätsnahe Simulation gewährleistet werden. Die Messung der Ströme iDUT und iLast erfolgt am
realen Prüfstand mit Strommesswandlern. Die Wandler liefern ein zum Messstrom proportiona-
les Stromsignal mit einem Übersetzungsverhältnis von 2000:1 (1 A =
ˆ 0,5 mA). Das Stromsignal
der Wandler wird über einen Shunt in ein Spannungssignal gewandelt, welches digitalisiert und
39
7 Modellbildung
mit 10 MHz abgetastet wird [Dre13]. Dies ist in Abbildung 7.1 mittels ”Sample&Hold”-Gliedern,
die von einem Pulsgenerator mit einer Frequenz von 10 MHz angesteuert werden, berücksich-
tigt. Die Spannungsmessung ist mittels eines Sigma-Delta-Wandlers mit Sinc3-Filter realisiert.
Bei einem Sigma-Delta-Wandler handelt es sich um einen Analog-Digital-Wandler, mit hoher
Abtastrate und hoher Auflösung, wodurch er ideal für die vorhandene regelungstechnische Auf-
gabe ist. Aufgrund der Arbeitsweise des Sigma-Delta-Wandlers enthält das Ausgangssignal eine
hohe Menge an Rauschen und Quantisierungsfehlern. Deshalb ist es unabdingbar, das Messsi-
gnal zu filtern. Dies geschieht über einen Sinc3-Filter, welcher über eine Fensterfunktion das
Ausgangssignal glättet und so das Rauschen reduziert [SOO22a; SOO22b]. Da das in dieser Ar-
beit verwendete Setup im Institut in der Vergangenheit bereits zum Einsatz kam, existiert ein
Matlab Simulink Modell für die Spannungsmessung, welches unverändert übernommen werden
konnte und daher nicht näher diskutiert werden soll.
7.1.2 Hardware-Modell
Zentral in Abbildung 7.1 ist das graue Subsystem ”Umrichteraufbau” zu sehen. Hier ist ein
Modell der drei Hauptbestandteile (DUT-Umrichter, Lastumrichter, LCL-Netzwerk) des Prüf-
standaufbaus hinterlegt (Abbildung 7.2). Für die beiden Umrichter wird jeweils ein Block aus
Continuous 18 U Y 9 3
u_C u_C_mess
3->6 3->6 Multimeter
Gatesignale Gatesignale
g Out In 2 Gate_DUT Gate_Last 1 In Out g U Y 8

+
+
u_DUT
+ RL_DUT_U RL_Last_U +
s
-
s
-
A + + A
u_DC_Last/2 U Y 7
u_DC_DUT / 2
u_Last
RL_DUT_V RL_Last_V
B + + B
+
+
U Y 6
- i_C
- RL_DUT_W RL_Last_W
s
-
s
-
C + + C
U Y 5 1
i_DUT i_DUT_mess
Last
DUT
+
U Y 4 2
i_Last i_Last_mess
C_U C_V C_W
Abbildung 7.2: Simulinkmodell des Hardwareaufbaus
der Simscape-Bibliothek namens ”Universal Bridge” verwendet. Neben Anzahl der Phasen und
Art der Schalter (IGBT, Thyristor, idealer Schalter etc.) können hier auch Durchlassverluste
vorgegeben werden. Das LCL-Netzwerk ist aufgebaut und ausgelegt, wie in Kapitel 5 beschrie-
ben. Der ”Multimeter”-Block misst diverse Größen, welche mit beschrifteten Ausgängen nach
außen geführt werden.
40
7 Modellbildung
7.1.3 FPGA-Subsystem
Die Gate-Ansteuersignale kommen aus dem dunkelgrünen ”FPGA”-Subsystem rechts in Ab-
bildung 7.1. Dieses Subsystem stellt quasi die Nachbildung des FPGA-Systems dar und ist in
Abbildung 7.3 zu sehen. Alles was in diesem Subsystem berechnet wird, läuft am realen Prüf-
stand auf dem FPGA. Die Übergabeparameter vom Prüfstand-PC ans FPGA sind im hellblau-
en ”Inputs (PC→FPGA)”-Subsystem mittels Konstanten definiert. In Abbildung 7.3 sind drei
Lastansteuerung
Z-3
enable
enable_Modell
enable
u_alpha
Gate
Eingang Ausgang i_DUT_ist
u_beta
u_Last_Regler_alphabeta
integrierende Messung i_DUT
U_dc SV
enable
Eingang Ausgang i_Last_ist
f_PWM
integrierende Messung i_Last Trigger
Blocktime
enable
u_C_soll+u_R_diff
PWM_Generator_Last
Eingang Ausgang u_C_ist
integrierende Messung u_C
Ansteuerung Last
DUT-Ansteuerung Referenzmodell
u_alpha
dq Gate
alphabeta x UVW alphabeta u_S_alphabeta
in_freq_gen sincos_out sin_cos
u_C_ref 1
u_beta UVW->alphabeta
sincos dq->alphabeta u_Z_ref
reset
U_dc SV
i_DUT_ref 2
f_PWM
i_DUT_ref
in_f_PWM Trig enable
Trigger Triggergeber
Blocktime Referenzmodell
PWM_Generator_DUT
Abbildung 7.3: ”FPGA”-Subsystem
Bereiche gekennzeichnet. Beim größten Bereich in der oberen Bildhälfte handelt es sich um die
Lastansteuerung. Demnach ist hier die Ansteuerung des Lastumrichters untergebracht. Bevor
die drei Messgrößen auf das orange ”Ansteuerung_Last”-Subsystem gegeben werden, durch-
laufen sie eine integrierende Messung (mehr dazu in Kapitel 7.2.6). Im orangen Subsystem ist
das Maschinenmodell aus Kapitel 4 sowie die Reglerkaskade aus Kapitel 6 untergebracht. Um
aus der Sollspannung der Reglerkaskade für den Umrichter verwertbare Signale zu gewinnen,
wird ein PWM-Generator verwendet. Dieser PWM-Generator (in violett eingefärbt) wurde am
Institut entwickelt und erprobt, sodass er für diese Arbeit übernommen wurde. Er erzeugt
41
7 Modellbildung
aus der Sollspannung des Reglers (im α/β-System ) und der Zwischenkreisspannung sowie der
Taktfrequenz des Lastumrichters Gatesignale. Außerdem erzeugt er ein Triggersignal, welches
mit der doppelten Taktfrequenz einen Puls ausgibt, der für das Starten eines Rechenzyklus der
Reglerkaskade verwendet wird. Da das ASM-Modell (genauer gesagt dessen Integrierer) sehr
genau rechnen müssen, werden diese über ein deutlich hochfrequenteres Triggersignal angesteu-
ert, welches separat über einen Triggergeber erzeugt wird.
Links unterhalb der Lastansteuerung befindet sich die DUT-Ansteuerung. Diese DUT-An-
steuerung ist notwendig, um überhaupt Messungen durchführen zu können, weil der Prüfling
sonst nicht arbeitsfähig wäre. Da der DUT aber als Black Box behandelt werden soll, ist
es wichtig, dass keine Verbindung zwischen der DUT- und der Lastansteuerung besteht. Die
Lastansteuerung darf keine Informationen von der DUT-Ansteuerung erhalten. Diese ist so
aufgebaut, dass ein Spannungssystem in d/q-Koordinaten inklusive Frequenz vorgegeben wer-
den kann. Mittels dieser drei Vorgaben werden Gatesignale erzeugt, sodass der DUT-Umrichter
das vorgegebene Spannungssystem einstellt und am virtuellen Motor anlegt. Das heißt, dass
der DUT mit diesem Setup rein gesteuert betrieben wird. Eine DUT-Regelung und damit eine
Regelung des (virtuellen) Motors ist derzeit nicht implementiert.
Rechts daneben ist ein Referenzmodell zu sehen. Diese Kopie des ASM-Modells der Lastan-
steuerung bekommt als Eingang die Statorspannung, die der DUT am (virtuellen) Motor anlegt
(berechnet aus den Gatesignalen des PWM-Generators für den DUT). Es dient lediglich der
Verifikation während der Entwicklungsphase und kann am fertigen Prüfstand entfernt werden,
um Ressourcen auf dem FPGA zu sparen.
In Abbildung 7.4 ist nun die eigentliche Lastansteuerung - bestehend aus Maschinenmodell
enable 4
Z-57
Z-55
enable
i_DUT_ist 1 Z-57 i_DUT_ist

u
1
u_diff-Auf- z
i_DUT_ist schaltung
y
2 Z-57 i_Last_ist
i_Last_ist
x u_Last_Regler_alphabeta 1
reset u_C_soll alphabeta UVW u 1
+
y + u_C_soll
E z
alphabeta->UVW 2
u_C_soll+u_R_diff
enable_Modell 5 enable
omega_S
-57
sin_cos
3 Z u_C_ist
omega_S
sin_cos
u_C_ist
ASM-Modell
u Reglerkaskade
1
y
E z
u 1
y
E z
Abbildung 7.4: ”Ansteuerung Last”-Subsystem
42
7 Modellbildung
(Grün) und Reglerkaskade (Orange) - zu sehen. Darüber hinaus ist ein Feld ”udiff -Aufschaltung”
zu erkennen. Hierdurch wird die Abweichung vom tatsächlichen RDUT zu seinem in Kapitel
5 berechneten Idealwert abgefangen. Durch eine Vermessung des realen RDUT ist der Wert
genau bekannt und es kann RDUT,diff berechnet werden. Ist er zu groß/klein ist die Spannung,
die an ihm abfällt, zu groß/klein und dadurch sieht der DUT eine falsche Spannung. Diese
Differenz kann durch eine Aufschaltung auf den Sollwert von uC kompensiert werden. Ist der
Widerstand zu klein, fällt eine zu kleine Spannung an ihm ab, dadurch muss an der Kapazi-
tät eine entsprechend größere Spannung abfallen, um den Motor korrekt zu emulieren. Durch
den linearen Zusammenhang zwischen Strom und Spannung bei einem (ohmschen) Widerstand
lässt sich dies einfach über eine Multiplikation des Messwertes iDUT mit der Widerstandsdif-
ferenz realisieren. Für eine Abweichung der Induktivität LDUT lässt sich dies nicht so einfach
darstellen, da der Messwert iDUT für die Berechnung der Differenzspannung abgeleitet werden
müsste, was bei (verrauschten) Messsignalen unbedingt zu vermeiden ist. Außerdem besitzt die
Induktivität eine stromglättende Wirkung, was nicht über eine zusätzliche Spannung an C C
nachgebildet werden kann. Deshalb muss darauf geachtet werden, dass LDUT möglichst dem in
Kapitel 5 berechneten Wert entspricht.
Da die Rechenfrequenz der Reglerkaskade geringer als die des ASM-Modells ist, muss die
Schrittweite der Signale aus dem Modell auf die Rechenschrittweite des Reglers angepasst
werden. Dies geschieht mit Hilfe der grauen ”Unit Delay Enabled”-Blöcken. Bei den Messsi-
gnalen ist dies nicht von Nöten, da sie durch die integrierende Messung bereits die richtige
Rechenschrittweite besitzen.
7.2 FPGA-Implementierung
Das in Kapitel 7.1.3 gezeigte Modell läuft beim realen Prüfstand auf einem Field Programmable
Gate Array (FPGA). Das FPGA übernimmt neben der Berechnung des ASM-Modells und der
Reglerstruktur außerdem die Ansteuerung der beiden Umrichter sowie die Messsignalverarbei-
tung. Somit stellt das FPGA-System neben den beiden Umrichtern und dem LCL-Netzwerk
einen elementaren Bestandteil des Prüfstandes dar. Demnach musste das Subsystem in Ab-
bildung 7.3 schrittweise für die FPGA-Implementierung vorbereitet werden. Bei einem FPGA
handelt es sich um einen integrierten Schaltkreis und es kann somit der Digitaltechnik zuge-
ordnet werden. Ein FPGA besitzt zahlreiche physikalische logische Elemente und Speicher,
die mittels der Hardwarebeschreibungssprache Hardware Description Language (HDL) völlig
frei programmiert werden können. Dadurch ist die Funktion eines FPGA-Systems nicht fest
vorherbestimmt und es kann für sämtliche Aufgaben eingesetzt werden. Mittels logischer Ope-
rationen (AND/OR/XOR/NOT) werden in das FPGA einprogrammierte Abläufe berechnet.
Dabei können Prozesse parallel ablaufen, was ein FPGA signifikant schneller rechnen lassen
43
7 Modellbildung
kann als beispielsweise ein sequenziell arbeitender Mikrocontroller [PP17]. Bevor das Matlab
Simulink Modell jedoch ins FPGA einprogrammiert werden konnte, mussten einige wichtige
Schritte vollzogen werden, welche im Folgenden vorgestellt werden.
7.2.1 Diskretisierung des Modells

Der obenstehenden Beschreibung nach ist ein FPGA eine Art logische Schaltung, welche mit ei-
ner festen Taktrate rechnet und Prozesse durchläuft. Das System, welches am TTZ-EMO entwi-
ckelt wurde und bei diesem Aufbau eingesetzt wird, rechnet mit einer Taktrate von 40 MHz. Al-
so ist ein erster Schritt in Richtung FPGA-Implementierung, die Solver-Einstellungen des Mat-
lab Simulink Modells von einer variablen auf eine feste Rechenschrittweite von 1/40 MHz = 25 ns
umzustellen. Somit geht man über von einem kontinuierlichen zu einem diskreten Modell.
Mit dieser relativ kleinen Rechenschrittweite von 25 ns geht ein signifikanter Anstieg der Si-
mulationszeit einher. Vorher dauerte eine Simulation über 0,5 s circa 2,5 Minuten. Nach der
Diskretisierung benötigte der selbe Rechner für die 0,5 s in etwa zweieinhalb Stunden, was eine
Vergrößerung der Simulationszeit um den Faktor 60 bedeutet.
7.2.2 Rechenfrequenz der Lastansteuerung

Es wurde sich darauf verständigt, dass die Lastansteuerung mit der doppelten PWM-Frequenz
des Lastumrichters neue Werte generieren soll, um die Totzeit des Systems gering zu halten.
Deshalb musste das System dahingehend umgebaut werden, dass die Lastansteuerung eine
40·106 Hz
Rechenfrequenz von 2 · fPWM,Last hat. Demnach hat die Lastansteuerung 2·fPWM,Last FPGA-
Takte Zeit, um einen neuen Ausgangswert für die Umrichteransteuerung zu berechnen. In
einem Zwischenschritt wurde dieses Verhalten mit einem ”Triggered Subsystem” realisiert (siehe
Abbildung 7.5).
Pulse Generator
(f = 10e6 Hz)
Umrichteraufbau Lastansteuerung
i_DUT In S/H i_DUT_ist

i_DUT_ist i_DUT_ist_abgetastet
i_Last In S/H i_Last_ist

i_Last_ist i_Last_ist_abgetastet
u_C in out u_C_ist

u_C_ist u_C_ist_abgetastet
Modell Sigma-Delta-Wandler
mit Sinc3-Filter
Pulse Generator
(f = 2*f_PWM_Last)
Abbildung 7.5: Lastansteuerung als ”Triggered Subsystem”
44
7 Modellbildung
In Abbildung 7.5 ist am unteren Rand des orangen ”Lastansteuerung”-Subsystems ein Eingang
mit einer steigenden Flanke symbolisch dargestellt. An diesem Eingang ist ein Pulsgenerator
mit der Frequenz 2·fPWM,Last angeschlossen. Das heißt, dass die Lastansteuerung als Triggered
Subsystem ausgeführt wird, sobald am unteren Trigger-Eingang eine steigende Flanke anliegt.
Der Pulsgenerator sorgt dafür, dass dies mit der doppelten PWM-Frequenz des Lastumrichters
geschieht. Somit liefert die Lastansteuerung alle 1/2·fPWM,Last Sekunden einen neuen Wert. Da-
zwischen wird der Wert konstant gehalten. Sobald der PWM-Generator (violettes Subsystem in
Abbildung 7.3) implementiert war, übernahm dieser mit seinem Trigger-Signal diese Aufgabe.
7.2.3 HDL-Fähigkeit des Modells

Wie erwähnt wird das FPGA mittels der Hardwarbeschreibungssprache HDL programmiert.
Um die in Matlab Simulink entworfene Lastansteuerung in das FPGA-System einprogram-
mieren zu können, darf es nur HDL-fähige Blöcke - also Blöcke, die Matlab in HDL-Code
übersetzen kann - beinhalten. In Abbildung 7.6 ist beispielhaft das Subsystem des Maschinen-
modells in der Lastansteuerung, in dem i′µ berechnet wird, dargestellt. Einmal wie es vorher
implementiert war (nicht HDL-fähig) und einmal HDL-fähig, wie es auf dem FPGA-System
läuft. Auffällig ist, dass der Integrator beim HDL-fähigen Modell aus mehr als einem Block
besteht (siehe markierte Fläche). Im FPGA ist die Integration durch Aufsummieren über einen
Rechentakt mit anschließendem Dividieren durch die Aufintegrationszeit (”Faktor_Integrator”)
realisiert. Da Divisionen im FPGA sehr ressourcenintensiv sind, sollten sie nach Möglichkeit
vermieden werden. Deshalb wird hier mit dem Kehrwert multipliziert (”Faktor_Integrator” ent-
spricht 1/2·fPWM,Last ). Der ”Integrator” benötigt zwei Ansteuersignale. Zum einem das ”enable”-
Signal, das das Aufsummieren startet und ein ”reset”-Signal. Für den realen Betrieb ist dieses
”reset”-Signal elementar. Ist der Prüfstand eingeschaltet, liegt am Eingang des Integrators nur
Messrauschen an. Ist der Lastumrichter (und damit die Lastansteuerung) aber noch nicht ak-
tiv, wird dieses Messrauschen vom Integrator aufintegriert. Schaltet man die Lastansteuerung
jetzt ein, haben die Integratoren einen falschen Anfangswert und eine korrekte Arbeitsweise der
Lastansteuerung ist nicht möglich. Dieses Problem wird umgangen, indem am Reset-Eingang
aller Integratoren dauerhaft eine logische Eins anliegt, solange die Lastansteuerung inaktiv
ist. Erst wenn der Lastumrichter aktiv geschaltet wird, wird der Reset aufgehoben und die
Integratoren freigeschaltet. Außerdem ist ersichtlich, dass keine ”Gain”-Blöcke mehr verwendet
werden. Sobald etwas in einem ”Gain”-Block steht, wird der Wert fest ins FPGA-System ein-
programmiert und kann im laufenden Betrieb nicht mehr abgeändert werden. Daher werden
Konstanten mittels ”From”- und ”GoTo”-Blöcken übergeben. Durch diese Schnittstellen können
Parameter an das FPGA übergeben und somit im Betrieb variiert werden.
45
7 Modellbildung
i_S_alpha 1
x +
+− 1
i_µ_alpha
3
omega i_S_beta 2
x ++ 2
−
i_µ_beta
(a) nicht HDL-fähig
i_S_alpha 1
Integrator
x ++ u
x x ++ 1 x
− enable 3 E y
1
z i_µ_alpha
reset 4 R
i_S_beta 2
5
omega
Integrator
x ++ u
x
x ++
− 1 x
enable1 2
3 E y
z i_µ_beta
reset1 4 R
(b) HDL-fähig
Abbildung 7.6: DGL für i′µ aus Maschinenmodell in Lastansteuerung
Wie erwähnt, sind Divisionen nach Möglichkeit zu vermeiden. In der Regel werden diese umgan-
gen, indem mit dem Kehrwert multipliziert wird. An einer Stelle ist dies jedoch nicht möglich.
Nämlich dann, wenn ω S berechnet wird, da hierfür ein Signal durch ein anderes Signal dividiert
werden muss (siehe Abbildung 7.7). Wie bereits in Kapitel 4.3 angesprochen kommt hinzu, dass
die Division nicht direkt starten kann, da sich i′µ (der Magnetisierungsstrom) anfänglich erst
von null ausgehend aufbaut und so zu Beginn eine Division durch null bzw. Werte sehr nahe
bei null steht. Beide Probleme lassen sich mittels dem ”Real Divide HDL Optimized”-Block
lösen. Wie der Name schon sagt, führt der Block eine für HDL optimierte Division zweier Ein-
gangssignale durch. Die Berechnung wird allerdings erst gestartet, sobald am Eingang ”validIn”
eine logische Eins anliegt. Somit lässt sich die Berechnung über einen Zähler, der mit dem in-
vertierten ”reset”-Signal der Integratoren gestartet wird, enablen.
46
7 Modellbildung
omega 1 Z-47 ++ 1
omega_S
x
i_S_q 3
num
y
den ~= 0
i_µ_d 2 den
y = num/den
validOut
validIn
count
4 >= enb
count_hit Real Divide HDL Optimized
reset
Abbildung 7.7: Berechnung von ω S (HDL-fähig)
Neben der Division stellt die Berechnung von trigonometrischen Funktionen, wie sie für die
Winkelberechnung für die Transformationen ins d/q-System und zurück benötigt werden, ein
nicht triviales Problem dar. Hierfür wird der CORDIC-Algorithmus verwendet (siehe Abbil-
dung 7.8). Der CORDIC-Algorithmus (Coordinate Rotation Digital Computer) ist ein iterativer
Algorithmus, mit dem unter anderem trigonometrische Funktionen - wie der in dieser Arbeit
benötigte Sinus, Cosinus und Arcustangens - berechnet werden können. Es wurde sich für den
CORDIC-Algorithmus entschieden, da er einer der hardware-effizientesten Algorithmen ist.
Der Grund hierfür ist, dass er mit iterativen Shift-Additionen auskommt und damit ideal für
FPGA-Systeme geeignet ist. [Vol59]
Abbildung 7.8: CORDIC als Approximation von trigonometrischen Funktionen
47
7 Modellbildung
7.2.4 Synchronisation der Signale

In allen Abbildungen von HDL-fähigen Modellen sind 1/z bzw. z −x -Blöcke zu sehen. Es handelt
sich hierbei um ”Delays”, die das Signal um einen FPGA-Takt verzögern. Wie angesprochen,
rechnet das FPGA mittels logischer Schaltungen. Demnach wird eine Kette von Gattern ins
FPGA einprogrammiert, die die vorgegebene Rechnung ausführt. Erst am Ende der Kette kann
sichergestellt werden, dass das berechnete Ergebnis korrekt ist. Ist die Kette zu lang, kann es
zu fehlerhaften Berechnungen kommen. Sobald ein Delay im Signalpfad ist, wird die Berech-
nungskette unterbrochen. Daher sollte durch überlegtes Platzieren solcher Delays (meist nach
Multiplikationen/Additionen) sichergestellt werden, die Ketten möglichst kurz zu halten. Die
Delays haben aber noch einen weiteren Zweck. Wie erwähnt, rechnet das FPGA mit einer
Grundfrequenz von 40 MHz und die Lastansteuerung mit einer Frequenz von 2 · fPWM,Last .
Daher müssen die Laufzeiten der internen Signale synchronisiert werden. Es muss sicherge-
stellt werden, dass, wenn zum Beispiel zwei Signale miteinander verrechnet werden sollen, sie
synchron sind. Abbildung 7.9 zeigt beispielhaft die Subtraktion des blauen Signals A und des
Abbildung 7.9: Beispiel für Signalsynchronisation
schwarzen Signals B. Sind beide Signale korrekt synchronisiert, ändern sie ihren Wert nach
sieben FPGA-Takten. Ist das nicht der Fall und das schwarze Signal B ändert sich bereits nach
fünf FPGA-Takten, enthält das Ergebnis (rotes Signal) eine zusätzliche Stufe. Dieser Fehler
kann behoben werden, indem das schwarze Signal B mittels der erwähnten Delay-Blöcke um
zwei FPGA-Takte verzögert wird, bevor die Subtraktion ausgeführt wird.
48
7 Modellbildung
7.2.5 Datentyp ”fixed point”

Aber nicht nur die Blöcke müssen auf HDL-fähige Blöcke abgeändert werden. Auch der Daten-
typ der Signale muss für die FPGA-Implementierung angepasst werden. Anfänglich wurde mit
”floating point” gerechnet. Im FPGA wird ausschließlich mit ”fixed point” gerechnet, sodass an
jeder Stelle der Lastansteuerung überlegt werden muss, wie viele Bit für Vor- und Nachkom-
mastellen bereitgestellt werden sollen. Hierbei muss auf ausreichend Vorkommabit geachtet
werden, um einen (Bit-) Überlauf zu vermeiden. Die Nachkommabit sind für die (Rechen-)
Genauigkeit entscheidend. Die Wortbreite kann jedoch nicht beliebig groß gewählt werden, da
das FPGA nur eine begrenzte Anzahl an Ressourcen zur Verfügung hat.
Daher müssen - gerade bei so großen und komplexen Strukturen, wie der vorliegenden Last-
ansteuerung - die einzelnen Signalpfade und deren Rechenschritte abgesucht und bei Bedarf
die Wortbreiten sinnvoll begrenzt werden, angefangen bei den Eingangssignalen des FPGAs.
Das sind zum einen die Messsignale und zum anderen die Übergabeparameter vom PC. Für
die Messsignale ist jeweils eine Wortbreite von ”sfix21_En10” festgelegt worden. Das heißt, es
stehen fix 21 Bit Wortbreite bei 10 Nachkommabit zur Verfügung. Das s am Anfang steht für si-
gned, also dass das erste Bit für das Vorzeichen reserviert ist. Dementsprechend kann das Signal
Werte von −210 = −1024 bis 210 = 1024 mit einer Genauigkeit von 1/210 ≈ 9,8 · 10−4 (also circa
1 mV respektive 1 mA) annehmen. Für die Übergabeparameter muss im Einzelfall überprüft
werden, welche Wortbreite angemessen ist. Der Teilungsfaktor für die Integratoren 1/2·fPWM,Last
beispielsweise benötigt keine Vorkommabit, da er stets kleiner als 0 ist, aber dafür genügend
Nachkommabit, um eine ausreichende Rechengenauigkeit der teilweise rück- und verkoppelten
Integratoren zu gewährleisten. Wohingegen zum Beispiel die Übergabe der Polpaarzahl mit
wenigen Vorkomma- und keinerlei Nachkommabit auskommt. Bei der Verrechnung von zwei
fixed-point-Signalen muss besonders bei Multiplikationen darauf geachtet werden, ob die Wort-
breite des Ergebnisses begrenzt werden muss, um übertriebene Genauigkeit zu vermeiden und
damit Ressourcen zu sparen. Bei einer Multiplikation ergibt sich die Anzahl der Nachkommabit
des Produkts aus einer Addition der Anzahl der Nachkommabit der beiden Faktoren. Heißt:
Multipliziert man ein Signal mit 10 Nachkommabit mit einem Signal mit 20 Nachkommabit,
hat das Ergebnis 30 Nachkommabit. Diese erhöhte Genauigkeit kann dazu führen, dass Res-
sourcen im FPGA für übertrieben viele Nachkommabit quasi verschwendet werden. Deshalb
müssen unter Umständen die Wortbereiten an manchen Stellen sinnvoll begrenzt werden.
Als Beispiel soll hier das ”Entkopplung und Kompensation”-Subsystem des unterlagerten Strom-
reglers in Abbildung 7.10 angeführt werden. Anmerkung: Um alle erwähnten relevanten Aspekte
in einem Bild darstellen zu können, wurde hier - anders als im finalen Softwarestand - Trans-
formation, Entkopplung und Kompensation in ein Subsystem gepackt.
49
7 Modellbildung
Transformation sfix21_En10 sfix21_En10

sfix21_En10
u_C_ist 1 UVW sfix21_En10 u_C_soll_d
sfix12_En10 dq
sin_cos 2 sin_cos sfix21_En10
ufix20_En20
sfix42_En30
sfix22_En10 sfix22_En10 sfix22_En10 x sfix21_En10 sfix21_En10 sfix22_En10
4 x +
i_Last_q +
i_dq û_Last_d
sfix23_En10 -2 sfix23_En10
3 Z
omega_S
sfix22_En10
sfix21_En10 sfix21_En10 sfix22_En10 sfix22_En10 sfix22_En10
sfix42_En30 x + 1
i_Last_d ufix20_En20 x + û_Last_q
û_dq0
sfix21_En10
u_C_soll_q
sfix22_En10
Abbildung 7.10: ”Entkopplung und Kompensation”-Subsystem mit Wortbreite der Signale
Ganz links erkennt man, dass uC als Messsignal mit einer Wortbreite von ”sfix21_En10” ange-
geben ist. Also ein Wertebereich von −1024 V bis 1024 V mit einer Genauigkeit von 1 mV. Da
die Werte für ”sin_cos” zwischen −1 und 1 liegen, genügen hierfür 2 Vorkommabit. Für das
im mH-Bereich anzunehmende LLast werden keine Vorkommabit benötigt, da der Bauteilwert
immer positiv ist und kleiner als 1 H angenommen wird. Weil iLast mit 10 Nachkommabit und
LLast mit 20 angegeben ist, sind nach der Multiplikation der beiden Größen 30 Nachkommabit
nötig. An den rot markierten Multiplizierern wurde die Wortbreite der resultierenden Spannung
wieder auf ”sfix21_En10” begrenzt, da die eigentlich nötigen 40 Nachkommabit (Multiplika-
tion eines Signals mit 30 und eines mit 10 Nachkommabit) unverhältnismäßig genau wären.
Außerdem wurde hier die Option ”Saturate on integer overflow” aktiviert, da es sonst zu (Bit-)
Überläufen kommen kann, wenn der Signalwert den eingestellten Wortbereich wider Erwarten
übersteigt. Solche Überläufe sind besonders kritisch, da sie zu einem Sprung im Ausgangssignal
führen. Versucht der Umrichter diesen Sprung im Sollsignal nachzubilden, beginnt die Regel-
größe (Kondensatorspannung) zu schwingen, was zu Überspannungen und damit dem Ausfall
des Prüfstandes führen kann. Bei der Addition der beiden Spannungsanteile mit einer Wort-
breite von je ”sfix21_En10” rechts im Bild wird für das Ergebnis maximal ein Vorkommabit
mehr benötigt, sodass hier eine Wortbreite von ”sfix22_En10” festgelegt wurde. Nach diesem
Prinzip wurde das gesamte Modell durchsucht, angepasst und schlussendlich in das FPGA
einprogrammiert.
50
7 Modellbildung
7.2.6 Integrierende Messung

Wie erwähnt, wurde eine integrierende Messung implementiert. Hierbei wird das Messsignal
über eine Rechenperiode (bezogen auf die Taktfrequenz der Lastansteuerung) aufintegriert
und am Ende durch die Dauer der Integration geteilt. Dadurch werden Spitzen (positiv wie
negativ) im Messsignal zwischen den Abtastzeitpunkten mit gewichtet und nicht wie bei einer
einfachen ”Sample&Hold”-Methode ”abgeschnitten”, da hier das Messsignal zwischen den Ab-
tastzeitpunkten konstant gehalten wird (siehe Abbildung 7.11). Das heißt, dass eine Abtastung
Abbildung 7.11: Vergleich Abtastmethoden: Sample&Hold-Glied / integrierende Messung
mittels integrierender Messung - besonders bei Signalen, die sich in Bezug auf die Abtastpe-
riode hochfrequent ändern - das Originalsignal besser nachbilden als eine Abtastung durch
”Sample&Hold”-Glieder, da sie die Änderungen des Messsignals zwischen den Abtastzeitpunk-
ten mit gewichten. Abbildung 7.11 macht außerdem deutlich, dass beide Abtastmethoden eine
Phasenverschiebung zwischen Originalsignal und abgetastetem Signal zur Folge haben (sie-
he in Abbildung 7.11 Phasenverschiebung zwischen schwarzem und blauem Verlauf). Bei der
”Sample&Hold”-Methode beträgt die Verzögerung eine halbe, bei der integrierenden Messung
eine ganze Abtastperiode. Diese Zeitverzögerung, bis die Messsignale an der Lastansteuerung
und damit am Regler anliegen, kann als zusätzliche Totzeit interpretiert werden. Diese ver-
größerte Totzeit musste bei der Reglerauslegung berücksichtigt werden, da der Regler sonst
instabil wurde.
51
7 Modellbildung
7.2.7 Einprogrammierung ins FPGA

Die in Abbildung 7.3 gezeigte Lastansteuerung inklusive DUT-Ansteuerung und Referenzmo-
dell wurde in ein vorbereitetes Modell eingefügt (siehe Abbildung 7.12) und mittels des Matlab
HDL Workflow Advisor in HDL-Code übersetzt. Das gezeigte Modell beinhaltet neben der be-
FPGA_IO Digital_IO AD-Interface (14Bit/4Kanaele) AD-Interface (14Bit/4Kanaele) DAC-Interface
34 eth1_in eth1_out 20 39 in_ad_channel_a 45 in_ad_channel_a
eth1_in eth1_out in_port6_adc_a in_port8_adc_a out_12bit_da_cha 24

out_12bit_da_cha
LED 2
40 in_ad_channel_b 46 in_ad_channel_b
out_led 35 eth2_in in_port6_adc_b in_port8_adc_b
eth2_in eth2_out 21
out_12bit_da_chb 25
eth2_out 41 in_ad_channel_c 47 in_ad_channel_c
in_port6_adc_c in_port8_adc_c out_12bit_da_chb
2 DIP 36 eth3_in
51 in_correct_Card
in_dip eth3_in
42 in_ad_channel_d 48 in_ad_channel_d in_correct_Card9
eth3_out 22 in_port6_adc_d in_port8_adc_d out_12bit_da_chc 26
37 eth4_in eth3_out
out_12bit_da_chc
Inverter_protection
BUZZER 3 eth4_in 43 in_adc_init_failure 49 in_adc_init_failure
out_buzzer in_adc_init_failure6 in_adc_init_failure8
38 in_correct_Card eth4_out 23 44 in_correct_card 50 in_correct_card

out_12bit_da_chd 27
in_correct_Card5 eth4_out out_12bit_da_chd
in_correct_Card6 in_correct_Card8
FPGA_IO Digital_IO_Slot_5 AD_Interface_Slot_6 AD_Interface_Slot_8 DA_Interface_Slot_9
LabView Ein-/Ausgaenge Skiip 2L Interface Voltagemeasurement_10channel Skiip 2L Interface CAN-Interface
17 in_curr_uvw
3 in_curr_uvw
26 In_RxFrame_id
14
Out_TxFrame_Id
1 1 12 in_ch_u_0to9 in_curr_uvw2 offset_corr 10 In_RxFrame_id
in_curr_uvw offset_corr 4 Out_TxFrame_Id
in_data32 out_data32 in_ch_u_0to 18 in_volt_dc out_offset_corr2
unit_delay_in_data unit_delay_out_data 4 in_volt_dc out_offset_corr 27 In_RxFrame_Rtr
MASTER_IN MASTER_OUT in_volt_dc2
in_volt_dc out_dec_power 8 In_RxFrame_Rtr Out_TxFrame_Rtr 15
19 in_temp
5 in_temp 13 in_ch_u_0to9_ena out_dec_power 28 In_RxFrame_Ide Out_TxFrame_Rtr
in_temp2
in_temp in_ch_u_0to9_ena gates_u 11
20 in_err_temp In_RxFrame_Ide
6 in_err_temp
gates_u 5
in_err_temp2 out_gates_u2 Out_TxFrame_Ide 16
out_gates_u 29 In_RxFrame_Dlc
in_err_temp
14 in_u_in_all 21 in_err_u Out_TxFrame_Ide
In_RxFrame_Dlc
7 in_err_u
in_u_in_all in_err_u2
in_err_u 30 In_RxFrame_Data
22 in_err_v
gates_v 12
Out_TxFrame_Dlc 17
8 in_err_v In_RxFrame_Data
gates_v 6 in_err_v2 Out_TxFrame_Dlc
15 in_u_data_ena out_gates_v2
in_err_v 31 In_Rx_new_data
out_gates_v 23 in_err_w
9 in_err_w in_u_data_ena out_realign 9
in_err_w2 In_Rx_new_data
Out_TxFrame_Data 18
in_err_w out_realign
24 in_err 32 In_TxAck Out_TxFrame_Data
10 in_err
16 in_correct_Card in_err2 gates_w 13 In_TxAck
LabView_Inputs LabView_Outputs in_err gates_w 7
in_correct_Card1 25 in_correct_Card out_gates_w2
out_gates_w 33 Out_TxFrame_wr_ena
in_correct_Card 19
11 in_correct_Card
in_correct_Card2 in_correct_Card3 Out_TxFrame_wr_ena
in_correct_Card0 Voltagemeas_Slot_1 Skiip_2L_Interface_Slot_2
Skiip_2L_Interface_Slot_0 CAN_Slot_3
Lastansteuerung
Z-3
enable
enable_Modell
enable
u_alpha
Gate
Eingang Ausgang i_DUT_ist
u_beta
integrierende Messung i_DUT
U_dc SV
enable
Eingang Ausgang i_Last_ist
f_PWM
integrierende Messung i_Last Trigger
Blocktime
enable
u_C_soll+u_R_diff
PWM_Generator_Last
Eingang Ausgang u_C_ist
integrierende Messung u_C
Ansteuerung Last
DUT-Ansteuerung Referenzmodell
u_alpha
dq Gate
alphabeta x UVW alphabeta u_S_alphabeta
in_freq_gen sincos_out sin_cos
u_C_ref 28
u_beta
UVW->alphabeta
sincos dq->alphabeta u_Z_ref
reset
U_dc SV
i_DUT_ref 29
f_PWM
i_DUT_ref
in_f_PWM Trig enable
Trigger Triggergeber
Blocktime Referenzmodell
PWM_Generator_DUT
Abbildung 7.12: Gesamtmodell das auf FPGA einprogrammiert wird
schriebenen Last-/DUT-Ansteuerung und dem Referenzmodell aus Abbildung 7.3 auch ober-
halb Subsysteme, unter anderem für die Einschubkarten am FPGA (Strom-/Spannungsmessung
etc.) und für die beiden Umrichter. Hier sind auch die Sicherheitsfunktionen hinterlegt. Zum
Beispiel, dass sobald eine Fehlermeldung (Überstrom, -spannung, -temperatur etc.) von einem
52
7 Modellbildung
der beiden Umrichter vorliegt, beide Umrichter in den aktiven Kurzschluss schalten. Und auch
die Schnittstellen zwischen PC und FPGA (Inputs: Übergabe von Parametern und Befehlen
von PC an FPGA / Outputs: Messsignale sowie interne (Rechen-) Signale von FPGA an PC)
sind hier in Subsystemen definiert. Anschließend wurde der HDL-Code über die Software Viva-
do in das FPGA-System einprogrammiert. Dieser Vorgang kann je nach Größe und Umfang
des Projekts zwischen 20 und 60 Minuten dauern.
53
8 Aufbau Prüfstand und Messergebnisse
8.1 Hardware-Aufbau
Parallel zur FPGA-Implementierung der Lastansteuerung wurden die erforderlichen Bauteile
für den Prüfstand herausgesucht und der Prüfstand im Labor aufgebaut (siehe Abbildung 8.1).
Abbildung 8.1: Aufbau des Prüfstandes
54
In Abbildung 8.1 sind die Prüfstandsbauteile farblich markiert (siehe Tabelle 8.1).
Tabelle 8.1: Farbcodierung in Abbildung 8.1

DUT-Umrichter Gelb
DUT-Induktivität Grün
Kondenstorbank Orange
Lastinduktivität Blau
Lastumrichter Rot
FPGA-System Magenta
Die beiden Umrichter sind in Gelb (DUT-Umrichter) und Rot (Lastumrichter) eingerahmt. In
diesen Würfeln sind auch die Strommesswandler (auf der AC-Seite pro Phase einer) verbaut.
Für erste Messungen wurde die Zwischenkreisspannung beider Umrichter auf 50 V begrenzt,
ehe sie schrittweise auf 400 V erhöht wurde. Als Taktfrequenz wurden 4 kHz für den DUT-
Umrichter und gemäß Kapitel 5.2 der dreifache Wert (also 12 kHz) für den Lastumrichter
festgesetzt.
Das FPGA-System (Magenta) ist mit den beiden Umrichtern verbunden und steuert diese an.
Außerdem holt es sich die Messwerte der Strommesswandler sowie die Spannungsmesswerte an
der Kondensatorbank. Neben dem Prüfstand befindet sich der Prüfstand-PC (nicht im Bild),
auf den per Remote-Verbindung zugegriffen werden kann. Auf diesem PC läuft die Bedienober-
fläche, über die der Prüfstand gestartet und Messergebnisse angezeigt werden können (siehe
Kapitel 8.2).
Für die Induktivitäten des LCL-Filters standen drei dreiphasige Drosselwürfel mit einem Nenn-
effektivstrom von 60 A zur Verfügung. Dabei hat jede der drei Spulen pro Drosselwürfel vier
Anzapfungen (0,3 mH / 0,6 mH / 0,9 mH / 1,2 mH). Da somit der berechnete Wert für LDUT
(3,8 mH) nicht zur Verfügung stand, wurde sich dazu entschlossen, für die ersten Hardwarever-
suche auf der DUT-Seite zwei Drosselwürfel mit der Anzapfung bei 1,2 mH in Reihe zu schalten
(Grün), um mit der so erreichten Induktivität von 2,4 mH in die Nähe des ideal berechneten
Wertes zu kommen. In Kapitel 5.1 wurde herausgearbeitet, dass es wichtig ist, dass LDUT mit
der aus den Motordaten berechneten Induktivität übereinstimmt. Da dies nicht gewährleis-
tet ist, müssen die Motordaten entsprechend skaliert werden. Demnach wurden alle relevanten
Motorparameter mit dem Faktor 2,4/3,8 ≈ 0,6316 multipliziert, sodass LDUT = τσ/KS = 2,4 mH
gilt. Um RDUT zu ermitteln, wurde jeweils der Widerstandswert aller Drosseln mittels einer
spannungsrichtigen Messung über das ohmsche Gesetz berechnet. Da es sich um baugleiche
Drosseln handelt, war die Abweichung im µΩ-Bereich und es wurde der Mittelwert angenom-
55
men (siehe Tabelle A.1 im Anhang). Der dritte Drosselwürfel stellt LLast dar (Blau). Auch hier
war der angenommene Wert von 1/3 · LDUT = 1/3 · 2,4 mH = 0,8 mH nicht realisierbar, sodass
die 0,9 mH Anzapfung des Drosselwürfels verwendet wurde.
Im Labor war eine dreiphasige Kondensatorbank mit 60 µF pro Phase vorhanden (Orange),
wodurch der Wert für die bisherige Auslegung beibehalten werden konnte.
In Tabelle 8.2 sind die Daten des Prüfstandes zusammengefasst.
Tabelle 8.2: Prüfstandsdaten für Messungen

Umrichter
uDC f PWM
DUT 400 V 4 kHz
Last 400 V 12 kHz
Induktivitäten
L R
DUT 2,4 mH 30,34 mΩ
Last 0,9 mH 12,7 mΩ
Kapazitäten
C 60 µF
8.2 Benutzeroberfläche
Wie erwähnt, findet die Steuerung des Prüfstandes über einen PC statt. Die Benutzeroberflä-
che (GUI - eng. Graphical User Interface), wo auch auf die im Modell definierten Schnittstellen
zwischen PC und Prüfstand zugegriffen werden kann, ist in einer am TTZ-EMO entwickelten
Software untergebracht. In dieser Software kann die GUI individuell zusammengestellt werden.
Die Steuerelemente sowie die Anzeige der Messsignale ist in Abbildung 8.2 zu sehen. Hier sind
alle wichtigen Steuerelemente und Statussignale ersichtlich. Unter anderem die Eingabe der
Maschinen- und Reglerparameter, die Offset-Korrektur, Maximalwerte zum Schutz des Prüf-
standes und die Knöpfe zum Einschalten der Umrichter. Aber auch die Ausgabe der Messsignale
ist über Anzeigeelemente für den Momentanwert sowie über Software-Oszilloskope im Auswahl-
fenster ”Übersicht” realisiert. Im oberen Bereich kann noch zu ”Reglerausgänge” und ”Regelab-
weichung” umgeschaltet werden. Hier sind jeweils Anzeigeelemente und Software-Oszilloskope
für die namensgebenden (FPGA-internen) Signale zu finden. Auch andere FPGA-interne Si-
gnale (z. B. Drehzahl und Drehmoment des virtuellen Motors) lassen sich so visualisieren.
56
Abbildung 8.2: GUI des Prüfstandes
8.3 Messergebnisse
Nachdem die Hard- und Software fertig aufgebaut war, konnten erste Messungen erfolgen. Es
wurden verschiedene Betriebspunkte (dynamisch) angefahren, von denen hier exemplarisch das
Anlaufen ohne Lastmoment der (virtuellen) Asynchronmaschine am starren Netz mit anschlie-
ßendem Lastmomentsprung gezeigt werden soll. Hierfür wurde dem DUT über die GUI ein
Spannungssystem mit Nennfrequenz (113,8 Hz) und einer Amplitude von 200 V vorgegeben,
während das Lastmoment zu 0 Nm gesetzt wurde. Anschließend wurde nach etwas mehr als
7 s ein Lastsprung von 5 Nm auf den virtuellen Motor gegeben. Die für eine ASM typischen,
hohen Anlaufströme sowie das Aufbauen der Gegenspannung ist in Abbildung 8.3 zu sehen.
Durch die Differenz zwischen Ideal- und Istwert von RDUT , stellt die Kondensatorspannung
uC nicht alleine die induzierte Gegenspannung dar, sondern ist etwas größer, um diese Diffe-
renz auszugleichen und die Spannungsverhältnisse - wie in Kapitel 5.1 beschrieben - korrekt
nachzubilden.
57
200
Messwerte iDUT
150
Phase u
100 Phase v
Phase w
Strom in A
50
-50
-100
-150
-200
0 0.025 0.05 0.075 0.1 0.125 0.15 0.175 0.2 0.225 0.25 0.275 0.3
Zeit in s
300
Messwerte uC
200 Phase u
Phase v
Spannung in V
Phase w
100
-100
-200
-300
0 0.025 0.05 0.075 0.1 0.125 0.15 0.175 0.2 0.225 0.25 0.275 0.3
Zeit in s
Abbildung 8.3: Messwerte für iDUT und uC
Neben den Messwerten stehen auch die FPGA-internen Signale zur Verfügung, welche an den
Prüfstand-PC übergeben werden und so zur Anzeige gebracht werden können. So auch die me-
chanische Drehzahl und das innere Drehmoment während des Hochlaufvorgangs der Maschine
beziehungsweise des Lastsprungs in Abbildung 8.4. Die für eine Asynchronmaschine typischen
Einschwingvorgänge während der Hochlaufphase am Netz sind deutlich am Drehzahl- sowie
Drehmomentverlauf zu erkennen. Erwartungsgemäß ergibt sich das innere Drehmoment an-
schließend zu 0 Nm (MLast = 0 Nm und Reibung vernachlässigt) und die mechanische Drehzahl
fN 113,8
s ( p · 2π =
zur Synchorndrehzahl 357,5 rad 2 s ≈ 357,5 s ). Im Anschluss an eine kur-
· 2π rad rad
ze Einschwingphase nach dem Lastsprung, stellt sich ein dauerhaftes inneres Drehmoment ein,
das dem zugeschalteten Lastmoment von 5 Nm entspricht. Darüber hinaus ist der erwartete
Drehzahlrückgang bei Belastung ersichtlich.
58
Kompletter Messbereich Hochlaufphase Lastsprung

400 400 370
(mechanische) Drehzahl in rad/s
350 350
365
300 300
360
250 250
200 200 355
150 150
350
100 100
345
50 50
0 0 340
0 2 4 6 8 10 0 0.05 0.1 0.15 0.2 0.25 0.3 7 7.1 7.2 7.3 7.4 7.5
Zeit in s Zeit in s Zeit in s
20
(inneres) Drehmoment in Nm
40 40
15
30 30
20 20 10
10 10 5
0 0 0
-10 -10
-5
-20 -20
-10
0 2 4 6 8 10 0 0.05 0.1 0.15 0.2 0.25 0.3 7 7.1 7.2 7.3 7.4 7.5
Zeit in s Zeit in s Zeit in s
Abbildung 8.4: Drehzahl- und Drehmomentverlauf
Dadurch, dass es sich um eine virtuelle Maschine handelt, die im ASM-Modell auf dem FPGA
komplett berechnet wird, können theoretisch auch technisch nicht messbare Größen, wie zum
Beispiel die Rotorströme im Kurzschlusskäfigläufer, herausgeführt und zur Anzeige gebracht
werden. Aber auch reglerinterne Signale wie Reglerausgänge (z.B. aufgeschlüsselt nach P- und
I-Anteil) oder Regelabweichungen können übergeben und visualisiert werden.
Wie in Kapitel 7.2.7 erwähnt, wurde auch ein Referenz-Modell implementiert, um vor allem
den Stromverlauf zu verifizieren. Stimmt der Messstrom iDUT mit dem simulierten Stator-
strom überein, wird der DUT-Umrichter durch den virtuellen Motor genauso belastet, wie er
durch einen realen Motor belastet werden würde und der Motoremulatorprüfstand arbeitet
wie gewünscht. Daher wurden die beiden Signale iDUT,ist (Messwert an LDUT ) und iDUT,ref
(Statorstrom aus Referenzmodell) in Abbildung 8.5 übereinander gelegt. Es ist ersichtlich,
dass die Messwerte für den DUT-Strom sehr gut mit den simulierten Referenzwerten überein-
stimmen. Sogar die Oberschwingungen, hervorgerufen durch die Pulsweitenmodulation, sind
nahezu deckungsgleich. Besonders deutlich wird dies, betrachtet man die Stromverläufe im
Zeitbereich des Lastsprungs in Abbildung 8.6. Auch während eines transienten Vorgangs wie
einem Lastsprung, stimmt der Verlauf von iDUT sowohl in Amplitude und Phase als auch im
Oberschwingungsgehalt mit seinem Referenzwert überein. Somit ist nachgewiesen, dass der
entwickelte Motoremulatorprüfstand den DUT-Umrichter sowohl stationär als auch transient
genauso belastet wie ein echter Motor es tun würde.
59
DUT-Strom iDUT
Referenzwert Phase u Messwert Phase u
15
Referenzwert Phase v Messwert Phase v
Referenzwert Phase w Messwert Phase w
10
5
Strom in A
-5
-10
-15
0.38 0.382 0.384 0.386 0.388 0.39 0.392 0.394 0.396 0.398 0.4
Zeit in s
Abbildung 8.5: iDUT Mess- und Referenzwerte (stationär)
15
10
5
Strom in A
DUT-Strom i
DUT
0 Referenzwert Phase u Messwert Phase u

Referenzwert Phase v Messwert Phase v
Referenzwert Phase w Messwert Phase w
-5
-10
-15
7.16 7.165 7.17 7.175 7.18 7.185 7.19

Zeit in s
Abbildung 8.6: iDUT Mess- und Referenzwerte (transient)
60
9 Fehlerfallbetrachtung
Wie in Kapitel 7.2.7 beschrieben, schalten beide Umrichter in den aktiven Kurzschluss, sobald
eine Fehlermeldung (z. B. Überstrom-/spannung/-temperatur) vorliegt. Somit ist das System
von beiden Energiequellen (DC-Quellen der Umrichter) getrennt und es wird keine weitere
Energie in das System eingebracht. Demnach stellt das gängige (und erprobte) Vorgehen im
Fehlerfall dar, beide Umrichter gleichzeitig in den aktiven Kurzschluss (AKS) zu schalten und
die DC-Versorgung der beiden Umrichter wegzunehmen. Da es sich bei den DUT allerdings um
Prototypen handelt, kann nicht immer garantiert werden, dass der Umrichter sich so verhält,
wie erwartet beziehungsweise gewünscht. Besonders dann nicht, wenn Fehler auftreten. Wie
bereits erwähnt, soll der DUT als Black Box behandelt werden, die sich im Idealfall verhalten
kann wie sie will und das System ist durch das korrekte Verhalten des Lastumrichters trotzdem
sicher. Sicher bedeutet in diesem Fall, dass der Geräteschutz sichergestellt ist. Also, dass sich
der Prüfstand durch sein Verhalten im Fehlerfall nicht selbst zerstört. Der Personenschutz ist
durch eine Prüfkammer mit entsprechenden Schutzfunktionen, in der der Prüfstand platziert
ist, stets gegeben und wird daher als vorausgesetzt angesehen. Daher muss die Frage nach dem
Worst Case gestellt werden. Was kann der DUT schlimmstenfalls machen und welche Sicher-
heitsstrategien sind dann mit dem Lastumrichter sinnvollerweise umsetzbar? Dabei wurden
drei Fälle identifiziert, welche kritisch zu untersuchen sind.
9.1 DUT regt Resonanz an

Ein Worst Case Fall ist, dass der DUT eine Resonanzfrequenz des LCL-Netzwerks anregt und
auf sämtliche Ausschaltbefehle des FPGA nicht reagiert. Die beiden gängigen Abschaltstrate-
gien für den Lastumrichter (Last in aktiven Kurzschluss (AKS) oder in offene Klemmen (OC))
sind hier beide nutzlos, da der DUT hier unabhängig vom Schaltzustand der Last eine Reso-
nanzfrequenz anregt und somit das System zum Aufschwingen bis hin zu Zerstörung bringt.
Deshalb muss hier geprüft werden, ob die DC-Quelle schnell genug abschaltet und somit die
Energiezufuhr unterbindet. Dadurch kann ein Aufschwingen der Ströme/Spannungen bis auf
ein kritisches Niveau verhindert werden und der Prüfstand beziehungsweise dessen Komponen-
ten werden vor Zerstörung geschützt. Für diese Betrachtung ist die größte Resonanzfrequenz
f R und damit die kleinste Zeitkonstante 1/fR relevant. Da - wie in Kapitel 5.3 bereits erwähnt
- bei einer Parallelschaltung von Induktivitäten die Gesamtinduktivität stets kleiner als die
61
kleinste Einzelinduktivität ist und bei einer Reihenschaltung aus Kapazität und Induktivität
die Resonanzfrequenz bei konstanter Kapazität umso größer ist, je kleiner die Induktivität ist,
ergibt sich die relevante Resonanzfrequenz zu:
1
fR = p (9.1)
2π · Lparallel · C
mit Lparallel
LDUT · LLast
Lparallel = (9.2)
LDUT + LLast
Da LDUT und eventuell auch LLast je nach emuliertem Motor variiert, muss diese Betrach-
tung für jede Konfiguration des LCL-Netzwerkes neu gemacht werden. Für den in Kapitel 8.1
beschriebenen Hardwareaufbau ergibt sich f R zu circa 800 Hz und damit die kritische Zeit-
konstante zu 1/800 Hz = 1,25 ms (Hinweis: Die hier berechnete Resonanzfrequenz ist höher als
die in Kapitel 5.3 angegebene, da die Motordaten und damit auch LDUT/Last herunterskaliert
wurden). Um die eben beschriebenen Erkenntnisse zu bewerten, wurde sich von einem Indus-
triepartner das Datenblatt eines gängigen DC-Netzteils besorgt. Dabei handelt es sich um ein
Netzteil der Firma Regatron. Im Datenblatt ist ein ”Delay Input to power out” von 89 µs ange-
geben [Reg21]. Demnach stellt der Fall, dass der DUT eine Resonanzfrequenz anregt, mit dem
betrachteten Setup kein Problem dar, da die DC- und damit Energieversorgung schnell genug
abgeschaltet werden kann.
9.2 DUT stellt dauerhaft aktiven Spannungszeiger

Der zweite kritisch zu betrachtende Fall ist der, dass der DUT dauerhaft einen aktiven Span-
nungszeiger schaltet und so dauerhaft Energie in das System einbringt. Hierfür werden die
beiden Abschaltstrategien Lastumrichter in aktiven Kurzschluss (AKS) oder in offene Klem-
men (OC) gegenübergestellt.
9.2.1 Last in aktiven Kurzschluss

Schaltet der Lastumrichter in den AKS, während der DUT dauerhaft denselben Spannungszei-
ger schaltet, ergibt sich das Ersatzschaltbild in Abbildung 9.1 (die Wicklungswiderstände RDUT
und RLast sowie etwaige Durchlassverluste an den Ventilen sind hierbei vernachlässigt). Es zeigt
sich, dass sich so ein rein induktiver Pfad über die Quelle U DC,DUT ergibt (in blau eingezeich-
net), an dem eine Gleichspannung anliegt (Zwischenkreisspannung des DUT-Umrichters). Dies
führt zu einem linear (theoretisch unendliche) ansteigenden Strom durch die Induktivitäten,
der letztendlich zur Zerstörung des Prüfstandes führen würde.
62
Abbildung 9.1: ESB für DUT dauerhafter (aktiver) Spannungszeiger / Last in AKS
Diese Szenario wurde mittels des Matlab Simulink Modells untersucht. Da sich der Strom
durch die Phase U am äußersten rechten Knoten in Abbildung 9.1 auf die Phasen V und W
aufteilt, ist die Stromsteigung in den beiden Phasen halb so groß wie die in Phase U. Die
Verläufe für den dreiphasigen Strom iDUT ist in Abbildung 9.2 zu sehen. Die oben getroffenen
6000
iDUT Phase u
iDUT Phase v
5000 iDUT Phase w
4000
3000
2000
Strom in A
1000
-1000
-2000
-3000
-4000
0 0.02 0.04 0.06 0.08 0.1 0.12 0.14 0.16 0.18 0.2
Zeit in s
Abbildung 9.2: DUT-Strom für DUT dauerhafter (aktiver) Spannungszeiger / Last in AKS
Annahmen über den Stromverlauf werden durch die Simulation bestätigt. Die Ströme steigen
respektive fallen, ab dem Zeitpunkt an dem die Last in AKS und der DUT dauerhaft einen
63
aktiven Spannungszeiger schaltet (0,1 s), linear an bzw. ab. Die Stromsteigung lässt sich auch
mittels einer Rechnung validieren. Fast man die Induktivitäten entlang des blauen Pfades in
Abbildung 9.1 unter Anwendung der bekannten Beziehungen von Induktivitäten in Reihen-
bzw. Parallelschaltung zusammen und setzt diese in die Bauteilgleichung einer Induktivität
ein, erhält man folgende Beziehung:
3 di
u(t) = · (LDUT + LLast ) ∗ (9.3)
2 dt
Bei Gleichspannung ergibt sich dadurch eine lineare Stromsteigung:
∆i 2 1
= · UDC,DUT · (9.4)
∆t 3 LDUT + LLast
Setzt man die Werte aus der Simulation in Gleichung 9.4 ein, berechnet sich die Stromsteigung
zu:
∆i 2 1 A
= · 400 V · ≈ 80 (9.5)
∆t 3 2,4 mH + 0,9 mH ms
Über Steigungsdreiecke lässt sich die Rechnung durch die Simulationsergebnisse validieren
(siehe Abbildung 9.3). Somit zeigt sich, dass die Abschaltstrategie Last in AKS nicht zum
700
iDUT Phase u
iDUT Phase v
600
iDUT Phase w
500
400
300
200
Strom in A
100
-100
-200
-300
-400
-500
0.095 0.0975 0.1 0.1025 0.105 0.1075 0.11
Zeit in s
Abbildung 9.3: Stromsteigung für DUT dauerhafter (aktiver) Spannungszeiger / Last in AKS
gewünschten Geräteschutz führt. Durch die Bildung eines (bei Vernachlässigung der Wick-
lungswiderstände) rein induktiven Pfades, steigt der Strom theoretisch bis ins Unendliche.
64
Anmerkung: Bei den obigen Betrachtungen und Simulationen wurde das Sättigungsverhal-
ten von Induktivitäten nicht berücksichtigt. Geraten die Induktivitäten, in Sättigung fällt der
Stromanstieg noch steiler und damit schneller aus.
9.2.2 Last in offene Klemmen

Der rein induktive Pfad kann vermieden werden, indem die Last bei diesem Fehlerfall nicht in
den AKS, sondern in offene Klemmen schaltet. Allerdings können die lastseitigen Induktivitäten
für Stromflusspfade dennoch nicht gänzlich vernachlässigt werden, wie man es beim Schalten in
offene Klemmen zunächst erwarten würde. Aufgrund der Freilaufdioden, die an jedem der sechs
Schalter des Umrichters parallel geschaltet sind, kann trotz offenen Klemmen (also alle sechs
Schalter geöffnet) über die Dioden in eine Richtung Strom fließen (siehe Abbildung 9.4). Da
hier bei Vernachlässigung der Wicklungswiderstände ein gänzlich ungedämpfter Schwingkreis
vorhanden wäre, wurden sie bei den folgenden Betrachtungen berücksichtigt (in Kapitel A.3
im Anhang wird verdeutlicht, welchen Einfluss die Widerstände bei dieser Betrachtung haben).
Dadurch wird jedoch der rein induktive Pfad über die Quelle U DC,DUT unterbrochen, da der
Abbildung 9.4: ESB für DUT dauerhaft (aktiver) Spannungszeiger / Last in OC (transient)
Strom von der Lastseite aufgenommen wird und nicht wieder zurück zur DUT-Seite fließen
kann. Je nach aktivem Spannungszeiger können nur die Dioden leiten, an denen eine positive
Spannung in Leitrichtung anliegt. In Abbildung 9.4 sind die Dioden, an denen die Spannung
nur in Sperrrichtung anliegt und die dementsprechend nicht leiten, ausgegraut. Dadurch steigt
der Strom nicht (unendlich) an, sondern nimmt exponentiell ab und sinkt, sobald die Konden-
satoren geladen sind, auf Null ab. Auch dieser Fall wurde simuliert (siehe Abbildung 9.5). Wie
erwartet, bestätigt der simulierte Verlauf, dass der Strom ausgehend von einem Wert zum Feh-
lerzeitpunkt (0,1 s) exponentiell auf Null abfällt. Allerdings ist auffällig, dass der Strom stark
oberschwingungsbehaftet ist. Dies liegt an dem Schwingkreis, bestehend aus den Kapazitäten
C C und den parallelen dreiphasigen Induktivitäten LLast und LDUT . Somit schwingt der Strom
durch die Induktivitäten mit der Resonanzfrequenz des Schwingkreises, nämlich den 800 Hz
aus Kapitel 9.1 (siehe Abbildung 9.6).
65
iDUT Phase u
iDUT Phase v
150
iDUT Phase w
100
50
Strom in A
-50
-100
-150
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7
Zeit in s
Abbildung 9.5: DUT-Strom für DUT dauerhafter (aktiver) Spannungszeiger / Last in OC
125
iDUT Phase u
120
115
110
Strom in A
105
100
95
90
85
80
0.102 0.1025 0.103 0.1035 0.104 0.1045 0.105
Zeit in s
Abbildung 9.6: Oberschwingung des DUT-Stromes
Neben den betrachteten Strömen in den Induktivitäten ist bei einem Schwingkreis immer auch
die Spannung in der zugehörigen Kapazität interessant. In diesem Fall handelt es sich um die
Spannung in der Kondensatorbank des LCL-Netzwerkes in Abbildung 9.7. Auch die Konden-
66
500
uC Phase u
uC Phase v
400 uC Phase w
300
200
Spannung in V
100
-100
-200
-300
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7
Zeit in s
Abbildung 9.7: uC für DUT dauerhafter (aktiver) Spannungszeiger / Last in OC
satorspannung ist deutlich mit Oberschwingungen behaftet, ehe sie - sobald auch kein Strom
mehr durch die Induktivitäten fließt (vgl. Abbildung 9.5) - einen konstanten Endwert annimmt.
Sobald kein Strom mehr fließt und die Kondensatoren geladen sind, ergibt sich folgendes Er-
satzschaltbild (Abbildung 9.8):
Abbildung 9.8: ESB für DUT dauerhaft (aktiver) Spannungszeiger / Last in OC (stationär)
Demnach muss UDC,DUT = |uC,U | + |uC,V | mit uC,V = uC,W und |uC,U | = 2 · |uC,V | gelten, was
Abbildung 9.7 bestätigt (siehe eingetragene, stationäre Endwerte der Spannungsverläufe).
67
Es stellt sich heraus, dass die Abschaltstrategie Last in OC bei diesem Fehlerfall - anders als
Last in AKS - das Ansteigen der Ströme bis hin zur Zerstörung verhindert. Allerdings wird
der schwach gedämpfte Schwingkreis des LCL-Netzwerkes angeregt, was zu einer phasenweise
deutlichen Überhöhung der Kondensatorspannung (teilweise sogar größer als die Zwischen-
kreisspannung der Umrichter) führt. Diese erhöhten Spannungen können je nach Konfektionie-
rung der Kondensatorbank problematisch sein und bis zur Zerstörung ebenjener führen. Um
diese Überhöhung zu reduzieren, wäre es denkbar die Widerstände RDUT respektive RLast durch
(Dämpfungs-) Widerstände in Reihe zu den Spulen zu erhöhen. Zur Erinnerung: In Kapitel 5.1
wird ohnehin ein größerer Widerstand für RDUT berechnet, als er in Tabelle A.1 angegeben ist.
Weitere Ausführungen zum Einfluss der Widerstände finden sich in Kapitel A.3.
9.3 Ausfall der DC-Versorgung

Und dann wurde noch ein Fall betrachtet, der unabhängig von einem Fehler am DUT-Umrichter
ist. Nämlich, dass die DC-Versorgung eines/beider Umrichter ausfällt, und der Prüfstand bezie-
hungsweise die beiden Umrichter normal weiter arbeiten und schalten. Dieser Fall kann kritisch
werden, da hier je nach Betriebspunkt die Zwischenkreisspannung von einem der beiden Um-
richter ansteigen kann. Wird sie zu groß beziehungsweise steigt sie zu schnell an, sodass nicht
rechtzeitig abgeschaltet werden kann, bevor eine kritische Grenze überschritten wird, kann dies
zur Zerstörung der Zwischenkreiskapazität und damit des Prüfaufbaus führen. Dabei ist es
immer kritisch, wenn die DC-Versorgung der Senke ausfällt, da so die Energie, die die Quelle
liefert, von der Senke nicht aufgenommen und ins Netz zurückgespeist wird, sondern die Zwi-
schenkreiskapazität auflädt. Anders zu bewerten ist es, wenn die Versorgung der Quelle ausfällt.
Zwar arbeitet der Prüfstand dann nicht mehr korrekt, allerdings ist dies kein Fehlerfall, der
potentiell zu einer Zerstörung führt. Die im Zwischenkreis der Quelle gespeicherte Energie wird
noch in das System eingebracht und von der Senke aufgenommen. Ist der DUT die Quelle (mo-
torischer Betrieb), dessen DC-Versorgung ausfällt, wird die stellbare Spannung des DUT immer
kleiner bis sie schließlich Null ist, was dem langsamen Zurücknehmen der Klemmspannung am
(virtuellen) Motor entspricht, bis dieser strom- und spannungslos ist. Analog, wenn die Last
die Quelle ist (generatorischer Betrieb) und deren DC-Versorgung fällt aus, entspricht das dem
langsamen Zurücknehmen der Antriebsleistung, bis der Generator stillsteht.
Problematisch wird es, wenn zum Beispiel die DC-Versorgung der Last im motorischen Betrieb
(in diesem Fall die Senke) ausfällt. Dann wird die Zwischenkreiskapazität des Lastumrich-
ters aufgeladen (siehe Abbildung 9.9). Um eine valide Aussage treffen zu können, muss zum
einen die Spannungssteigung und zum anderen die Abschaltzeit bekannt sein. Übersteigt der
Istwert der Zwischenkreisspannung die festgelegte Abschaltgrenze und die Spannungssteigung
ist gering genug, dass die Spannung vom Zeitpunkt der Detektion der Überhöhung bis zum
68
460
uDC,Last
450
440
430
Spannung in V
420
410
400
390
0.275 0.28 0.285 0.29 0.295 0.3 0.305 0.31 0.315 0.32 0.325
Zeit in s
Abbildung 9.9: ZK-Spannungsanstieg bei DC-Versorgungsausfall
tatsächlichen Abschalten keinen potentiell gefährlichen Wert annimmt, ist der Prüfstand vor
Zerstörung geschützt.
Für die Spannungssteigung am Zwischenkreiskondensator C ZK und damit den maximalen Wert

für die Zwischenkreisspannung ist der DC-Strom verantwortlich:
du du 1
IDC = CZK · ⇒ = IDC · (9.6)
dt dt CZK
Der DC-Strom hängt über die Wirkleistung mit der DC-Spannung zusammen:
du P 1
P = IDC · UDC ⇒ = · (9.7)
dt UDC,standard CZK
Die Wirkleistung berechnet sich über Gleichung 9.8, wobei û der Scheitelwert der Klemm-
spannung (Spannung, die DUT an virtuellen Motor anlegt), î der Scheitelwert der Messgröße
iDUT und cos φ der Leistungsfaktor der emulierten Maschine darstellt. Ist die Wirkleistung zum
Fehlerzeitpunkt bekannt, kann der Zwischenschritt über Gleichung 9.8 übersprungen werden.
û î du û î 1 1
P = 3 · √ √ · √ · cos φ ⇒ = 3 · √ √ · √ · cos φ · · (9.8)
2· 3 2 dt 2· 3 2 U DC,standard C ZK
69
Somit lässt sich der maximale Spannungshub (Gleichung 9.9) und die maximale Zwischen-
kreisspannung (Gleichung 9.10) für eine bestimmte Zeitspanne ∆t bestimmen:
û î 1 1
∆UDC = 3 · √ √ · √ · cos φ · · · ∆t (9.9)
2· 3 2 UDC,standard CZK
û î 1 1
UDC,max = 3 · √ √ · √ · cos φ · · · ∆t + UDC,standard (9.10)
2· 3 2 UDC,standard CZK
Um das beschriebene Vorgehen zu validieren, wurden die Werte der Simulation in Gleichung
9.10 eingesetzt (siehe Gleichung 9.11) und mit dem simulierten Verlauf aus Abbildung 9.9
verglichen (siehe markierter Wert in Abbildung 9.9).
200 V 15 A 1 1
UDC,max = 3 · √ √ · √ · 0,74 · · · 0,02 s + 400 V ≈ 430 V (9.11)
2· 3 2 400 V 3 mH
70
10 Zusammenfassung und Ausblick
Zusammenfassend lässt sich sagen, dass am Ende dieser Masterarbeit ein funktionierender
Motoremulatorprüfstand steht. Mittels Messungen wurde nachgewiesen, dass ein Prüflingsum-
richter durch den Motoremulator (bestehend aus einem rein passiven LCL-Koppelnetzwerk,
einem Lastumrichter und einem FPGA-System) mit demselben Strom inklusive Oberschwin-
gungen belastet wird, wie es bei einem realer Motor der Fall wäre - und zwar stationär wie
transient. Die auf dem FPGA laufende Lastansteuerung hat zwei Hauptbestandteile: ein Asyn-
chronmaschinenmodell und eine Reglerstruktur. Dabei ist sie modular aufgebaut. Das heißt,
dass das Maschinenmodell einfach durch z. B. ein Synchronmaschinenmodell ersetzt werden
kann. Die Reglerstruktur benötigt lediglich die drei Messgrößen iDUT , iLast und uC aus dem
LCL-Netzwerk sowie eine Sollgröße für uC , welche das Maschinenmodell liefert. Das Maschi-
nenmodell wiederum hat die Messgröße iDUT als Eingangsgröße. Dadurch wird deutlich, dass
der Prüfling als Black Box behandelt wird und die einzigen Informationen für die Ansteuerung
des Lastumrichters die Messgrößen aus dem LCL-Netzwerk sind. Die Bauteilauslegung dieses
LCL-Netzwerkes lässt sich aus der zu emulierenden Maschine ableiten, während die Regleraus-
legung mittels der so festgelegten Bauteilwerte geschieht. Diese Entwicklungsphasen geschahen
hauptsächlich mittels eines Matlab Simulink Modells des Prüfstandes. So wurden über die Si-
mulation die verschiedenen Schritte validiert. Sobald so ein funktionierendes Simulationsmodell
des Motoremulators zur Verfügung stand, wurde dieses Schritt für Schritt näher an die Rea-
lität geführt. Zum Beispiel über Berücksichtigung der Arbeitsweise der Messtechnik und des
FPGA-Systems mittels Diskretisierung des Modells. Dadurch wurde das Modell für die Im-
plementierung in das FPGA-System vorbereitet (HDL-Fähigkeit, Synchronisation der Signale
etc.) und schlussendlich auf eben jenes einprogrammiert. Mithilfe eines Prototypenaufbaus des
Prüfstandes konnten Messungen an der Hardware erfolgen und die Funktionsweise des Mo-
toremulators - nicht nur per Simulation, sondern auch anhand von realen Messergebnissen -
nachgewiesen werden. Außerdem wurde dabei deutlich, dass sämtliche maschinen- und reglerin-
ternen Signale aufwandsarm über das FPGA-System ausgegeben und so zur Anzeige gebracht
werden können. Zum Abschluss wurden sich noch einige Gedanken zur Prüfstandsicherheit und
Abschaltstrategien im Fehlerfall gemacht. Dabei wurde eine Worst Case Betrachtung durch-
geführt und identifizierte Fälle kritisch untersucht. Hierfür wurden unter anderem die beiden
gängigen Abschaltstrategien Last in offene Klemmen / aktiven Kurzschluss gegenübergestellt
und Strom- sowie Spannungsanstiege hinsichtlich einer ausreichenden Abschaltzeit untersucht.
71
10 Zusammenfassung und Ausblick
Ansatzpunkte für weitere Betrachtungen liefert diese Masterarbeit zahlreiche. So würde eine
Vergleichsmessung mit einem konventionellen Motor-Generator-Prüfstand die Funktionswei-
se des Motoremulators weiter untermauern und eventuelle Schwachstellen aufdecken bezie-
hungsweise Einsatz- und Funktionsgrenzen des Motoremulators abstecken. Hierfür müssten die
entsprechenden Bauteilwerte insbesondere für LDUT beschafft werden, um die erwähnte Ver-
gleichsmessung mit der im Labor vorhandenen Asynchronmaschine durchführen zu können. Die
Erfordernis von unterschiedlichen Werten für LDUT bei der Emulation von unterschiedlichen
Motoren bringt die Idee mit sich, ein parallel am Institut laufendes Forschungsprojekt in den
Themenkomplex Motoremulator miteinzubeziehen. Dabei handelt es sich um den Ansatz, den
Bauteilwert von Induktivitäten über ihr Sättigungsverhalten gezielt zu verändern und somit in
einem gewissen Bereich um den Nennwert einstellbar zu machen. Hierbei könnte als Lastum-
richter der am Institut entwickelte Hyper-SiC-Inverter-6-Phase (HSI6) zum Einsatz kommen.
Durch seine hohe Schaltfrequenz (bis zu 200 kHz) ist er den hohen Dynamikanforderungen
des Lastumrichters gewachsen. Drei der sechs Phasen könnten die Anschlüsse für das LCL-
Netzwerk bilden, während die anderen drei Phasen für das Variieren der DUT-Induktivität
verwendet werden könnten. Dadurch könnte man während des Betriebs ohne zusätzliche Um-
baumaßnahmen den emulierten Motor (in gewissen Grenzen) wechseln, indem man über die
Benutzeroberfläche des Prüfstandes die Maschinenparameter und damit auch den Bauteilwert
von LDUT ändert. Aber, wie bereits angeklungen, nicht nur die Maschinenparameter sondern
auch der Maschinentyp soll veränderbar sein. Diese Arbeit beschäftigt sich mit der Emulation
von Asynchronmaschinen, verfolgt aber ein modulares Konzept, sodass das Maschinenmodell
der Lastansteuerung einfach durch ein Synchronmaschinenmodell ersetzt werden kann. Hierfür
lief ebenfalls ein Projekt parallel am Institut, das sich mit der Implementierung einer Syn-
chronmaschine in die vorhandenen Struktur beschäftigt. Die Integration dieses Projekts in die
vorhandene Masterarbeit bietet ebenfalls einen Ansatzpunkt für künftige Arbeiten. Ein wei-
terer Punkt für zukünftige Betrachtungen stellt die DUT-Ansteuerung dar. Wie beschrieben,
wird der DUT bisher rein gesteuert betrieben. Im normalen Betrieb arbeiten die Prüflingsum-
richter allerdings für gewöhnlich in einem geregelten Modus. Daher ist es unumgänglich weitere
Messungen mit einem geregelten DUT durchzuführen. Dabei wird es spannend zu sehen sein,
wie sich das System verhält, wenn beide Umrichter (DUT und Last) unabhängig voneinander
geregelt betrieben werden. Und auch die Fehlerfall- beziehungsweise Sicherheitsbetrachtung am
Ende dieser Arbeit kann durchaus um weitere Fälle und Betrachtungen erweitert und konkre-
tisiert werden. Doch auch so, bietet diese Arbeit weit mehr als nur ein solides Fundament, um
eine marktreife Lösung für Kunden, die einen kostengünstigen, leistungsfähigen, modularen
und dynamischen Motoremulator für Funktionstests von Leistungselektroniken für elektrische
Antriebssystemen suchen, anzubieten.
72
A Anhang
A.1 Approximation Totzeitglied

Um nachzuweisen, dass die in Kapitel 6.2 durchgeführte Näherung des Totzeitgliedes zuläs-
sig ist, wurde sich wiederum des Bode-Diagramms bedient. In Abbildung A.1 sind zwei Fre-
quenzgänge zu sehen. Beide sind für den offenen (Spannungs-) Regelkreis mit sowohl Strom-
als auch Spannungsreglerauslegung nach Kapitel 6. Der einzige Unterschied in den Über-
tragungsfunktionen liegt darin, dass einmal die Totzeit wie in Kapitel 6.2 approximiert wird
(siehe Abbildung A.1 blauer Graph) und einmal nicht (siehe Abbildung A.1 roter Graph).
Gleichungen A.1 und A.2 drücken dies in Formeln aus.
1
Fo,blau (s) = FR,C (s) · FC (s) · Tt 1
(A.1)
ωd · s2 + ωd ·s+1
1
Fo,rot (s) = FR,C (s) · FC (s) · s (A.2)
ωd · e s·Tt + 1
Bode Diagram
100
50
0
Magnitude (dB)
-50
-100
-150
-200
45
mit Näherung
0 ohne Näherung
-45
Phase (deg)
-90
-135
-180
-225
-270
102 103 104 105 106 107

Frequency (rad/s)
Abbildung A.1: Bode-Diagramm offener Regelkreis mit und ohne Totzeit-Approximation
73
A Anhang
Sowohl der Amplituden- als auch der Phasengang ist anfänglich für die Übertragungsfunktion
mit Näherung deckungsgleich mit den Verläufen ohne Näherung. Erst ab einer Frequenz von
circa 1 · 104 rad
s macht sich die Approximation bemerkbar und der tatsächliche Verlauf weicht
vom genäherten ab. Da gemäß Kapitel 6.3 die maximale Betriebsfrequenz weit unterhalb dieser
Grenze liegt, ist die in Kapitel 6.2 getroffene Näherung zulässig.
A.2 Widerstandsmessung Drosselwürfel

Um den Widerstandswert der Induktivitäten LDUT und LLast für die Reglerauslegung und die
Simulation zu ermitteln, wurde 10% des Nennstromes (I N = 60 A) - also 6 A - in die Induk-
tivitäten eingeprägt und zwischen den jeweiligen Anzapfungen der Spannungsabfall gemessen.
Wichtig hierbei war, auf eine spannungsrichtige Messung zu achten, da der Widerstandswert
als klein angenommen werden kann. Aus dem eingeprägten Messstrom und der gemessenen
Spannung wurde der Widerstandswert berechnet. Da die Widerstandswerte nur um einige µΩ
schwankten, wurde jeweils der Mittelwert berechnet und für die Reglerauslegung sowie Si-
mulation angenommen. In Tabelle A.1 sind die Messwerte sowie die berechneten Werte aller
Induktivitäten aufgelistet.
Tabelle A.1: Widerstandsmessung der Drosselwürfel

Drosselwürfel 1 L1
Anzapfung 0,3 mH 0,6 mH 0,9 mH 1,2 mH
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
gemessene Spannung 39,1 mV 59,0 mV 75,7 mV 91,1 mV
Widerstand 6,52 mΩ 9,83 mΩ 12,62 mΩ 15,17 mΩ
Drosselwürfel 1 L2
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
Drosselwürfel 1 L3
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
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74
A Anhang
Tabelle A.1: Widerstandsmessung der Drosselwürfel Fortsetzung

Drosselwürfel 2 L1
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
Drosselwürfel 2 L2
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
Drosselwürfel 2 L3
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
Drosselwürfel 3 L1
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
Drosselwürfel 3 L2
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
Drosselwürfel 3 L3
Messstrom 6,00 A 6,00 A 6,00 A 6,00 A
75
A Anhang
A.3 Einfluss des Widerstandswertes im Fehlerfall

Wie in Kapitel 9.2 erwähnt, hat der Widerstandswert von RDUT beziehungsweise RLast im
Fehlerfall DUT stellt aktiven Spannungszeiger und Last in OC einen entscheidenden Einfluss
auf das Schwingungsverhalten der Kondensatorspannung. Hierfür wurde in Abbildung A.2 der
Verlauf von iDUT und uC gegenübergestellt. Es ist deutlich ersichtlich, wie die Dämpfung des
Abbildung A.2: Gegenüberstellung von iDUT und uC für unterschiedliche Widerstandswerte
Systems mit Erhöhung der Widerstandswerte zunimmt - angefangen von ungedämpften Sys-
tem mit RDUT/Last = 0 Ω bis zum stark gedämpften und quasi schwingungsfreien Fall für
RDUT/Last = 10 Ω. Daraus lässt sich schließen, dass die starke Überhöhung der Kondensator-
spannung für diesen Fehlerfall mit höheren Widerstandswerten reduziert oder gar vermieden
werden kann. Allerdings zeigt ein Blick auf die Stromverläufe, dass diese erhöhten Widerstän-
de die Funktionsweise des Motoremulators vor dem Fehlerfall teilweise stark beeinträchtigen
- erkennbar an der geringeren Stromamplitude für RDUT/Last = 5/10 Ω vor dem Fehlerfall.
Das heißt, um das Überschwingverhalten von uC bei diesem Fehlerfall zu verringern, gibt es
die Möglichkeit zusätzliche Widerstände in Reihe zu den Induktivitäten zu schalten und das
System so zu bedämpfen. Allerdings dürfen die Widerstände nicht zu groß gewählt werden,
um die Funktionsweise des Prüfstandes nicht zu zerstören. Zwar kann der Prüfstand eine ge-
wisse Abweichung vom in Kapitel 5.1 berechneten Wert für RDUT ausgleichen, allerdings nicht
beliebig.
76
Abbildungsverzeichnis
1.1 Systemübersicht eines elektrischen Antriebssystems für einen PKW [BMS22] . . 1
1.2 Konventioneller Motor-Generator-Prüfstand . . . . . . . . . . . . . . . . . . . . 2
1.3 Drosselprüfstand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.4 Motoremulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.1 Grundlegender Aufbau des Prüfstandes . . . . . . . . . . . . . . . . . . . . . . . 4
3.1 Transformation zwischen UVW- und α/β-System . . . . . . . . . . . . . . . . 7

3.2 Zusammenhang UVW- und α/β-System . . . . . . . . . . . . . . . . . . . . . . 8
3.3 Zusammenhang α/β- und d/q-System . . . . . . . . . . . . . . . . . . . . . . . 9
3.4 Transformation zwischen UVW- und d/q-System . . . . . . . . . . . . . . . . . 10
3.5 Bode-Diagramm eines I-Gliedes . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.6 Ersatzschaltbild der Asynchronkäfigläufermaschine . . . . . . . . . . . . . . . . 14
4.1 Übersicht über Maschinenmodell . . . . . . . . . . . . . . . . . . . . . . . . . . 16

4.2 Elektrisches Teilsystem des ASM-Modells . . . . . . . . . . . . . . . . . . . . . 18
4.3 Auf Berechnung von ω S reduziertes Maschinenmodell im d/q-System . . . . . . 19
5.1 (einphasiges) Ersatzschaltbild des LCL-Koppelnetzwerks . . . . . . . . . . . . . 21

5.2 (einphasiges) ESB des LCL-Koppelnetzwerks mit Spannungsanteilen . . . . . . 22
6.1 Signalflussplan des Reglers inkl. ESB des LCL-Netzwerkes . . . . . . . . . . . . 25

6.2 Subsystem der Kaskadenregelung mit ”Störgrößenaufschaltung” . . . . . . . . . 26
6.3 Aufbau des Stromreglers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
6.4 Entkopplung der d- und q-Achse (unterlagerter Stromregler) . . . . . . . . . . . 29
6.5 PI-Stromregler mit Limitation und Anti-Windup . . . . . . . . . . . . . . . . . 31
6.6 Aufbau des Spannungsreglers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
6.7 Entkopplung der d- und q-Achse (überlagerter Spannungsregler) . . . . . . . . . 32
6.8 Bode-Diagramm des offenen Regelkreises . . . . . . . . . . . . . . . . . . . . . . 35
6.9 Bode-Diagramm der Störübertragungsfunktion . . . . . . . . . . . . . . . . . . 36
6.10 Sprungantwort des geschlossenen Regelkreises . . . . . . . . . . . . . . . . . . . 37
7.1 Gesamtübersicht über Simulinkmodell . . . . . . . . . . . . . . . . . . . . . . . 39
77
Abbildungsverzeichnis
7.2 Simulinkmodell des Hardwareaufbaus . . . . . . . . . . . . . . . . . . . . . . . . 40

7.3 ”FPGA”-Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
7.4 ”Ansteuerung Last”-Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
7.5 Lastansteuerung als ”Triggered Subsystem” . . . . . . . . . . . . . . . . . . . . 44
7.6 DGL für i′µ aus Maschinenmodell in Lastansteuerung . . . . . . . . . . . . . . . 46
7.7 Berechnung von ω S (HDL-fähig) . . . . . . . . . . . . . . . . . . . . . . . . . . 47
7.8 CORDIC als Approximation von trigonometrischen Funktionen . . . . . . . . . 47
7.9 Beispiel für Signalsynchronisation . . . . . . . . . . . . . . . . . . . . . . . . . . 48
7.10 ”Entkopplung und Kompensation”-Subsystem mit Wortbreite der Signale . . . . 50
7.11 Vergleich Abtastmethoden: Sample&Hold-Glied / integrierende Messung . . . . 51
7.12 Gesamtmodell das auf FPGA einprogrammiert wird . . . . . . . . . . . . . . . 52
8.1 Aufbau des Prüfstandes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

8.2 GUI des Prüfstandes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
8.3 Messwerte für iDUT und uC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
8.4 Drehzahl- und Drehmomentverlauf . . . . . . . . . . . . . . . . . . . . . . . . . 59
8.5 iDUT Mess- und Referenzwerte (stationär) . . . . . . . . . . . . . . . . . . . . . 60
8.6 iDUT Mess- und Referenzwerte (transient) . . . . . . . . . . . . . . . . . . . . . 60
9.1 ESB für DUT dauerhafter (aktiver) Spannungszeiger / Last in AKS . . . . . . 63

9.2 DUT-Strom für DUT dauerhafter (aktiver) Spannungszeiger / Last in AKS . . 63
9.3 Stromsteigung für DUT dauerhafter (aktiver) Spannungszeiger / Last in AKS . 64
9.4 ESB für DUT dauerhaft (aktiver) Spannungszeiger / Last in OC (transient) . . 65
9.5 DUT-Strom für DUT dauerhafter (aktiver) Spannungszeiger / Last in OC . . . 66
9.6 Oberschwingung des DUT-Stromes . . . . . . . . . . . . . . . . . . . . . . . . . 66
9.7 uC für DUT dauerhafter (aktiver) Spannungszeiger / Last in OC . . . . . . . . 67
9.8 ESB für DUT dauerhaft (aktiver) Spannungszeiger / Last in OC (stationär) . . 67
9.9 ZK-Spannungsanstieg bei DC-Versorgungsausfall . . . . . . . . . . . . . . . . . 69
A.1 Bode-Diagramm offener Regelkreis mit und ohne Totzeit-Approximation . . . . 73

A.2 Gegenüberstellung von iDUT und uC für unterschiedliche Widerstandswerte . . 76
78
Tabellenverzeichnis
1.1 Auflistung der in Abbildung 1.1 abgebildeten Komponenten . . . . . . . . . . . 2
3.1 Vorgegebene Parameter der emulierten ASM . . . . . . . . . . . . . . . . . . . . 15

3.2 Berechnete Parameter der emulierten ASM . . . . . . . . . . . . . . . . . . . . 15
8.1 Farbcodierung in Abbildung 8.1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

8.2 Prüfstandsdaten für Messungen . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
A.1 Widerstandsmessung der Drosselwürfel . . . . . . . . . . . . . . . . . . . . . . . 74

A.1 Widerstandsmessung der Drosselwürfel Fortsetzung . . . . . . . . . . . . . . . . 75
79
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Masterarbeit Entwicklung Und Bewertung Einer Leistungselektronischen Messumgebung Berthold

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Technischen Hochschule

Entwicklung und Bewertung einer

zur Erlangung des akademischen Grades

Bearbeiter: Bastian Berthold

Schweinfurt, den 29. September 2023 Bastian Berthold

2 Stand der Technik 4

4 Modell der Asynchronmaschine 16

5 Auslegung des LCL-Netzwerks 21

6.2.2 Entkopplung der d- und q-Achse . . . . . . . . . . . . . . . . . . . . . . 32

8 Aufbau Prüfstand und Messergebnisse 54

10 Zusammenfassung und Ausblick 71

Formel- und Schaltplanzeichen

γ S , φS Winkel zwischen α- und d-Achse

RDUT,diff Widerstandsdifferenz zwischen RDUT,ideal und RDUT,ist

Darstellung physikalischer Größen

x zeitlich veränderliche Größe

häufig verwendete Indizes

x0 0-Komponente der Größe x

F C (s) Übertragungsfunktion der Kapazität

AKS aktiver Kurzschluss

Tabelle 1.1: Auflistung der in Abbildung 1.1 abgebildeten Komponenten

Abbildung 1.2: Konventioneller Motor-Generator-Prüfstand

Abbildung 1.3: Drosselprüfstand

Abbildung 1.4: Motoremulator

DUT Koppelnetzwerk Lastumrichter

Abbildung 2.1: Grundlegender Aufbau des Prüfstandes

- zu prüfender Umrichter (DUT)

3.1 Raumzeiger im α/β- und d/q-System

Gleichung 3.1 aufgeteilt nach Real- und Imaginärteil:

Inverse Clarke Transformation

Abbildung 3.1: Transformation zwischen UVW- und α/β-System

Abbildung 3.2: Zusammenhang UVW- und α/β-System

Abbildung 3.3: Zusammenhang α/β- und d/q-System

z d/q = e−j·γS · z α/β (3.9)

Inverse Park Transformation

Abbildung 3.4: Transformation zwischen UVW- und d/q-System

3.1.3 Raumzeiger auf DGL angewendet

żi = a · zi + b · ui mit i = 1, 2, 3 (3.10)

Vernachlässigt man die Nullkomponente, da sie für die komplexe Raumzeigerdarstellung zα +

ż α/β = a · z α/β + b · uα/β (3.12)

10-1 100 101

Abbildung 3.5: Bode-Diagramm eines I-Gliedes

lassen beziehungsweise verstärkt (Amplitudengang im positiven dB-Bereich) und Frequenzen

3.3 Daten und Formeln der Asynchronmaschine

uZ,α/β = RR,be · (j · ω · τR − 1) · i′µ,α/β (3.16)

Anmerkung: Bei i′µ,α/β handelt es sich um den rotorflussbezogenen Magnetisierungsstrom, da

Abbildung 3.6: Ersatzschaltbild der Asynchronkäfigläufermaschine

3.3.2 Daten der emulierten ASM

Tabelle 3.1: Vorgegebene Parameter der emulierten ASM

Tabelle 3.2: Berechnete Parameter der emulierten ASM

bezogene Hauptfeldinduktivität Lh,be = Lh

i_R_alphabeta alphabeta UVW

1 UVW alphabeta i_S_alphabeta

Abbildung 4.1: Übersicht über Maschinenmodell

4.1 Elektrisches Teilsystem im α/β-System

uZ,α = RR,be · (−ω · τR · i′µ,β − i′µ,α ) (4.1)

uZ,β = RR,be · (ω · τR · i′µ,α − i′µ,β ) (4.2)

i′µ,β + τR · i˙′ µ,β = ω · τR · i′µ,α + iS,β (4.4)

Z-3 Berechnung u_z

Abbildung 4.2: Elektrisches Teilsystem des ASM-Modells

Da gemäß [Nuß17] in den Gleichungen mit dem rotorflussbezogenen Magnetisierungsstrom i′µ

∠(i′µ,α + j · i′µ,β ) = φS (4.6)

implementiert. Neben dem im elektrischen Teilsystem berechneten inneren Drehmoment hat